KR100881837B1 - 반도체 소자의 스토리지 노드 컨택 형성 방법 - Google Patents

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Abstract

본 발명은 비트 라인의 상부에 버퍼 산화막을 증착함으로써 화학기계적 연마에서의 디싱(Dishing) 현상을 방지할 수 있는 반도체 소자의 스토리지 노드 컨택 형성 방법을 개시한다.
본 발명의 따른 반도체 소자의 스토리지 노드 컨택 형성 방법은, 메탈 라인과 마스크 질화막 및 버퍼 산화막을 적층하고 스페이서를 형성하여 비트 라인들을 형성하는 제 1 공정; 산화막을 전면 도포하고 상기 비트라인들 상부의 스토리지 컨택 노드를 형성할 영역에 대하여 식각하고, 전면에 걸쳐서 폴리 실리콘을 증착하는 제 2 공정; 화학기계적 연마를 진행하여 상기 버퍼 산화막을 식각하되 상기 마스크 질화막 보다 상기 산화막 및 상기 폴리 실리콘을 더 높게 형성하는 제 3 공정; 상기 산화막 및 상기 폴리 실리콘을 상기 마스크 질화막까지 연마하여 스토리지 노드 컨택을 형성하는 제 4 공정을 구비한다. 여기에서 버퍼 산화막은 산화막과 폴리 실리콘에 비하여 화학기계적 연마 진행 속도가 빠르다.

Description

반도체 소자의 스토리지 노드 컨택 형성 방법{Method for forming storage node contact in semiconductor}
도 1 및 도 2는 종래의 반도체 소자의 스토리지 노드 컨택 형성 방법의 공정도
도 3 내지 도 6은 본 발명에 따른 반도체 소자의 스토리지 노드 컨택 형성 방법의 바람직한 실시예를 나타내는 공정도
본 발명은 반도체 소자의 스토리지 노드 컨택 형성 방법에 관한 것으로서, 보다 상세하게는 비트 라인의 상부에 버퍼 산화막을 증착하여 화학기계적 연마에서의 디싱(Dishing) 현상을 방지한 것이다.
종래의 반도체 소자의 스토리지 노드 컨택 형성 방법에 따르면, 화학기계적 연마에 대하여 막질의 특성 별로 연마 속도가 상이하기 때문에 디싱이 발생되는 문제가 있다.
도 1을 참조하면, 비트 라인은 메탈 라인(1)의 상부에 마스크 질화막(2)이 형성되고, 이들의 측벽에 스페이서(3)가 형성된 구조를 갖는다.
그리고, 비트 라인이 형성된 상부에 비트 라인 분리를 위한 산화막(4)을 증착한 후 이를 라인 형태를 갖도록 식각하며, 전면에 다시 폴리 실리콘(5)을 증착한다.
그 후, 스토리지 노드 컨택을 형성하기 위한 화학기계적 연마가 수행된다.
그러나, 비트 라인의 상부 마스크 질화막(2)은 산화막(4)과 폴리 실리콘(5)과 비교하여 화학기계적 연마가 느리게 진행된다.
그러므로, 비트 라인의 상부에 위치한 마스크 질화막(2)이 노출되는 시점까지 화학기계적 연마가 진행되면, 도 2와 같이 마스크 비트 라인의 측방향에 위치한 산화막(4)과 폴리 실리콘(5)의 연마된 레벨이 질화막(2) 보다 낮아지는 디싱 현상이 발생된다.
상기한 디싱은 후속 캐패시터 제조 공정에서 패터닝을 어렵게 만드는 등 반도체 소자의 신뢰성을 저하시키는 주 요인이 되는 문제점이 있다.
본 발명의 목적은 비트 라인의 상부에 버퍼 산화막을 형성함으로써 반도체 소자의 스토리지 노드 컨택 형성 과정에 있어서 발생되는 디싱 현상을 해소함에 있다.
본 발명에 따른 반도체 소자의 스토리지 노드 컨택 형성 방법은, 메탈 라인과 마스크 질화막 및 버퍼 산화막을 적층하고 스페이서를 형성하여 비트 라인들을 형성하는 제 1 공정; 산화막을 전면 도포하고 상기 비트라인들 상부의 스토리지 컨택 노드를 형성할 영역에 대하여 식각하고, 전면에 걸쳐서 폴리 실리콘을 증착하는 제 2 공정; 화학기계적 연마를 진행하여 상기 버퍼 산화막을 식각하되 상기 마스크 질화막 보다 상기 산화막 및 상기 폴리 실리콘을 더 높게 형성하는 제 3 공정; 상기 산화막 및 상기 폴리 실리콘을 상기 마스크 질화막까지 연마하여 스토리지 노드 컨택을 형성하는 제 4 공정을 구비한다.
여기에서, 상기 버퍼 산화막은 BPSG(boron/phosphorus-doped silicon oxide) 또는 FSG(Fluorine-doped silicon oxide) 중 어느 하나의 증착될 수 있으며, 그 두께는 200Å 내지 1000Å으로 형성됨이 바람직하다.
이하, 본 발명에 따른 반도체 소자의 스토리지 노드 컨택 형성 방법의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
본 발명은 비트 라인의 상부에 화학기계적 연마에 대한 연마 속도가 분리 산화막 및 폴리실리콘에 비하여 빠른 버퍼 산화막을 형성하며, 그에 따라서 디싱이 발생하지 않는 스토리지 노드 컨택을 형성한다.
도 3 내지 도 6을 참조하여 본 발명에 따른 실시예를 설명한다.
비트 라인들이 도 3과 같이 형성되며, 각 비트 라인은 메탈 라인(1)과 마스크 질화막(2) 및 버퍼 산화막(8)이 순차적으로 적층되고, 이들의 양측에 스페이서(3)가 형성된 구조를 갖는다.
비트 라인은 마스크 질화막(2) 대신 마스크 SiON이 증착된 구조를 가질 수 있다.
버퍼 산화막은 BPSG(boron/phosphorus-doped silicon oxide), FSG(Fluorine-doped silicon oxide) 등으로 화학기상증착되는 것이며, 200Å 내지 1000Å의 두께를 갖도록 형성됨이 바람직하다. 버퍼 산화막은 포토레지스트를 이용하여 형성될 수 있다.
스토리지 노드 컨택은 비트 라인들의 상부에 형성되며, 이를 위하여 분리 산화막으로서 산화막(4)이 전면에 증착된 후 라인 형태의 해당 영역을 제외한 나머지가 식각으로 제거된다. 그 후 전면에 걸쳐서 폴리 실리콘(5)이 증착된다.
분리 산화막인 산화막(4)은 고밀도 플라즈마 산화막(고밀도 플라즈마 화학기상증착 산화막) 또는 PE-TEOS, O3-TEOS 등으로 형성될 수 있다.
상기한 산화막(4)과 폴리 실리콘(5)은 스토리지 노드 컨택을 형성하기 위하여 화학기계적 연마에 의하여 연마되며, 이를 위한 화학기계적 연마에 사용되는 슬러리는 50㎚ 내지 300㎚ 크기의 실리카, 알루미나 연마제가 첨가되고 pH 8 내지 pH 11을 유지함이 바람직하다. 그리고, 실리카 연마제 대신 세리아-베이스(Ceria-base) 연마제가 이용될 수 있다.
버퍼 산화막(8)은 폴리실리콘(5)이나 산화막(4)에 비하여 화학기계적 연마가 빠르게 진행되는 특성을 갖는다.
그러므로, 화학기계적 연마가 버퍼 산화막(8)이 제거되어 비트 라인의 마스크 질화막(2)이 드러날 때까지 계속되면, 도 5의 A와 같은 험프(Hump)가 형성된다.
이 상태에서 화학기계적 연마가 계속되면, 마스크 질화막(2)이 폴리실리콘(5)이나 산화막(4)에 비하여 화학기계적 연마가 느리게 진행되므로 펌프가 제거되며, 결국 도 6과 같이 디싱이 발생되지 않는 스토리지 컨택 노드가 형성된다.
상기한 도 6과 같이 화학기계적 연마가 완료되면 클리닝 공정이 후속된다.
따라서, 본 발명에 의하면 스토리지 컨택 노드 형성 과정에서 디싱의 발생이 방지되며, 그에 의하여 후속 캐패시터 제조 공정에서 패터닝이 용이해지고, 반도체 소자의 신뢰성이 확보되는 효과가 있다.

Claims (10)

  1. 메탈 라인, 마스크 질화막 및 버퍼 산화막을 순차적으로 적층하고 스페이서를 형성하여 비트 라인들을 형성하는 제 1 공정;
    산화막을 전면 도포한 후 상기 비트라인들 상부의 스토리지 컨택 노드를 형성할 영역에 대하여 식각하고, 전면에 걸쳐서 폴리 실리콘을 증착하는 제 2 공정;
    화학기계적 연마를 진행하여 상기 버퍼 산화막을 식각하되 상기 마스크 질화막 보다 상기 산화막 및 상기 폴리 실리콘을 더 높게 형성하는 제 3 공정;
    상기 산화막 및 상기 폴리 실리콘을 상기 마스크 질화막까지 연마하여 스토리지 노드 컨택을 형성하는 제 4 공정;을 구비함을 특징으로 하는 반도체 소자의 스토리지 노드 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 공정은 메탈 라인과 마스크 SiON 및 버퍼 산화막을 적층하고 스페이서를 형성하여 상기 비트 라인들을 형성함을 특징으로 하는 반도체 소자의 스토리지 노드 컨택 형성 방법.
  3. 제 1 항에 있어서,
    상기 버퍼 산화막은 BPSG(boron/phosphorus-doped silicon oxide) 또는 FSG(Fluorine-doped silicon oxide) 중 어느 하나의 증착으로 형성됨을 특징으로 하는 반도체 소자의 스토리지 노드 컨택 형성 방법.
  4. 제 3 항에 있어서,
    상기 버퍼 산화막은 200Å 내지 1000Å의 두께로 형성됨을 특징으로 하는 반도체 소자의 스토리지 노드 컨택 형성 방법.
  5. 제 1 항에 있어서,
    상기 버퍼 산화막은 포토레지스트를 이용하여 형성됨을 특징으로 하는 반도체 소자의 스토리지 노드 컨택 형성 방법.
  6. 제 1 항에 있어서,
    상기 산화막은 고밀도 플라즈마 산화막(고밀도 플라즈마 화학기상증착 산화막), PE-TEOS 또는 O3-TEOS 중 어느 하나로 형성됨을 특징으로 하는 반도체 소자의 스토리지 노드 컨택 형성 방법.
  7. 제 1 항에 있어서,
    상기 화학기계적 연마에 사용되는 슬러리는 50㎚ 내지 300㎚ 크기의 실리카 연마제 또는 알루미나 연마제가 첨가됨을 특징으로 하는 반도체 소자의 스토리지 노드 컨택 형성 방법.
  8. 제 7 항에 있어서,
    상기 슬러리는 pH 8 내지 pH 11을 유지함을 특징으로 하는 반도체 소자의 스토리지 노드 컨택 형성 방법.
  9. 제 1 항에 있어서,
    상기 화학기계적 연마에 사용되는 슬러리는 세리아-베이스(Ceria-base) 연마제가 이용됨을 특징으로 하는 반도체 소자의 스토리지 노드 컨택 형성 방법.
  10. 제 1 항에 있어서,
    상기 버퍼 산화막은 상기 산화막 및 상기 폴리실리콘에 비하여 화학기계적 연마 속도가 빠른 것임을 특징으로 하는 반도체 소자의 스토리지 노드 컨택 형성 방법.
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