KR20020017757A - 반도체소자의 콘택 형성방법 - Google Patents

반도체소자의 콘택 형성방법 Download PDF

Info

Publication number
KR20020017757A
KR20020017757A KR1020000051270A KR20000051270A KR20020017757A KR 20020017757 A KR20020017757 A KR 20020017757A KR 1020000051270 A KR1020000051270 A KR 1020000051270A KR 20000051270 A KR20000051270 A KR 20000051270A KR 20020017757 A KR20020017757 A KR 20020017757A
Authority
KR
South Korea
Prior art keywords
contact
hard mask
interlayer insulating
insulating film
film
Prior art date
Application number
KR1020000051270A
Other languages
English (en)
Other versions
KR100598165B1 (ko
Inventor
김창일
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000051270A priority Critical patent/KR100598165B1/ko
Publication of KR20020017757A publication Critical patent/KR20020017757A/ko
Application granted granted Critical
Publication of KR100598165B1 publication Critical patent/KR100598165B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은, 반도체소자의 콘택 형성방법에 관한 것으로서, 특히 반도체기판상에 층간절연막을 적층하여 식각으로 콘택을 형성한 후, 폴리실리콘층을 콘택의 내부에 메탈라인의 하드마스크의 높이로 매립하여 형성한 후 화학기계적연마 공정으로 평탄화하므로써 층간절연막과 하드마스크에 과도 식각으로 인한 디슁 (Dishing)이 발생하는 것을 방지하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

반도체소자의 콘택 형성방법 { Method For Forming The Contact Of Semi-conductor Device }
본 발명은 반도체소자에 콘택(Contact)형성 방법에 관한 것으로서, 특히, 반도체기판상에 층간절연막을 적층하여 식각으로 콘택을 형성한 후, 폴리실리콘층을 콘택의 내부에 메탈라인의 하드마스크의 높이로 매립하여 형성한 후 화학기계적연마 공정으로 평탄화하므로써 층간절연막과 하드마스크에 과도 식각으로 인한 디슁(Dishing)이 발생하는 것을 방지하도록 하는 반도체소자의 콘택 형성방법에 관한 것이다.
일반적으로, 반도체기판 상에 소정의 하부구조를 형성하고, 특히, 메탈라인 (Metal line)을 형성하는 경우, 그 위에 산화막등을 적층하여서 상부층과 메탈라인이 연결되도록 콘택홀을 형성하게 된다.
반도체장치에는 배선라인과 배선라인을 서로 연결하기 위하여 도전물질을 증착한 후에 식각하여서 상부배선라인과 하부배선라인을 서로 연결시키는 플러그(Plug)를 형성시켜서 사용하게 된다.
그리고, 이 플러그를 형성하기 위하여서는 식각공정을 통하여 절연막 상에 일정깊이 함몰된 콘택홀(Contact Hole)("비어홀"이라 칭하기도 함)을 형성하고서 하부배선라인과 플러그가 직접적으로 접촉되지 않고 전류의 흐름을 매개하도록 구성된다.
도 1은 종래의 홀 타입 콘택이 형성된 상태를 보인 도면으로서, 이 홀타입 콘택 형성방법을 살펴 보면, 반도체기판(1) 상에 메탈라인(2)과 하드마스크(3)를 적층하여 마스킹식각으로 패턴을 형성하도록 한다.
그리고, 상기 결과물 상에 층간절연막(4)을 적층한 후, 메탈라인(2)에 연결되는 콘택(50)을 형성한 후, 그 콘택(5)의 내부에 폴리실리콘층을 매립하여서 화학기계적적 연마 공정으로 평탄화하여서 플러그 폴리(6)를 형성하도록 한다.
한편, 도 2는 종래의 바아 타입(Bar-Type)에 의한 셀프 얼라인 콘택(SAC; Self Align Contact)을 형성한 상태를 보인 도면으로서, 반도체기판(11) 상에 메탈라인(12)과 하드마스크(13)를 적층한 후, 마스킹식각공정으로 패턴을 형성하도록 한다.
그리고, 상기 결과물 상에 층간절연막(14)을 적층한 후, SAC형성시에 사진 공정의 마아진을 증가하기 위하여 층간적연막을 일정량 남기는 방법으로 평탄화공정을 진행하도록 한다.
그리고, 상기 결과물 상에 마스킹식각공정으로 셀프얼라인콘택(15)을 형성하도록 한 후 폴리실리콘층을 매립하도록 한다.
연속하여서 상기 결과물을 메탈라인(12)의 하드마스크(13) 까지 완전하게 평탄화하여서 콘택(15) 내부에 플러그폴리(16)를 형성하도록 한다.
이 때, 상기 화학기계적 연마공정을 공정을 거치게 되면, 층간절연막(14)과 플러그폴리(16) 상에 일정 깊이로 함몰된 디슁(Dishing)(17)(18)이 각각 형성 되어진다.
그런데, 상기한 홀 타입 콘택은, 도 1에 도시된 바와 같이, 소자의 집적도에 의하여 공정 마아진이 줄어들게 되면서 미스얼라인시 콘택 형성이 제대로 되지 않는 문제점을 지닌다.
또한, 상기한 SAC 타입의 콘택은, 도 2에 도시된 바와 같이, 워드라인과 비트라인으로 사용되는 하드마스크의 질화막을 식각정지막으로 사용하고, 콘택 분리를 위하여 어느 정도의 하드 마스크 질화막의 손실이 요구되는 데, 연마불균일도에의하여 취약지역의 경우에는 메탈라인이 노출되는 문제점을 지니며, 웨이퍼의 에지(Edge) 쪽의 경우에는 완전하게 연마되는 문제를 지닌다.
특히, 상기 메탈라인이 금속인 경우에는 장비 내 메탈로 인한 오염을 촉발하는 문제점을 지닌다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판 상에 층간절연막을 적층하여 식각으로 콘택을 형성한 후, 폴리실리콘층을 콘택의 내부에 메탈라인의 하드마스크의 높이로 매립하여 형성한 후 화학기계적연마 공정으로 평탄화하므로써 층간절연막과 하드마스크에 과도 식각으로 인한 디슁(Dishing)이 발생하는 것을 방지하는 것이 목적이다.
도 1은 종래의 홀 타입 콘택이 형성된 상태를 보인 도면이고,
도 2는 종래의 셀프 얼라인 콘택을 형성한 상태를 보인 도면이며,
도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체소자의 콘택 형성방법을 순차적으로 보인 도면이다.
-도면의 주요부분에 대한 부호의 설명-
10 : 반도체기판 15 : 배선라인
20 : 하드마스크 25 : 층간절연막
30 : 평탄화라인 35 : 콘택
40 : 플러그폴리
이러한 목적은, 소정의 하부 구조를 갖는 반도체기판 상에 배선라인 및 하드 마스크를 형성한 후, 이 결과물 상에 층간절연막을 적층하는 단계와; 상기 층간절연막을 소정의 두께까지 화학적 기계적 연마공정으로 평탄화하는 단계와; 상기 결과물 상에 감광막을 적층하여 마스킹 식각으로 배선라인 사이에 콘택을 형성하는 단계와; 상기 콘택의 내부에 폴리실리콘을 매립한 후, 전면 식각공정으로 하드마스크 높이로 플러그폴리를 형성하는 단계와; 상기 단계 후에 하드마스크와 층간절연막 사이의 연마 속도 차이가 큰 슬러리를 사용하여 하드마스크까지 층간절연막을 식각하여 플러그 폴리 높이로 평탄화하는 단계를 포함하여 이루어진 반도체소자의 콘택 형성방법을 제공함으로써 달성된다.
그리고, 상기 배선라인은, 텅스텐을 사용하고, CVD 혹은 PVD법에 의하여 1000 ∼ 5000Å의 두께로 증착하도록 한다.
상기 하드마스크는, 질화막을 사용하고, LP-CVD 혹은 PE-CVD법으로 400 ∼ 800℃의 온도로, 300 ∼ 3000Å의 두께로 적층하는 것이 바람직 하다.
상기 층간절연막은, 산화막을 사용하여 PE-CVD법으로 증착하고, BPSG막, HDP막 혹은 PE-TEOS막 중에 어느 하나를 선택하여 적층하는 것이 바람직 하다.
상기 층간절연막으로 BPSG막을 적층할 때, 보론(Boron)의 농도를 0 ∼ 10wt%, 포스포러스(Phosphrous)의 농도를 0 ∼ 10wt%를 적층하고, 증착온도는, 500 ∼ 1000℃로 하여 2000 ∼ 10000Å의 두께로 적층하는 것이 바람직 하다.
그리고, 상기 층간절연막으로 HDP막 혹은 PE-TEOS막을 적층 할 때, 증착온도는 400 ∼ 800℃로 하여 2000 ∼ 10000Å의 두께로 적층하는 것이 바람직 하다.
그리고, 상기 층간절연막을 평탄화할 때, 1000 ∼ 7000Å의 두께를 제거하여 형성하고, 사용되는 슬러리(Slurry)는, 50 ∼ 400nm크기의 실리카, 알루미나 혹은 세리아 중에 적어도 어느 하나를 이용하고, PH 6 ∼ 11을 유지하는 것이 바람직 하다.
그리고, 상기 콘택 내부에 적층되는 폴리실리콘층은, 400 ∼ 1200℃의 온도범위에서 500 ∼ 5000Å의 두께로 적층하는 것이 바람직 하다.
상기 플러그 폴리를 평탄화할 때, 사용하는 슬러리는 100 ∼500nm의 크기를 갖고, 2 ∼ 13의 PH를 갖는 콜로이달(Colloidal) 혹은 퓸(Fumed) 형태를 사용하고, 1 ∼ 20wt%를 갖는 산화세슘(CeO2)을 사용하는 것이 바람직 하다.
이하, 첨부도면에 의거하여 본 발명의 일 실시예에 따른 콘택 형성방법을 순차적으로 설명하도록 한다.
도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체소자의 콘택 형성방법을 순차적으로 보인 도면이다.
도 3(a)에 도시된 바와 같이, 소정의 하부 구조를 갖는 반도체기판 상에 배선라인(15) 및 하드 마스크(20)를 형성한 후, 이 결과물 상에 층간절연막(25)을 적층하도록 한다.
그리고, 상기 층간절연막(25)을 소정의 두께인 평탄화라인(30)까지 화학적 기계적 연마공정으로 평탄화하도록 한다.
상기 배선라인(15)은, 텅스텐을 사용하고, CVD 혹은 PVD 법에 의하여 1000 ∼ 5000Å의 두께로 증착하도록 한다.
상기 하드마스크(20)는, 질화막을 사용하고, LP-CVD 혹은 PE-CVD법으로 400 ∼ 800℃의 온도로, 300 ∼ 3000Å의 두께로 적층하는 것이 바람직 하다.
그리고, 상기 층간절연막(25)은, PE-CVD법으로 증착하고, BPSG막, HDP막 혹은 PE-TEOS막 중에 어느 하나를 선택하여 적층하는 것이 바람직 하다.
또한, 상기 층간절연막(25)으로 BPSG막을 적층할 때, 보론의 농도를 0 ∼10wt%, 포스포러스의 농도를 0 ∼ 10wt%를 적층하고, 증착온도는, 500 ∼ 1000℃로 하여 2000 ∼ 10000Å의 두께로 적층하는 것이 바람직 하다.
상기 층간절연막(25)으로 HDP막 혹은 PE-TEOS막을 적층할 때, 증착온도는 400 ∼ 800℃로 하여 2000 ∼ 10000Å의 두께로 적층하도록 한다.
상기 층간절연막(25)을 평탄화할 때, 1000 ∼ 7000Å의 두께를 제거하여 형성하고, 사용되는 슬러리는, 50 ∼ 400nm크기의 실리카, 알루미나 혹은 세리아 중에 적어도 어느 하나를 이용하고, PH 6 ∼ 11을 유지하는 것이 바람직 하다.
그리고, 상기 결과물 상에 감광막을 적층하여 마스킹 식각으로 배선라인(15) 사이에 콘택(35)을 형성하도록 하고, 상기 콘택(35)의 내부에 폴리실리콘을 매립한 후, 전면 식각공정으로 하드마스크 높이로 플러그폴리(40)를 식각하여 형성하도록 한다.
상기 콘택(35) 내부에 적층되는 폴리실리콘층은, 400 ∼ 1200℃의 온도범위에서 500 ∼ 5000Å의 두께로 적층하도록 한다.
도 3(c)에 도시된 바와 같이, 상기 단계 후에 하드마스크(20)와 층간절연막 (25)사이의 연마 속도 차이가 큰 슬러리를 사용하여 하드마스크(20)까지 층간절연막(25)을 식각하여 플러그 폴리(40) 높이로 전체적으로 평탄화하도록 한다.
상기 플러그폴리(40)를 평탄화할 때, 사용하는 슬러리는 100 ∼500nm의 크기를 갖고, 2 ∼ 13의 PH를 갖는 콜로이달 혹은 퓸 형태를 사용하고, 1 ∼ 20wt%를 갖는 산화세슘을 사용하는 것이 바람직 하다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 콘택 형성방법을 이용하게 되면, 반도체기판상에 층간절연막을 적층하여 식각으로 콘택을 형성한 후, 폴리실리콘층을 콘택의 내부에 메탈라인의 하드마스크의 높이로 매립하여 형성한 후 화학기계적연마 공정으로 평탄화하므로써 층간절연막과 하드마스크에 과도 식각으로 인한 디슁(Dishing)이 발생하는 것을 방지하도록 하는 매우 유용하고 효과적인 발명이다.

Claims (9)

  1. 소정의 하부 구조를 갖는 반도체기판 상에 배선라인 및 하드 마스크를 형성한 후, 이 결과물 상에 층간절연막을 적층하는 단계와;
    상기 층간절연막을 소정의 두께까지 화학적 기계적 연마공정으로 평탄화하는 단계와;
    상기 결과물 상에 감광막을 적층하여 마스킹 식각으로 배선라인 사이에 콘택을 형성하는 단계와;
    상기 콘택의 내부에 폴리실리콘을 매립한 후, 전면 식각공정으로 하드마스크 높이로 플러그폴리를 식각하는 단계와;
    상기 단계 후에 하드마스크와 층간절연막 사이의 연마 속도 차이가 큰 슬러리를 사용하여 하드마스크까지 층간절연막을 식각하여 플러그 폴리 높이로 전체적으로 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  2. 제 1 항에 있어서, 상기 배선라인은, 텅스텐을 사용하고, CVD 혹은 PVD법에 의하여 1000 ∼ 5000Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  3. 제 1 항에 있어서, 상기 하드마스크는, 질화막을 사용하고, LP-CVD 혹은 PE-CVD법으로 400 ∼ 800℃의 온도로, 300 ∼ 3000Å의 두께로 적층하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  4. 제 1 항에 있어서, 상기 층간절연막은, PE-CVD법으로 증착하고, BPSG막, HDP막 혹은 PE-TEOS막 중에 어느 하나를 선택하여 적층하는 것을 특징으로 하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  5. 제 4 항에 있어서, 상기 층간절연막으로 BPSG막을 적층할 때, 보론의 농도를 0 ∼ 10wt%, 포스포러스의 농도를 0 ∼ 10wt%를 적층하고, 증착온도는, 500 ∼ 1000℃로 하여 2000 ∼ 10000Å의 두께로 적층하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  6. 제 1 항에 있어서, 상기 층간절연막으로 HDP막 혹은 PE-TEOS막을 적층 할 때, 증착온도는 400 ∼ 800℃로 하여 2000 ∼ 10000Å의 두께로 적층하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  7. 제 1 항에 있어서, 상기 층간절연막을 평탄화할 때, 1000 ∼ 7000Å의 두께를 제거하여 형성하고, 사용되는 슬러리는, 50 ∼ 400nm크기의 실리카, 알루미나 혹은 세리아 중에 적어도 어느 하나를 이용하고, PH 6 ∼ 11을 유지하는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.
  8. 제 1 항에 있어서, 상기 콘택 내부에 적층되는 폴리실리콘층은, 400 ∼ 1200℃의 온도범위에서 500 ∼ 5000Å의 두께로 적층 되는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  9. 제 1 항에 있어서, 상기 플러그폴리를 평탄화할 때, 사용하는 슬러리는 100 ∼500nm의 크기를 갖고, 2 ∼ 13의 PH를 갖는 콜로이달 혹은 퓸 형태를 사용하고, 1 ∼ 20wt%를 갖는 산화세슘을 사용하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
KR1020000051270A 2000-08-31 2000-08-31 반도체소자의 콘택 형성방법 KR100598165B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000051270A KR100598165B1 (ko) 2000-08-31 2000-08-31 반도체소자의 콘택 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000051270A KR100598165B1 (ko) 2000-08-31 2000-08-31 반도체소자의 콘택 형성방법

Publications (2)

Publication Number Publication Date
KR20020017757A true KR20020017757A (ko) 2002-03-07
KR100598165B1 KR100598165B1 (ko) 2006-07-10

Family

ID=19686508

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000051270A KR100598165B1 (ko) 2000-08-31 2000-08-31 반도체소자의 콘택 형성방법

Country Status (1)

Country Link
KR (1) KR100598165B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100801846B1 (ko) * 2002-08-07 2008-02-11 동부일렉트로닉스 주식회사 액정표시소자 제조 방법
KR100881837B1 (ko) * 2002-12-30 2009-02-03 주식회사 하이닉스반도체 반도체 소자의 스토리지 노드 컨택 형성 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100801846B1 (ko) * 2002-08-07 2008-02-11 동부일렉트로닉스 주식회사 액정표시소자 제조 방법
KR100881837B1 (ko) * 2002-12-30 2009-02-03 주식회사 하이닉스반도체 반도체 소자의 스토리지 노드 컨택 형성 방법

Also Published As

Publication number Publication date
KR100598165B1 (ko) 2006-07-10

Similar Documents

Publication Publication Date Title
EP1064679A1 (en) Process for fabricating an integrated circuit with a self-aligned contact
US6168986B1 (en) Method of making a sacrificial self-aligned interconnect structure
US8026604B2 (en) Semiconductor devices having contact holes including protrusions exposing contact pads
US7064044B2 (en) Contact etching utilizing multi-layer hard mask
US20070018341A1 (en) Contact etching utilizing partially recessed hard mask
KR20030073261A (ko) 링 디펙트를 방지하기 위한 반도체 소자 및 그 제조방법
KR100598165B1 (ko) 반도체소자의 콘택 형성방법
KR100356798B1 (ko) 반도체 소자의 제조방법
KR100307968B1 (ko) 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법
KR100620064B1 (ko) 반도체장치의 스토리지노드콘택 형성 방법
KR100670666B1 (ko) 반도체 소자 제조 방법
KR20080084293A (ko) 반도체 소자의 제조방법
KR20020002538A (ko) 반도체소자의 콘택플러그 형성 방법
KR100350765B1 (ko) 반도체소자의 형성방법
KR20010096346A (ko) 버퍼산화막을 이용한 반도체소자 평탄화방법
KR100637100B1 (ko) 반도체 소자의 메탈 플러그 형성 방법
KR100745075B1 (ko) 반도체 장치의 랜딩플러그 콘택 형성 방법
KR100702798B1 (ko) 반도체 소자의 제조 방법
KR20030049390A (ko) 랜딩 플러그 형성 방법
KR20020002524A (ko) 반도체소자의 콘택플러그 형성 방법
KR20020049373A (ko) 반도체 소자의 제조방법
KR20040034107A (ko) 반도체 소자의 게이트 형성방법
KR20060104888A (ko) 반도체 소자 제조 방법
KR20020075067A (ko) 플래쉬 메모리 소자의 콘택 및 비트라인 형성방법
KR20040003960A (ko) 반도체 장치의 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee