KR100350765B1 - 반도체소자의 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 형성방법에 관한 것으로,
반도체소자의 형성방법에 있어서, 반도체기판 상부에 워드라인을 형성하고 상기 워드라인 측벽에 절연막 스페이서를 형성한 다음, 전체표면상부에 다-실리콘질화막으로 식각장벽층을 형성하고 전체표면상부에 제1층간절연막을 형성한 다음, 상기 제1층간절연막을 세리아 계열 슬러리로 화학기계연마하여 평탄화시키고, 전체표면상부에 제2층간절연막을 형성한 다음, 후속 콘택공정으로 상기 반도체기판을 노출시키는 콘택홀을 형성하는 공정으로 콘택공정시 반도체기판이나 워드라인의 손상을 최소화시켜 반도체소자의 특성 열화를 방지함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 형성방법{A forming method of semiconductor}
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 따라 유발되는 웨이퍼의 중앙부와 에지부 단차로 인하여 콘택공정시 워드라인이 손상되는 현상을 방지할 수 있도록 특정 슬퍼리에 대하여 식각선택비가 낮은 식각장벽층을 형성함으로써 반도체소자의 손상으로 인한 소자의 특성 열화를 방지하는 기술에 관한 것이다.
종래의 일반적인 자기정렬적인 콘택 ( pulg SAC ( self align contact ) ) 형성방법은 워드라인과 질화막 스페이서를 형성하고 식각장벽층으로 질화막을 증착 한 다음, 워드라인과 그 상부 구조를 절연시키는 층간절연막을 형성하고, 이를 열처리한 다음, 화학기계연마 방법으로 평탄화식각공정을 실시하고, 마스크 공정으로 층간절연막과 식각장벽층을 식각하여 콘택홀을 형성하는 것이었다.
그러나, 상기 층간절연막 평탄화 공정후 셀 지역 내에서 중심부와 가장자리 지역의 워드라인 상부의 층간절연막 두께차가 크며 또한 웨이퍼 중심부와 가장자리 지역간 두께 차이가 크게 나타난다.
이와같은 두께 차이는 이후 플러그 색 식각공정에서 실리콘 기판 손상 편차를 증가시키게 되며, 이로인해 플러그 색 공정의 전기적 특성을 나쁘게 한다.
도 1a 및 도 1b 는 종래기술의 제1실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 워드라인(13)을 형성하고 상기 워드라인(13) 측벽에 절연막 스페이서(15)를 형성한다.
이때, 상기 워드라인(13)은 도전체와 마스크절연막의 적층구조로 형성하며, 상기 도전체는 폴리실리콘이나 폴리사이드 등을 사용하여 형성한다.
그리고 절연막 스페이서(15)은 질화막으로 형성하되, 산화막이나 산화질화막으로 형성할 수도 있다.
그 다음, 상기 전체표면상부에 식각장벽층(17)을 일정두께 형성한다.
이때, 상기 식각장벽층(17)은 질화막으로 형성한다.
그 다음, 전체표면상부를 도포하는 층간절연막(19)을 형성하고 이를 평탄화식각한다.
이때, 상기 평탄화식각공정은 화학기계연마 방법이나 에치백 공정으로 실시한다.
여기서, 패턴이 밀집된 셀영역과 그렇지 않은 주변회로영역의 층간절연막은 단차를 가지고 형성된다. 이때, 상기 단차는 웨이퍼 중앙부에서 ⓑ 만큼, 웨이퍼 에지부에서 ⓐ 만큼 크기를 갖는다. (도 1a)
그 다음, 상기 반도체기판(11)을 노출시키는 자기정렬적인 콘택 공정으로 콘택홀(21,23,25,27)을 형성한다. 이때, 패턴이 밀집되는 셀영역에 제1콘택홀(21,25)이 형성되고, 패턴이 밀집되지않은 주변회로영역에 제2콘택홀(23,27)이 형성된다.
여기서, 상기 제2콘택홀(23,27)은 상기 반도체기판(11)을 과도식각하여 형성함으로써 상기 제1콘택홀(21,25) 보다 깊게 형성되고, 상기 제1콘택홀(21,25)은 상기 제2콘택홀(23,27)과 단차를 가지게 된다.
이때, 상기 웨이퍼 에지부에서 상기 제1콘택홀(25)은 상기 제2콘택홀(27)보다 ⓒ 만큼 높은 단차를 가지며 형성되고, 상기 웨이퍼 중앙부에서 상기 제1콘택홀(21)은 상기 제2콘택홀(23)보다 ⓓ 만큼 높은 단차를 가지며 형성된다. (도 1b)
상기한 종래기술의 제1실시예에 따른 반도체소자의 형성방법은, 패턴 밀도가 낮은 주변회로부에 형성되는 콘택홀과 패턴 밀도가 높은 셀부에 형성되는 콘택홀이 단차를 갖게 되어 콘택저항 정도를 다르게 하고 누설전류를 유발시킬 수 있어 반도체소자의 특성 열화를 가져오는 문제점이 있다.
상기한 종래기술의 제1실시예의 문제점을 해결하기 위하여, 최근에는,
워드라인을 형성하고 그 상부에 제1층간절연막을 형성한 다음, 이를 평탄화시키고 그 상부에 제2층간절연막을 형성하여 콘택홀을 형성하는 자기정렬적인 콘택 공정을 실시하였다.
도 2 a 및 도 2b 는 종래기술의 제2실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다.
먼저, 반도체기판(31) 상부에 워드라인(33)을 형성하고 상기 워드라인(33) 측벽에 절연막 스페이서(35)를 형성한다.
이때, 상기 워드라인(33)은 도전체와 마스크절연막의 적층구조로 형성하며, 상기 도전체는 폴리실리콘이나 폴리사이드 등을 사용하여 형성한다.
그리고, 상기 절연막 스페이서(35)은 질화막으로 형성하되, 산화막이나 산화질화막으로 형성할 수도 있다.
그 다음, 상기 전체표면상부에 식각장벽층(37)을 일정두께 형성한다.
이때, 상기 식각장벽층(37)은 질화막으로 형성한다.
그 다음, 전체표면상부를 도포하는 제1층간절연막(39)을 형성하고 이를 평탄화식각한다.
이때, 상기 평탄화식각공정은 화학기계연마 방법이나 에치백 공정으로 실시한다.
여기서, 패턴이 밀집된 셀영역과 그렇지 않은 주변회로영역의 제1층간절연막은 단차를 가지고 형성된다. 이때, 상기 단차는 웨이퍼 중앙부에서 ⓔ 만큼, 웨이퍼 에지부에서 ⓕ 만큼 크기를 갖는다.
그 다음, 상기 제1층간절연막(39) 상부에 제2층간절연막(41)을 형성한다. 이때, 상기 제2층간절연막(41)은 웨이퍼의 중앙부와 에지부(300,400)의 셀부와 주변회로부가 각각 단차를 가지되, 상기 ⓔ 나 ⓕ 보다 큰 단차를 갖게 된다. (도 2a)
그 다음, 상기 반도체기판(31)을 노출시키는 플러그 색 공정으로 콘택홀(43,45,47,49)을 형성한다. 이때, 패턴이 밀집되는 셀영역에 제1콘택홀(43,47)이 형성되고, 패턴이 밀집되지않은 주변회로영역에 제2콘택홀(45,49)이 형성된다.
이때, 상기 패턴의 밀집 여부에 따른 셀부와 주변회로부의 단차로 인하여 상기 플러그 색 공정시 ⓧ 와 같이 웨이퍼 에지부(400)의 셀영역에서 상기 워드라인(33)이 손상되어 비트라인과 쇼트가 유발될 수 있으며 누설전류가 증가된다. (도 2b)
상기한 바와같이 종래기술에 따른 반도체소자의 형성방법은, 웨이퍼의 중앙부와 에지부에서 셀부와 주변회로부의 단차로 인하여 콘택공정시 기판이 손상되거나 워드라인이 손상되는 경우가 유발되어 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 세리아 슬러그에 연마속도가 늦은 식각장벽층을 형성하고 이를 이용하여 화학기계연마 방법으로 평탄화식각공정을 실시함으로써 평탄화공정을 용이하게 하여 콘택공정시 반도체소자의 특성 열화를 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술의 제1실시예에 따른 반도체소자의 형성방법을 도시한 단면도.
도 2a 및 도 2b 는 종래기술의 제2실시예에 따른 반도체소자의 형성방법을 도시한 단면도.
도 3a 및 도 3b 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31,51 : 반도체기판 13,33,53 : 워드라인
15,35,55 : 절연막 스페이서 17,37,57 : 식각장벽층
19,39,59 : 제1층간절연막 21,43,63 : 웨이퍼 중앙부의 제1콘택홀
23,45,65 : 웨이퍼 중앙부의 제2콘택홀
25,47,67 : 웨이퍼 에지부의 제1콘택홀
27,49,69 : 웨이퍼 에지부의 제2콘택홀
41,61 : 제2층간절연막
100,300,500 : 웨이퍼 중앙부
200,400,600 : 웨이퍼 에지부
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
반도체소자의 형성방법에 있어서,
반도체기판 상부에 워드라인을 형성하는 공정과,
상기 워드라인 측벽에 절연막 스페이서를 형성하는 공정과,
전체표면상부에 다-실리콘질화막으로 식각장벽층을 형성하는 공정과,
전체표면상부에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막을 세리아 계열 슬러리로 화학기계연마하여 평탄화시키는 공정과,
전체표면상부에 제2층간절연막을 형성하는 공정과,
후속 콘택공정으로 상기 반도체기판을 노출시키는 콘택홀을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 3a 및 도 3b 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다.
먼저, 반도체기판(51) 상부에 워드라인(53)을 형성하고 상기 워드라인(53) 측벽에 절연막 스페이서(55)를 형성한다.
이때, 상기 워드라인(53)은 도전체와 마스크절연막의 적층구조로 형성하며, 상기 도전체는 폴리실리콘이나 폴리사이드 등을 사용하여 형성한다.
그리고 절연막 스페이서(55)은 질화막으로 형성하되, 산화막이나 산화질화막으로 형성할 수도 있다.
여기서, 상기 절연막 스페이서(55)는 플라즈마 화학기상증착 ( plasma enhanced chemical vapor deposition, 이하 PECVD 라 함 ) 이나 저압화학기상증착 ( low pressure chemical vapor deposition, 이하 LPCVD 라 함 ) 방법으로 100 ∼ 600 Å 두께의 질화막을 증착하고 이방성식각하여 형성한다.
그 다음, 상기 전체표면상부에 식각장벽층(57)을 일정두께 형성한다.
이때, 상기 식각장벽층(57)은 다-실리콘질화막 ( si-rich nitride ) 을 PECVD 나 LPCVD 방법으로 50 ∼ 500 Å 두께로 증착하여 형성한다.
그 다음, 전체표면상부에 제1층간절연막(59)을 형성한다. 이때, 상기 제1층간절연막(59)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ), 피.에스.지. ( phospho silicate glass, 이하에서 PSG 라 함 ), 에프.에스.지. ( fluoro silicate glass, 이하에서 FSG 라 함 ), 테오스 ( tetra ethyl ortho silicate, 이하에서 TEOS 라 함 ), 고밀도플라즈마화학기상증착 ( high density plasma chemical vapor deposition, 이하에서 HDP 라 함 ) 산화막 또는 에이.피.엘. ( advanecd planarization layer, 이하에서 APL 이라 함 ) 산화막으로 3000 ∼ 10000 Å 두께로 증착하고 이를 300 ∼ 1200 ℃ 온도에서 열처리한 것이다.
그리고, 세리아 계열 슬러리를 이용하여 상기 식각장벽층(57)이 노출될때까지 상기 제1층간절연막(59)을 화학기계연마함으로써 셀부와 주변회로부의 단차를 완화시킨다.
이때, 상기 세리아 계열 슬러리는 5 ∼ 11 의 pH, 50 ∼ 400 ㎚ 크기의 연마제인 실리카 입자가 현탁되어 있는 것을 사용하되, 슬러리 유량을 50 ∼ 400 ml/min 으로 하여 화학기계연마 공정을 실시한다.
그 다음, 상기 제1층간절연막(57) 상부에 제2층간절연막(61)을 형성한다. 이때, 상기 제2층간절연막(61)은 BPSG, PSG, FSG, TEOS, HDP 산화막 또는 APL 산화막으로 500 ∼ 3000 Å 두께로 형성하고 이를 300 ∼ 1200 ℃ 온도에서 열처리하여 형성한다. (도 3a)
그 다음, 상기 반도체기판(51)을 노출시키는 제1,2콘택홀(63,65,67,69)을 플러그 색 공정으로 형성한다.
여기서, 웨이퍼의 중앙부(500)에 형성된 제1,2 콘택홀(63,65)과 웨이퍼의 에지부(600)에 형성된 제1,2콘택홀(67,69)은 반도체기판(51)과 워드라인(53)의 손상을 최소화시켜 반도체소자의 특성 열화를 방지할 수 있다.(도 3b)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 형성방법은, 세리아 계열 슬러리에 식각이 잘안되는 박막을 식각장벽으로 형성하고 이를 이용하여 평탄화식각공정을 실시하여 후속공정인 플러그 색 공정시 반도체기판이나 워드라인의 손상을 최소화시키고 반도체소자의 특성 열화를 방지함으로써 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있으며 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (7)

  1. 반도체소자의 형성방법에 있어서,
    반도체기판 상부에 워드라인을 형성하는 공정과,
    상기 워드라인 측벽에 절연막 스페이서를 형성하는 공정과,
    전체표면상부에 다-실리콘질화막으로 식각장벽층을 형성하는 공정과,
    전체표면상부에 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막을 세리아 계열 슬러리로 화학기계연마하여 평탄화시키는 공정과,
    전체표면상부에 제2층간절연막을 형성하는 공정과,
    후속 콘택공정으로 상기 반도체기판을 노출시키는 콘택홀을 형성하는 공정을 포함하는 반도체소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 절연막 스페이서는 PECVD 나 LPCVD 방법으로 질화막을 100 ∼ 600 Å 두께 증착하고 이를 이방성식각하여 형성하는 것을 특징으로하는 반도체소자의 형성방법.
  3. 제 1 항에 있어서,
    상기 다-실리콘질화막은 PECVD 나 LPCVD 방법으로 형성하는 것을 특징으로하는 반도체소자의 형성방법.
  4. 제 1 항에 있어서,
    상기 다-실리콘질화막은 50 ∼ 500 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 형성방법.
  5. 제 1 항에 있어서,
    상기 제1층간절연막은 BPSG, PSG, FSG, TEOS 산화막 또는 APL 산화막으로 3000 ∼ 10000 Å 두께 형성하고 이를 300 ∼ 1200 ℃ 온도에서 열처리하여 형성하는 것을 특징으로하는 반도체소자의 형성방법.
  6. 제 1 항에 있어서,
    상기 제2층간절연막은 BPSG, PSG, FSG, TEOS 산화막 또는 APL 산화막으로 500 ∼ 3000 Å 두께로 형성하고 이를 300 ∼ 1200 ℃ 온도에서 열처리하여 형성하는 것을 특징으로하는 반도체소자의 형성방법.
  7. 제 1 항에 있어서,
    상기 세리아 계열 슬러리는, 5 ∼ 11 의 pH, 50 ∼ 400 ㎚ 크기의 연마제인 실리카 입자가 현탁되어 있는 것을 사용하되, 슬러리 유량을 50 ∼ 400 ml/min 으로 하여 사용하는 것을 특징으로하는 반도체소자의 형성방법.
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