KR20020001335A - 다마신 게이트공정에서의 평탄화를 위한 반도체소자의제조 방법 - Google Patents
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Abstract
본 발명은 다마신 게이트 공정에서 더미게이트의 디싱 및 부식을 방지하는데 적합한 반도체소자의 제조 방법에 관한 것으로, 이를 위한 본 발명은 반도체기판상에 더미게이트용 폴리실리콘을 형성하는 제 1 단계, 상기 폴리실리콘상에 하드마스크용 및 연마정지막용 저유전율 폴리머막을 형성하는 제 2 단계, 상기 저유전율 폴리머막을 선택적으로 식각하는 제 3 단계, 상기 식각된 저유전율 폴리머막을 하드마스크로 하고 상기 저유전율 폴리머막과 상기 폴리실리콘의 높은 식각선택비로 상기 폴리실리콘을 식각하여 더미게이트를 형성하는 제 4 단계, 상기 더미게이트를 포함한 전면에 산화막을 형성하는 제 5 단계, 및 상기 더미게이트의 표면을 노출시키기 위해 상기 산화막을 1,2차 화학적기계적연마하되, 상기 저유전율 폴리머막을 연마정지막으로 이용하는 제 6 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다마신 공정 (Damascene process)에 의해 게이트전극을 형성하는 공정 중에서 폴리실리콘 더미게이트(Dummy gate)상의 산화막을 제거하기 위한 화학적기계적 평탄화 방법에 관한 것이다.
이하, 첨부도면을 참조하여 종래기술에 따른 다마신 게이트 공정에 대해 설명한다.
도 1a 내지 도 1b는 종래기술에 따른 더미폴리실리콘게이트를 노출시키기 위한 평탄화 방법을 도시한 도면으로서, 하드마스크(Hardmask)로 Si3N4, SiON를 사용한다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 폴리실리콘, 하드마스크용 절연막을 증착한 다음, 상기 하드마스크용 절연막(13)을 식각한후, 상기 하드마스크용 절연막(13)을 마스크로 하여 하부의 폴리실리콘을 선택적으로 식각하여 다수개의 더미게이트(12)를 형성한다. 이 때, 상기 더미게이트(12)를 형성할 때 하드마스크용 절연막(13)이 대부분 식각되어 매우 적은 양('A')이 잔류한다.
이어 상기 더미게이트(12)를 포함한 전면에 측벽용 절연막을 증착한 다음, 에치백하여 상기 더미게이트(12)의 측면에 접하는 측벽스페이서(14)를 형성한다. 이어 상기 측벽스페이서(13)를 포함한 전면에 층간절연막으로서 고밀도 플라즈마 산화막(15)을 증착한다. 상기와 같은 고밀도 플라즈마산화막(15)을 증착하므로써 더미게이트(12)의 밀도가 높은곳에서 증착공정에 의해 바로 평탄화가 이루어진다 ('B').
도 1b에 도시된 바와 같이, 상기 하드마스크용 절연막(13)이 노출될때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정을 실시한다. 이 때, 더미게이트(12)의 밀도가 높은 곳은 고밀도 플라즈마산화막(15)을 증착하면서 이미 대부분 평탄화가 이루어져 있지만 연마불균일도에 의하여 더미게이트(12)가 연마된 지역('C')과 산화막이 아직도 남아있는 지역('D')이 공존하게 된다. 또한 더미게이트(12)의 크기가 큰 경우에, 완전한 평탄화가 이루어지지 않아 상당량의 산화막이 더미 게이트(12)상에 잔존하게 된다('E').
도 2에 도시된 바와 같이, 폴리실리콘 더미게이트(12)의 증착두께를 도 1a의 증착 두께보다 1.5배 더 두껍게 증착한 다음, 화학적기계적연마(CMP) 공정으로 도 1a의 증착두께보다 더 증착된 폴리실리콘을 고밀도 플라즈마산화막(15)과 같이 연마한다.
이 때, 더미게이트(12)의 패턴밀도가 높은 영역이나 크기가 큰 영역 모두 고밀도 플라즈마산화막(15)이 완전히 제거되었지만, 디싱(Dishing) 및 부식(Erosion)이 심하게 발생된다('F').
상기한 종래기술에서는 폴리실리콘 더미게이트(12)를 식각할 때 하드마스크로 Si3N4, SiON를 사용하는데 그 두께에 따라 후속 공정에 많은 영향을 준다.
먼저 두께가 얇은 경우 식각공정에서 대부분 제거되어 후속 공정인 화학적기계적연마(CMP) 공정에서 연마정지막 역할을 제대로 하지 못하므로, 부식이나 디싱같은 연마특성을 악화시키는 요인으로 작용한다.
이를 해결하기 위하여 더미 폴리실리콘게이트 두께를 본래 두께보다 약 1.5배 두껍게 증착한 다음, 화학적기계적연마(CMP) 공정에서 본래 두께보다 더 두껍게 증착된 0.5배의 두께를 더 연마하므로써 화학적기계적연마(CMP) 특성을 개선시키고 있다.
이와 같이 두께가 두꺼울경우 화학적기계적연마(CMP) 공정에서 연마정지막 역할을 수행하여 연마특성을 향상시킬 수 있으나 화학적기계적연마(CMP) 공정이후 하드마스크용 절연막(13)을 스트립(Strip)하는 공정에서 측벽스페이서(14)도 같이 식각되어 소자 특성을 현저하게 저하시키는 단점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 저유전율 폴리머막을 하드마스크로 이용하여 더미게이트를 낮출수 있고 우수한 연마특성을 확보하는데 적합한 다마신 게이트 공정에서의 평탄화를 위한 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 반도체소자의 제조 방법을 도시한 도면,
도 2는 종래기술의 다른 예에 따른 반도체소자의 제조 방법을 도시한 도면,
도 3a 내지 도 3b는 본 발명의 실시예에 따른 다마신 게이트 공정에서의 화학적기계적연마를 이용한 평탄화 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 더미게이트
23 : 저유전율 폴리머막 24 : 측벽 스페이서
25 : 산화막
상기의 목적을 달성하기 위한 본 발명은 반도체기판상에 더미게이트용 폴리실리콘을 형성하는 제 1 단계, 상기 폴리실리콘상에 하드마스크용 및 연마정지막용 저유전율 폴리머막을 형성하는 제 2 단계, 상기 저유전율 폴리머막을 선택적으로 식각하는 제 3 단계, 상기 식각된 저유전율 폴리머막을 하드마스크로 하고 상기 저유전율 폴리머막과 상기 폴리실리콘의 높은 식각선택비로 상기 폴리실리콘을 식각하여 더미게이트를 형성하는 제 4 단계, 상기 더미게이트를 포함한 전면에 산화막을 형성하는 제 5 단계, 및 상기 더미게이트의 표면을 노출시키기 위해 상기 산화막을 1,2차 화학적기계적연마하되, 상기 저유전율 폴리머막을 연마정지막으로 이용하는 제 6 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a내지 도 3b는 본 발명의 실시예에 따른 다마신 게이트공정의 평탄화방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 반도체기판(21)상에 폴리실리콘, 하드마스크용 저유전율 폴리머막을 증착한 다음, 상기 하드마스크용 저유전율 폴리머막(23)을 식각한후, 상기 하드마스크용 저유전율 폴리머막(23)을 마스크로 하여 하부의 폴리실리콘을 선택적으로 식각하여 다수개의 더미게이트(22)를 형성하되, 패턴밀도가 밀집한 영역, 소밀한 영역 및 패턴의 크기가 큰 영역이 형성된다.
이 때, 상기 더미게이트(22)용 폴리실리콘은 안정적인 전기적 특성을 확보할 수 있도록 1250∼1750Å두께로 증착되며, 상기 저유전율 폴리머막(23)은 후속 연마속도와 스트립 공정을 고려하여 BPSG 또는 SOG막을 100Å∼500Å두께로 증착하며, 폴리실리콘과의 식각선택비가 크기 때문에 더미게이트(22) 식각공정에서의 하드마스크로 이용하며, 후속 화학적기계적연마(CMP) 공정에서의 산화막(25)과의 연마선택비도 우수하기 때문에 연마정지막 역할도 동시에 수행한다. 상기와 같은 연마특성으로 인해 하부의 폴리실리콘을 두껍게 증착할 필요가 없다.
이어 상기 더미게이트(22)를 포함한 구조 전면에 측벽용 실리콘질화막 (Si3N4)을 증착한 후, 에치백하여 상기 더미게이트(22) 및 하드마스크용 저유전율 폴리머막(23)의 측벽에 측벽스페이서(24)를 형성한다.
이어 상기 측벽스페이서(24)를 포함한 구조 전면에 층간절연막으로서 산화막 (25)을 증착한다. 이 때, 상기 산화막(25)은 증착과정중 평탄화효율이 우수한 고밀도 플라즈마산화막이나 APL(Advanced Planarization Layer)산화막을 이용하며, 후속 화학적기계적연마공정에서 충분한 연마량을 확보할 수 있도록 더미게이트의 두께보다 2.5배 이상 증착한다.
도 3b에 도시된 바와 같이, 상기 더미게이트(22)의 표면을 노출시키기 위해 상기 산화막(25)을 화학적기계적 연마하되, 연마특성을 향상시키기 위해 2회에 걸쳐 실시한다.
자세히 설명하면, 상기 산화막(25)를 1차 화학적기계적연마하는데, 평탄화 효율 증가를 위해 저유전율 폴리머막(23)상에서 산화막(25)이 500Å두께만큼 잔류하도록 연마량을 조절한다. 그리고, 상기 1차 화학적기계적연마시 연마압력은 4psi∼6psi, 회전수는 100rpm∼600rpm으로 한다.
이어 상기 1차 화학적기계적연마된 산화막(25)을 2차 화학적기계적연마하는데, 하부의 저유전율 폴리머막(23)이 노출될때까지 진행하고 디싱 및 부식을 감소시키기 위한 연마조건, 예컨대, 연마압력을 2psi∼3psi, 회전수를 100rpm∼600rpm으로 한다. 여기서, 연마평탄도는 하드마스크상에서의 연마량과 비례하므로 하드마스크 바로전까지 연마한 다음, 상기 연마조건으로 하드마스크용 저유전율 폴리머막이 노출될때까지 연마한다.
도면에 도시되지 않았지만, 상기 저유전율 폴리머막(23)은 측벽스페이서(24)용 실리콘질화막과의 식각선택비도 매우 커서 화학적기계적연마(CMP) 공정후 저유전율 폴리머막(23)을 스트립하는 공정도 용이하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 다마신 게이트 공정에서 하드마스크용 물질로 저유전율 폴리머막을 사용하므로써 더미게이트용 폴리실리콘의 증착 및 식각공정을 용이하게 할 수 있어 다마신 게이트의 전기적 특성을 안정적으로 확보할 수 있으며, 화학적기계적연마공정에서도 층간절연막과의 연마선택비가 크기 때문에 우수한 연마평탄도 및 공정마진을 확보할 수 있는 효과가 있다.
Claims (9)
- 반도체소자의 제조 방법에 있어서,반도체기판상에 더미게이트용 폴리실리콘을 형성하는 제 1 단계;상기 폴리실리콘상에 하드마스크용 및 연마정지막용 저유전율 폴리머막을 형성하는 제 2 단계;상기 저유전율 폴리머막을 선택적으로 식각하는 제 3 단계;상기 식각된 저유전율 폴리머막을 하드마스크로 하고 상기 저유전율 폴리머막과 상기 폴리실리콘의 높은 식각선택비로 상기 폴리실리콘을 식각하여 더미게이트를 형성하는 제 4 단계;상기 더미게이트를 포함한 전면에 산화막을 형성하는 제 5 단계; 및상기 더미게이트의 표면을 노출시키기 위해 상기 산화막을 1,2차 화학적기계적연마하되, 상기 저유전율 폴리머막을 연마정지막으로 이용하는 제 6 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 저유전율 폴리머막은 연마속도와 후속 스트립공정을 고려하여 100Å∼500Å두께만큼 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘은 1250Å∼1750Å두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막은 평탄화 효율이 우수한 고밀도 플라즈마 산화막 또는 APL산화막 중 어느 하나를 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막은 후속 화학적기계적연마공정에서 충분한 연마량을 확보하도록 상기 폴리실리콘보다 더 두꺼운 3130Å∼4380Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,제 6 단계에서,상기 1차 화학적기계적연마는 연마불균일도와 연마평탄도를 향상시키기 위해4psi∼6psi의 연마압력과 100rpm∼600rpm의 회전수로 이루어지는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 제 6 단계에서,상기 2차 화학적기계적연마는 상기 저유전율 폴리머막이 노출될때까지 진행하고 상기 더미게이트의 디싱 및 부식을 감소시키기 위하여 2psi∼3psi의 연마압력과 100rpm∼600rpm의 회전수로 이루어지는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 제 4 단계는,상기 더미게이트의 측벽에 접하는 실리콘질화막 스페이서를 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항 또는 제 8 항에 있어서,상기 제 6 단계후,상기 실리콘질화막 스페이서와 상기 저유전율 폴리머막의 높은 식각선택비를 이용하여 상기 저유전율 폴리머막을 스트립하는 것을 특징으로 하는 반도체소자의 제조 방법.
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| WITN | Withdrawal due to no request for examination |