KR20020051296A - 폴리실리콘 슬러리를 이용한 폴리실리콘 플러그 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 폴리실리콘 플러그 형성방법에 있어서, 반도체기판상에 형성된 워드라인 절연막과 비트라인 콘택 플러그 금속막의 상부에 확산방지 금속막과, 비트라인 배선 금속막, 버퍼층, 마스크산화막, 하드마스크용 폴리실리콘층을 차례로 형성하는 단계와; 소정의 비트라인 마스크를 이용하여 비트라인을 패터닝하는 단계; 상기 비트라인 패턴 측면에 산화막 스페이서를 형성하는 단계; 기판 전면에 플러그용 폴리실리콘을 증착하는 단계; 라인형 마스크를 이용하여 상기 플러그용 폴리실리콘층을 선택적으로 식각하는 단계; 기판 전면에 비트라인 절연막을 증착하는 단계; 산화막용 슬러리를 이용하여 상기 마스크산화막이 드러날 때까지 화학적 기계적 연마를 행하는 단계; 및 산화막에 대한 연마속도가 느린 폴리실리콘 슬러리를 이용하여 상기 마스크산화막을 연마하는 단계를 포함하여 구성된다.

Description

폴리실리콘 슬러리를 이용한 폴리실리콘 플러그 형성방법{Method for fabricating polysilicon plug using polysilicon slurry}
본 발명은 폴리실리콘 슬러리를 이용한 폴리실리콘 플러그 형성방법에 관한 것으로, 0.13㎛기술 이하의 반도체소자에서 마스크산화막을 이용하여 폴리실리콘 플러그를 형성하는 공정에 관한 것이다.
종래의 일반적인 제2층 폴리실리콘 플러그 형성방법은 비트라인을 형성하고 절연막을 증착한 후, 이를 화학적 기계적 연마하여 평탄화한 다음, 제3층 폴리실리콘 콘택 마스킹 및 에칭하고 제2층 폴리실리콘 플러그를 증착하고, 이를 전면식각하거나 화학적 기계적 연마하여 콘택플러그를 형성하였다. 이러한 공정은 콘택 마스킹 및 에칭시 비트라인 마스크질화막 또는 산화막의 손실로 인한 비트라인 배선과 제2층 폴리실리콘 플러그간의 누설전류 증가 및 오정렬로 인한 제1층 폴리실리콘 플러그와의 접촉면적 감소로 소자 특성이 크게 악화된다.
이와 같은 소자특성 악화문제를 해결하기 위해 도1과 같이 비트라인 배선(4)을 금속막으로 형성하고 그위에 마스크층(6)과 스페이서를 산화막으로 한 비트라인구조를 패터닝하고, 제2층 플러그용 폴리실리콘(7)을 기판 전면에 1000Å이상 증착하면 셀지역(9)의 제2층 플러그용 폴리실리콘은 5000Å 정도의 두께를 갖게 되면, 주변회로지역은 1000Å 두께로 증착된다. 도1에서 미설명부호 1은 워드라인 절연막, 2는 플러그용 금속막, 3은 확산방지 금속막, 5는 버퍼질화막을 나타낸다.
이어서 도2에 나타낸 바와 같이 증착된 플러그용 폴리실리콘층(7)을 라인형 마스크(10)를 이용하여 셀지역의 워드라인 절연막(1)이 드러날 때까지 식각하면 비트라인 마스크산화막(6)이 약 500Å정도 국부적으로 손실(12)되는 현상이 발생한다.
다음에 도3에 나타낸 바와 같이 상기 라인형 마스크를 제거한 후, 비트라인 절연막(13)을 비트라인 높이보다 500-3000Å 두껍게 증착한다. 이어서 도4에 나타낸 바와 같이 비트라인을 이용한 폴리실리콘 플러그의 분리(국부단차 제거)를 위해 증착된 비트라인 절연막(13)을 산화막용 슬러리를 이용하여 화학적 기계적 연마를 행하면 남아 있는 마스크산화막(6)의 두께는 1000Å 이하가 되며, 웨이퍼 가장자리 지역의 연마균일도는 악화되어 1000Å 이하로 마스크산화막(6)이 남게 된다. 이는 후속 폴리실리콘 플러그 리세스 에치백, 배리어금속의 CMP 그리고 커패시터산화막 식각공정에서 모두 손실됨으로써 비트라인과 커패시터간에 브릿지가 형성될 수 있는 문제점을 나타낸다.
본 발명은 상기 문제점을 해결하기 위한 것으로써, 비트라인 절연막 증착후, 먼저 산화막용 슬러리를 사용하여 비트라인이 드러날 때까지 화학적 기계적 연마한 다음, 남아 있는 국부 손실지역은 산화막에 대한 연마선택비가 매우 높은 즉, 폴리실리콘에 비해 연마속도가 1/50 정도로 느린 폴리실리콘 슬러리를 사용하여 연마함으로써 마스크산화막의 손실을 억제하면서 폴리실리콘 플러그의 분리가 가능하도록 하여 후속 공정에서 발생하는 손실로 인한 소자 페일을 방지하는 방법을 제공하는데 목적이 있다.
도1 내지 도4는 종래기술에 의한 폴리실리콘 플러그 형성방법을 나타낸 공정순서도.
도5 내지 도9는 본 발명에 의한 폴리실리콘 플러그 형성방법을 나타낸 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 워드라인 절연막 2 : 플러그용 금속막
3 : 확산방지 금속막 4 : 금속배선막
5 : 버퍼막 6 : 마스크산화막
7 : 플러그용 폴리실리콘 10 :라인형 마스크
13 : 비트라인 절연막 16 : 마스크산화막 잔류형상
상기 목적을 달성하기 위한 본 발명은, 반도체소자의 폴리실리콘 플러그 형성방법에 있어서, 반도체기판상에 형성된 워드라인 절연막과 비트라인 콘택 플러그 금속막의 상부에 확산방지 금속막과, 비트라인 배선 금속막, 버퍼층, 마스크산화막, 하드마스크용 폴리실리콘층을 차례로 형성하는 단계와; 소정의 비트라인 마스크를 이용하여 상기 하드마스크용 폴리실리콘층, 마스크산화막, 버퍼층, 비트라인배선 금속막 및 확산방지 금속막을 선택적으로 식각하여 비트라인을 패터닝하는 단계; 상기 비트라인 패턴 측면에 산화막 스페이서를 형성하는 단계; 기판 전면에 플러그용 폴리실리콘을 증착하는 단계; 라인형 마스크를 이용하여 상기 플러그용 폴리실리콘층을 선택적으로 식각하는 단계; 기판 전면에 비트라인 절연막을 증착하는 단계; 산화막용 슬러리를 이용하여 상기 마스크산화막이 드러날 때까지 화학적 기계적 연마를 행하는 단계; 및 산화막에 대한 연마속도가 느린 폴리실리콘 슬러리를 이용하여 상기 마스크산화막을 연마하는 단계를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5내지 도9는 본 발명에 의한 폴리실리콘 플러그 형성방법을 나타낸 것이다.
먼저, 도5를 참조하면, 워드라인 절연막(1)과 비트라인 콘택 플러그 금속막(2)의 상부에 확산방지 금속막(3)으로서 Ti, TiN,TiSi2, WN, TaN, TiSiN 또는 TiAlN을 CVD 또는 스퍼터링방법으로 300-600℃에서 100-500Å 두께로 단독으로 또는 조합하여 증착하고, 비트라인 배선 금속막(4)으로 W 또는 Cu를 CVD 또는 스퍼터링방법으로 300-600℃에서 500-2000Å 두께로 증착한다. 이어서 버퍼층(5)으로서 SixNy, SiON 또는 Si이 풍부하게 함유된 질화막을 LP(Low Pressure) 또는 PE(Plasma enhanced)방법으로 400-800℃에서 300-800Å 두께로 증착하고, 이위에 마스크산화막(6)으로 PE-TEOS, PE-SiH4, LP-TEOS와 같은 USG 계열막을 300-800℃에서 1000-5000Å 두께로 증착하고, 하드마스크용 폴리실리콘으로서 도핑된 실리콘 또는 폴리실리콘을 400-1200℃에서 1000-3000Å 두께로 전면 증착한 후, 비트라인 마스크를 이용하여 비트라인을 패터닝하면 폴리실리콘은 모두 손실되는데 반해 마스크산화막(6)은 잔류하게 된다. 이후 스페이서용 산화막으로 TEOS, SiH4를 사용한 산화막을 LP방법으로 400-1000℃에서 300-600Å 두께로 증착한 다음, 전면식각하여 산화막 스페이서를 형성한다. 이어서 기판 전면에 플러그용 폴리실리콘(7)으로서 도핑된 실리콘 또는 폴리실리콘을 400-1200℃에서 1000-3009Å 두께로 증착한다.
다음에 도6을 참조하면, 라인형 마스크(10)를 이용하여 셀지역의 워드라인 절연막(1)이 드러날 때까지 CF4, SF6등의 불소계와 Cl2, CCl4등의 염소계 식각제를 이용하여 상기 플러그용 폴리실리콘층(7)을 선택적으로 식각하면 비트라인 마스크산화막(6)이 200Å 이하로 국부적으로 손실되는 현상이 발생한다.
이어서 도7을 참조하면, 비트라인 절연막(13)으로 BPSG, PSG, FSG, PE-TEOS,PE-SiH4, HDP USG, HDP PSG 또는 APL 산화막을 300-1000Å 두께로 증착하고, 선택적으로 300-1000℃에서 열처리한다.
다음에 도8에 나타낸 바와 같이 먼저, 50-300nm 크기의 실리카, 알루미나와 같은 연마제가 첨가된 pH8-11로 유지되는 산화막용 슬러리를 이용하여 16과 같이 비트라인 마스크산화막(6)이 드러날 때까지 화학적 기계적 연마를 한다.
이어서 도9에 나타낸 바와 같이 남아 있는 마스크산화막의 국부손실 지역은 산화막에 대한 연마속도가 거의 1/50 정도로 느린 실리콘, 알루미나와 같은 연마제가 첨가된 pH5-8로 유지되는 폴리실리콘 슬러리를 이용하여 연마하면 17과 같이 비트라인 배선보호 및 기생용량 감소 역할을 하는 마스크산화막(6)이 2000Å 이상 충분히 확보된다. 이로 인해 후속 폴리실리콘 플러그의 리세스 에치백, 배리어금속 CMP 및 커패시터 산화막 식각공정에서 마스크산화막의 손실이 발생한다 하더라도 안정된 소자 특성을 얻을 수 있게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 산화막에 대한 연마선택비가 약 50:1인 폴리실리콘 슬러리를 사용하여 산화막을 연마함으로써 마스크산화막의 손실을 억제할 수 있고, 후속 폴리실리콘 플러그의 리세스 에치백, 배리어금속 CMP 및 커패시터 산화막 식각공정에서 발생하는 하드마스크 손실로 인한 소자의 페일(fail)을 방지할 수 있으며, 이를 해결하기 위해 도입되는 마스크산화막의 증착두께 증가로 인한 소모재 사용량의 증가를 방지할 수 있다.

Claims (7)

  1. 반도체소자의 폴리실리콘 플러그 형성방법에 있어서,
    반도체기판상에 형성된 워드라인 절연막과 비트라인 콘택 플러그 금속막의 상부에 확산방지 금속막과, 비트라인 배선 금속막, 버퍼층, 마스크산화막, 하드마스크용 폴리실리콘층을 차례로 형성하는 단계와;
    소정의 비트라인 마스크를 이용하여 상기 하드마스크용 폴리실리콘층, 마스크산화막, 버퍼층, 비트라인배선 금속막 및 확산방지 금속막을 선택적으로 식각하여 비트라인을 패터닝하는 단계;
    상기 비트라인 패턴 측면에 산화막 스페이서를 형성하는 단계;
    기판 전면에 플러그용 폴리실리콘을 증착하는 단계;
    라인형 마스크를 이용하여 상기 플러그용 폴리실리콘층을 선택적으로 식각하는 단계;
    기판 전면에 비트라인 절연막을 증착하는 단계;
    산화막용 슬러리를 이용하여 상기 마스크산화막이 드러날 때까지 화학적 기계적 연마를 행하는 단계; 및
    산화막에 대한 연마속도가 느린 폴리실리콘 슬러리를 이용하여 상기 마스크산화막을 연마하여 상기 폴리실리콘 플러그를 분리시키는 단계
    를 포함하여 구성되는 반도체소자의 폴리실리콘 플러그 형성방법.
  2. 제1항에 있어서,
    상기 플러그용 폴리실리콘을 400-1200℃에서 1000-3009Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
  3. 제1항에 있어서,
    상기 플러그용 폴리실리콘층을 선택적으로 식각하는 단계에서 상기 마스크산화막이 200Å 이하로 국부적으로 손실되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
  4. 제1항에 있어서,
    상기 비트라인 절연막은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP USG, HDP PSG 또는 APL 산화막을 300-1000Å 두께로 증착하고, 선택적으로 300-1000℃에서 열처리하는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
  5. 제1항에 있어서,
    상기 산화막용 슬러리로는 50-300nm 크기의 실리카, 알루미나와 같은 연마제가 첨가된 pH8-11로 유지되는 슬러리를 이용하는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
  6. 제1항에 있어서,
    상기 폴리실리콘 슬러리로는 50-300nm 크기의 실리카, 알루미나 연마제가 첨가된 pH5-8로 유지되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
  7. 제1항에 있어서,
    상기 산화막에 대한 연마속도가 느린 폴리실리콘 슬러리를 이용하여 상기 마스크산화막을 연마하는 단계에서 상기 플러그용 폴리실리콘층을 선택적으로 식각하는 단계에서 발생하는 상기 마스크산화막의 국부적인 손실부분이 제거되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
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