KR20010106719A - 반도체 소자의 플러그 형성 방법 - Google Patents
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Abstract
본 발명은 비트라인 마스크 공정 마진을 향상시키면서 소자의 오류를 방지하는데 적합한 플러그 형성 방법에 관한 것으로, 반도체 기판 상에 제 1 층간절연막을 형성하고 상기 제 1 층간절연막을 선택적으로 패터닝하여 비트라인 콘택을 형성하는 제 1 단계; 상기 제1단계의 결과물 상에 상기 비트라인 콘택에 접속되는 비트라인 배선을 형성하는 제 2 단계; 상기 비트라인 배선 상에 마스크산화막과 연마정지막을 차례로 형성하는 제 3 단계; 상기 연마정지막, 마스크산화막 및 비트라인 배선을 패터닝하여 비트라인을 형성하는 제 4 단계; 상기 제 4 단계의 결과물 상에 플러그용 도전층을 형성하고 상기 제1층간절연막이 드러날때까지 상기 도전층을 부분 식각하여 플러그를 형성하는 제 5 단계; 상기 제 5 단계의 결과물 전면에 상기 비트라인보다 높게 제 2 층간절연막을 형성하는 제 6 단계; 및 산화막용 슬러리를 이용하여 상기 제 2 층간절연막과 플러그를 화학적기계적연마하여 상기 플러그를 분리시키는 제 7 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 하부반사방지막을 이용한 반도체 소자의 플러그 형성 방법에 관한 것이다.
일반적으로, 폴리실리콘플러그를 형성하는 방법에 있어 제2 폴리실리콘 플러그(Poly-2) 형성 방법은 비트라인 배선을 형성하고 절연막을 증착한 다음, 이를 화학적기계적연마(Chemical Mechanical Polishing; CMP)하여 평탄화한 다음, 제3 폴리실리콘플러그 콘택 마스크 및 식각하고 제2 폴리실리콘플러그를 증착한 다음, 이를 전면식각하거나 또는 화학적기계적 연마하여 콘택 플러그를 형성하였는데, 이러한 공정은 콘택 마스크 및 식각시 비트라인 마스크 질화막 또는 산화막의 손실로 인한 비트라인 배선과 제2 폴리실리콘플러그간 누설전류 증가 및 미스얼라인(Mis-align)으로 인한 제1 폴리실리콘플러그와의 접촉 면적 감소 문제로 소자 특성이 크게 악화된다.
상기와 같은 소자 특성 악화 문제를 해결하기 위해 다른 방법이 제안되었다
도1a 내지 도 1d는 종래기술에 따른 폴리실리콘플러그 형성 방법을 나타낸 도면이다.
도 1a에 도시된 바와 같이, 먼저 불순물접합층, 워드라인 등을 포함하는 트랜지스터(도시 생략) 형성 공정이 완료된 반도체 기판(11) 상에 제 1 층간절연막 (12)을 형성한 다음, 상기 제 1 층간절연막(12)을 선택적으로 패터닝하여 다수개의 플러그용 콘택홀을 형성한다. 이어 상기 플러그용 콘택홀을 매립하도록 전면에 폴리실리콘을 증착한 다음, 상기 폴리실리콘을 에치백 또는 연마하여 평탄화된 다수개의 제 1 폴리실리콘 플러그(13)를 형성한다.
이어 상기 구조 전면에 확산방지용 금속막(14), 금속배선막(15)을 증착한 다음 상기 금속배선막(15) 및 확산방지용 금속막(14)을 선택적으로 패터닝하여 상기 제 1 폴리실리콘 플러그(13)와 접속되는 비트라인배선을 형성하고, 상기 비트라인배선 상부에 완충용 질화막(16) 및 하드마스크용 산화막(17)을 증착한 다음, 상기 하드마스크용 산화막(17) 및 완충용 질화막(16)을 선택적으로 패터닝하고 상기 패터닝된 마스크용 산화막(17)을 포함한 구조 전면에 산화막을 증착하고 에치백하여 상기 비트라인 배선, 완충용 질화막(16) 및 하드마스크용 산화막(17)의 측면에 접하는 산화막스페이서(18)를 형성하여 비트라인구조를 형성한다. 이 때, 상기 비트라인 구조는 상기 확산방지용 금속막(14), 금속배선막(15), 완충용 질화막(16) 및 하드마스크용 산화막(17)을 동시에 패터닝하여 형성할 수도 있다.
이어 상기 비트라인구조 전면에 제 2 플러그용 폴리실리콘(19)을 증착한다.
도 1b에 도시된 바와 같이, 상기 제 2 플러그용 폴리실리콘(19) 상부에 마스크 물질 예를 들면, 포토레지스트를 증착한 다음, 상기 포토레지스트를 패터닝하여 라인형 마스크(20)를 형성하고, 상기 라인형 마스크(20)를 이용하여 상기 제2플러그용 폴리실리콘(19)을 식각하여 제 2 폴리실리콘 플러그(19')을 형성한다. 이 때, 셀지역의 제 1 층간절연막(12)이 드러날 때까지 제 2 플러그용 폴리실리콘(19)를 식각하기 때문에 상기 하드마스크용 산화막(17)이 약 500Å정도 국부적으로 손실 된다('A').
도 1c에 도시된 바와 같이, 라인형 마스크(20)를 제거하고, 구조 전면에 상기 제 2 폴리실리콘 플러그(19')의 국부단차를 제거하기 위해 제 2 층간절연막(21)을 상기 비트라인구조보다 500∼3000Å두껍게 높게 증착한 다음, 일반적인 산화막용 슬러리를 이용하여 하드마스크용 산화막의 국부손실이 모두 제거될때까지 상기 제 2 층간절연막(21) 및 제 2 폴리실리콘 플러그(19')를 화학적기계적연마한다. 이 때, 상기 반도체 기판(11)이나 하드마스크용 산화막(17)의 두께 분포가 매우 불균일하면서도 과도하게 손실되는데, 상기 하드마스크용 산화막(17)은 주변회로지역에서 연마균일도 악화로 인해 1000Å이하로 남게되고, 셀지역에서 1500Å이하의 두께로 잔류하게 된다.
이와 같이, 반도체 기판(11)의 중심부(셀영역)와 가장자리 부분(주변회로영역)에서 하드마스크용 산화막(17)이 불균일한 두께(800∼1500Å)로 잔류하기 때문에(17a,17b), 후속 제 2 폴리실리콘 플러그(19')의 리세스 에치백공정, 배리어메탈 연마 공정 그리고 캐패시터 산화막 에치 공정에서 연속적으로 하드마스크용 산화막(17)의 손실이 발생되어 비트라인 배선과 캐패시터간 브리지가 형성되거나 또는 누설전류가 크게 증가하여 소자의 동작 오류를 유도한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 하드마스크 산화막이 불균일하면서도 과도하게 손실되는 것을 방지하여 비트라인 마스크의 공정 마진을 향상시키면서 하드마스크용 산화막의 손실로 인한 소자의 동작 오류를 방지하는데 적합한 반도체 소자의 플러그 형성 방법을 제공함에 그 목적이있다.
도 1a 내지 도 1d는 종래기술에 따른 플러그 형성 방법을 나타낸 도면,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플러그 형성 방법을 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제 1 층간절연막
33 : 제 1 폴리실리콘플러그 34 : 확산방지용 금속막
35 : 금속배선막 36 : 배선보호막
37 : 연마정지용 질화막 38 : 스페이서
39' : 제 2 폴리실리콘 플러그 40 : 라인형 마스크
41 : 제 2 층간절연막
상기의 목적을 달성하기 위한 본 발명은 반도체 기판 상에 제 1 층간절연막을 형성하고 상기 제 1 층간절연막을 선택적으로 패터닝하여 비트라인 콘택을 형성하는 제 1 단계; 상기 제1단계의 결과물 상에 상기 비트라인 콘택에 접속되는 비트라인 배선을 형성하는 제 2 단계; 상기 비트라인 배선 상에 마스크산화막과 연마정지막을 차례로 형성하는 제 3 단계; 상기 연마정지막, 마스크산화막 및 비트라인 배선을 패터닝하여 비트라인을 형성하는 제 4 단계; 상기 제 4 단계의 결과물 상에 플러그용 도전층을 형성하고 상기 제1층간절연막이 드러날때까지 상기 도전층을 부분 식각하여 플러그를 형성하는 제 5 단계; 상기 제 5 단계의 결과물 전면에 상기 비트라인보다 높게 제 2 층간절연막을 형성하는 제 6 단계; 및 산화막용 슬러리를 이용하여 상기 제 2 층간절연막과 플러그를 화학적기계적연마하여 상기 플러그를 분리시키는 제 7 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 플러그 형성 방법을 나타낸 도면이다.
도 2a에 도시된 바와 같이, 먼저 불순물접합층, 워드라인 등을 포함하는 트랜지스터(도시 생략) 형성 공정이 완료된 반도체 기판(31) 상에 제 1 층간절연막 (32)을 형성한 다음, 상기 제 1 층간절연막(32)을 선택적으로 패터닝하여 다수개의 비트라인 콘택플러그용 콘택홀을 형성한다. 이어 상기 콘택플러그용 콘택홀을 매립하도록 전면에 폴리실리콘을 증착한 다음, 상기 폴리실리콘을 에치백 또는 연마하여 평탄화된 다수개의 제 1 폴리실리콘 플러그(33)를 형성한다.
이어 상기 구조 전면에 확산방지금속막(34)으로서, Ti, TiN, TiSi2, WN, TaN, TiSiN 또는 TiAlN 중 어느 하나를 화학기상증착법(Chemical Vapor Depositio n; CVD) 또는 스퍼터링법(Sputtering)을 이용하여 300∼600℃에서 100∼500Å두께로 단독으로 또는 이들을 조합하여 증착한다.
이어 상기 확산방지금속막(34) 상에 비트라인 배선금속막(35)으로 텅스텐(W) 또는 구리(Cu) 중 어느 하나를 화학기상증착법(CVD) 또는 스퍼터링법을 이용하여 300∼600℃에서 500∼2000Å두께로 증착한다.
이어 상기 비트라인 배선금속막(35) 상에 마스크 산화막(36)으로 PE-TEOS, PE-SiH4, LP-TEOS와 같은 USG막을 300∼800℃에서 1000∼4000Å두께로 증착한 다음, 상기 마스크 산화막(36) 상에 하부반사방지막(Bottom Anti Reflection Coating layer; BARC)(37)으로서 SixNy, SiON 또는 Si-rich Nitride 중 어느 하나를 저압(LP) 또는 플라즈마(PE) 방법으로 400∼800℃에서 500∼1000Å두께로 증착한다.
이어 상기 하부반사방지막(37) 상에 하드마스크용 폴리실리콘(도시 생략)으로서, 도핑실리콘 또는 폴리실리콘을 400∼1200℃에서 1000∼3000Å두께로 전면 증착한 다음, 비트라인 마스크를 이용하여 비트라인을 패터닝하면 하드마스크용 폴리실리콘은 모두 손실되는데 반해 하부반사방지막(37)은 잔류하게 되며, 이후 스페이서용 산화막으로 TEOS 또는 SiH4계 산화막 중 어느 하나를 저압으로 400∼1000℃에서 300∼600Å두께로 증착한 다음, 전면 에치하여 산화막 스페이서(38)를 형성한다.
도 2b에 도시된 바와 같이, 상기 구조 전면에 제 2 플러그용 폴리실리콘(39)으로서 도핑실리콘 또는 폴리실리콘 중 어느 하나를 400∼1200℃에서 1000∼3000Å두께로 전면 증착한 다음, 주변회로영역 및 셀영역의 제 2 플러그용 폴리실리콘 (39)을 라인형 마스크(40)와 CF4,SF6등의 불소계 가스 및 Cl2,CCl4등의 염소계 식각제를 이용하여 선택적으로 식각하여 제 2 폴리실리콘 플러그(39')를 형성한다.
이 때, 상기 하부반사방지막(37)은 200Å두께 이하로 손실이 발생된다('B').
도 2c에 도시된 바와 같이, 상기 구조 전면에 제 2 층간절연막(41)으로 BPSG, FSG, PE-TEOS, PE-SiH4, HDP USG, HDP PSG 또는 APL(Advanced Planarization Layer) 산화물 중 어느 하나를 3000∼10000Å두께로 증착하고, 선택적으로 300∼1000℃에서 열처리한다.
도 2d에 도시된 바와 같이, 50∼300nm크기의 실리카, 알루미나와 같은 연마제가 첨가된 pH 8∼11로 유지되는 산화막용 슬러리를 이용하여 화학적기계적연마하여 제 2 폴리실리콘 플러그(39')를 분리한다. 이 때, 연마정지막 역할을 하는 하부반사방지막(37)은 모두 제거되는 반면, 비트라인 배선 보호 및 기생 용량 감소 역할을 하는 마스크 산화막(36)은 2000Å이상으로 충분히 확보할 수 있게 되며, 후속 제 2 폴리실리콘 플러그(39')의 에치백 공정, 배리어메탈의 화학적기계적연마 그리고 캐패시터 산화막 에치 공정에서 마스크 산화막의 손실이 발생한다 하여도 안정된 소자 특성을 얻을 수 있다. 또한 연자정지용 하부반사방지막(37)은 웨이퍼 중심부 및 가장자리 모두 안정된 두께를 확보할 수 있어 웨이퍼내 연마 균일도를 종래기술에 비해 60%이상 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 하부반사방지막용 질화막을 적용하므로써 비트라인 절연막 연마 공정에서 발생하는 마스크 산화막의 손실을 근본적으로 억제할 수 있어 후속 공정에서 발생하는 손실로 인한 소자의 오류를 방지할 수 있으며, 마스크산화막의 증착 두께 증가로 인한 소모재 사용량 증가를 방지할 수 있다.
Claims (9)
- 반도체 소자의 제조 방법에 있어서,반도체 기판 상에 제 1 층간절연막을 형성하고 상기 제 1 층간절연막을 선택적으로 패터닝하여 비트라인 콘택을 형성하는 제 1 단계;상기 제1단계의 결과물 상에 상기 비트라인 콘택에 접속되는 비트라인 배선을 형성하는 제 2 단계;상기 비트라인 배선 상에 마스크산화막과 연마정지막을 차례로 형성하는 제 3 단계;상기 연마정지막, 마스크산화막 및 비트라인 배선을 패터닝하여 비트라인을 형성하는 제 4 단계;상기 제 4 단계의 결과물 상에 플러그용 도전층을 형성하고 상기 제1층간절연막이 드러날때까지 상기 도전층을 부분 식각하여 플러그를 형성하는 제 5 단계;상기 제 5 단계의 결과물 전면에 상기 비트라인보다 높게 제 2 층간절연막을 형성하는 제 6 단계; 및산화막용 슬러리를 이용하여 상기 제 2 층간절연막과 플러그를 화학적기계적연마하여 상기 플러그를 분리시키는 제 7 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 플러그 형성 방법.
- 제 1 항에 있어서,상기 비트라인 배선은 확산방지금속막과 배선용금속막의 적층막인 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
- 제 2 항에 있어서,상기 확산방지금속막은 Ti, TiN, TiSi2, WN, TaN, TiSiN 또는 TiAlN 중 어느 하나를 화학기상증착법 또는 스퍼터링법을 이용하여 300∼600℃에서 100∼500Å두께로 단독으로 또는 이들을 조합하여 형성되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
- 제 2 항에 있어서,상기 배선금속막은 텅스텐 또는 구리 중 어느 하나를 화학기상증착법 또는 스퍼터링법을 이용하여 300∼600℃에서 500∼2000Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
- 제 1 항에 있어서,상기 마스크 산화막은 PE-TEOS, PE-SiH4, LP-TEOS와 같은 USG막을 300∼800℃에서 1000∼4000Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
- 제 1 항에 있어서,상기 연마정지막은 SixNy, SiON 또는 Si-rich Nitride 중 어느 하나를 저압 또는 플라즈마 방법으로 400∼800℃에서 500∼1000Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
- 제 1 항에 있어서,상기 제 3 단계에서,상기 연마정지막 상에 하드마스크로서 도핑실리콘 또는 폴리실리콘을 400∼1200℃에서 1000∼3000Å두께로 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
- 제 1 항에 있어서,상기 제2 층간절연막은 BPSG, FSG, PE-TEOS, PE-SiH4, HDP USG, HDP PSG 또는 APL 산화물 중 어느 하나를 이용하며, 3000∼10000Å두께로 형성되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
- 제 1 항에 있어서,상기 제 7 단계에서,상기 산화막용 슬러리는 50∼300nm크기의 실리카, 알루미나와 같은 연마제가 첨가된 pH 8∼11로 유지되는 슬러리를 이용하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
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2000
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