KR20020002530A - 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 캐패시터산화막의 손실을 방지하여 캐패시터 용량을 확보하는데 적합한 캐패시터의 제조 방법에 관한 것으로, 소정공정이 완료된 반도체기판상에 식각방지용 질화막, 캐패시터산화막을 순차적으로 형성하는 제 1 단계; 상기 캐패시터산화막상에 하드마스크, 반사방지막을 순차적으로 형성하는 제 2 단계; 상기 반사방지막과 하드마스크를 식각마스크로 하여 상기 캐패시터산화막을 선택적으로 식각하는 제 3 단계; 상기 제 3 단계후 잔류하는 하드마스크를 이용하여 상기 식각방지용 질화막을 식각하는 제 4 단계; 상기 제 4 단계의 결과물상에 하부전극용 도전층을 형성한 후 후속 화학적기계적연마시 상기 하부전극용 도전층의 변형을 방지하기 위한 감광막을 도포하는 제 5 단계; 및 상기 제 5 단계의 하부전극용 도전층을 화학적기계적연마하여 하부전극을 형성하되, 상기 화학적기계적연마의 부식현상을 이용하여 상기 제 4 단계후 잔류하는 하드마스크를 식각하는 제 6 단계를 포함하여 이루어진다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 폴리실리콘 하드마스크를 이용한 캐패시터의 제조 방법에 관한 것이다.
일반적인 캐패시터의 제조 방법은 폴리실리콘플러그를 형성하고 확산방지막용 질화막과 캐패시터산화막을 증착한 다음, 캐패시터 마스크/식각 공정을 진행하여 적층 또는 실린더형태의 캐패시터를 형성한다. 그러나, 이러한 방법은 소자의 집적도가 증가함에 따라 CD(Critical Dimension) 감소, 감광막 두께 감소, 이에 따른 식각깊이의 한계로 인해 소자가 요구하는 정도의 전하용량을 확보할 수 없다.
그리고, 폴리실리콘 하부전극대신 금속막 하부전극이 도입되었는데, 이는 캐패시터 플러그물질을 금속막으로 전화시키게 되었다.
상기와 같은 불충분한 전하용량 문제를 해결하기 위한 방법들이 최근에 제안되고 있다.
도 1a 내지 도 1d는 종래기술에 따른 캐패시터의 제조 방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 워드라인(도시 생략), 비트라인(도시 생략), 불순물접합층(12)을 포함한 소정공정이 완료된 반도체기판(11)상에 비트라인절연막 (13)을 형성한 후, 상기 비트라인절연막(13)을 선택적으로 패터닝하여 상기 불순물접합층이 노출되는 플러그용 콘택홀을 형성한다.
이어 상기 콘택홀에 폴리실리콘을 증착한 다음, 리세스에치백공정을 실시하여 상기 콘택홀에 소정깊이만큼 매립시켜 캐패시터 콘택플러그(14)를 형성하고, 상기 콘택플러그(14)상에 티타늄/티타늄나이트라이드 또는 티타늄실리사이드/티타늄나이트라이드의 적층구조로 이루어진 확산방지막(15)을 형성한다.
이어 상기 확산방지막(15)상에 후속 캐패시터산화막 식각시 하부의 콘택플러그(14)의 손실방지를 위하여 식각방지용 질화막(16)을 형성한 후, 캐패시터 산화막의 식각 공정시 과도손실방지막으로서, 상기 캐패시터산화막과 동일한 산화막계열이지만 식각속도가 느린 USG막(17)을 증착한다.
이어 상기 USG막(17)상에 캐패시터 산화막(Capacitor oxide)으로서 상대적으로 식각속도가 빠르면서 저온에서 증착되는 PSG막(18)을 증착한 다음, 산화막에 대한 식각선택비가 큰 폴리실리콘(19)을 하드마스크(Hardmask)로 증착한다.
이어 CD(Critical Dimension)마진을 향상시키기 위해 상기 폴리실리콘(19)상에 반사방지막(20)으로서 옥시나이트라이드(Oxynitride) 또는 실리콘부화질화막 (Si-rich nitride)을 증착한다.
도 1b에 도시된 바와 같이, 상기 반사방지막(20)과 하드마스크용 폴리실리콘 (19)을 이용하여 캐패시터의 하부전극을 위한 마스크 및 식각공정을 진행하여 상기 PSG막(18)과 USG막(17)을 식각하면, 상기 반사방지막(20)은 모두 손실되며, 하드마스크용 폴리실리콘(19)도 약 30%정도의 손실이 발생하고, 상기 식각방지용 질화막 (16)은 잔류한다.
도 1c에 도시된 바와 같이, 잔류한 하드마스크용 폴리실리콘(19a)를 제거하기 위해 건식식각을 실시하면, 잔류 폴리실리콘(19a) 하부의 캐패시터 산화막인 PSG막(18)에 비해 상부와 측벽이 일부 손실된 PSG막(18a)이 발생하게 되고, 다음으로 캐패시터 콘택플러그(12)와 하부전극만을 연결시키기 위해 식각방지용질화막(16)을 식각하면, 일부 손실된 PSG막(18a)의 상부와 측벽의 손실이 더욱 크게 증가하여 캐패시터 산화막의 높이가 초기값의 2/3로 감소하게 된다.
도 1d에 도시된 바와 같이, 이와 같은 캐패시터 높이의 감소는 이후 하부전극(21)/절연체(22)/상부전극(23)으로 이루어진 캐패시터의 전하용량을 소자가 요구하는 값의 2/3로 감소시켜 소자 특성을 나쁘게 한다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 캐패시터산화막의 손실을 방지하여 충분한 캐패시터 용량을 확보하는데 적합한 캐패시터의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 캐패시터의 제조 공정 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 캐패시터의 제조 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 불순물접합층
33 : 비트라인절연막 34 : 캐패시터 콘택플러그
35a,35b : 확산방지막 36 : 식각방지용 질화막
37 : USG막 38 : PSG막
39 : 하드마스크층 40 : 반사방지막
41 : 하부전극 42 : 유전층
43 : 상부전극
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 소정공정이 완료된 반도체기판상에 식각방지용 질화막, 캐패시터산화막을 순차적으로 형성하는 제 1 단계; 상기 캐패시터산화막상에 하드마스크, 반사방지막을 순차적으로 형성하는 제 2 단계; 상기 반사방지막과 하드마스크를 식각마스크로 하여 상기 캐패시터산화막을 선택적으로 식각하는 제 3 단계; 상기 제 3 단계후 잔류하는 하드마스크를 이용하여 상기 식각방지용 질화막을 식각하는 제 4 단계; 상기 제 4 단계의 결과물상에 하부전극용 도전층을 형성한 후 후속 화학적기계적연마시 상기 하부전극용 도전층의 변형을 방지하기 위한 감광막을 도포하는 제 5 단계; 및 상기 제 5 단계의 하부전극용 도전층을 화학적기계적연마하여 하부전극을 형성하되, 상기 화학적기계적연마의 부식현상을 이용하여 상기 제 4 단계후 잔류하는 하드마스크를 식각하는 제 6 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 공정 단면도이다.
도 2a에 도시된 바와 같이, 불순물접합층(32)을 포함한 소정공정이 완료된 반도체기판(31)상에 비트라인절연막(33)을 형성한 후, 상기 비트라인절연막(33)을 선택적으로 패터닝하여 상기 불순물접합층(32)이 노출되는 플러그용 콘택홀을 형성한다.
이어 상기 콘택홀에 폴리실리콘을 증착한 다음, 리세스에치백공정을 실시하여 상기 콘택홀에 소정깊이만큼 매립시켜 캐패시터 콘택플러그(34)를 형성하고, 상기 콘택플러그(34)상에 티타늄(35a)/티타늄나이트라이드(35b) 또는 티타늄실리사이드/티타늄나이트라이드의 적층구조로 이루어진 확산방지막을 형성한다.
이어 상기 확산방지막상에 후속 캐패시터산화막 식각시 하부의 캐패시터콘택플러그(34)의 손실방지를 위하여 식각방지용 질화막(36)으로서 SixNy(x:y=1:1∼5:1)를 저압증착법 또는 플라즈마증착법을 이용하여 400℃∼800℃에서 300Å∼1000Å두께로 증착한 다음, 상기 식각방지용 질화막(36)상에 캐패시터산화막의 딥아웃방지막인 USG막(37)을 증착하는데, 상기 USG막(37)으로는 고밀도플라즈마산화막(High Density Plasma-Oxide), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), PE-SiH4, LP(Low Pressure)-TEOS, APL 산화막 (Advanced Planarization Layer) 중 어느 하나의 USG막을 300℃∼600℃에서 1000Å∼5000Å두께로 증착한다.
이어 상기 USG막(37)상에 캐패시터산화막으로서 PSG막(38)을 300℃∼600℃에서 5000Å∼15000Å두께로 증착한 다음, 상기 PSG막(38)상에 하드마스크층(39)으로서 도핑실리콘, 비결정실리콘 또는 폴리실리콘 중 어느 하나를 400℃∼1200℃에서 1000Å∼5000Å두께로 증착한다.
이어 후속 캐패시터산화막의 CD마진을 향상시키기 위해 반사방지막(40)으로서 옥시나이트라이드(Oxynitride) 또는 실리콘부화질화막(Si-rich nitride) 중 어느 하나를 플라즈마방법으로 300℃∼600℃에서 300Å∼1000Å두께로 증착한다.
도 2b에 도시된 바와 같이, 실린더형(Cylinder), 오목형(Concave) 또는 적층형(Stack)의 캐패시터전극을 형성하기 위해 상기 반사방지막(40)과 하드마스크층 (39)을 선택적으로 패터닝하고, 상기 패터닝된 반사방지막(40)과 하드마스크층 (39a)를 이용하여 상기 PSG막(38)과 USG막(37)을 선택적으로 식각한다. 이 때, 상기 반사방지막(40)은 모두 제거되고, 초기 증착된 하드마스크층(39)에 비해 초기 증착두께의 2/3정도의 두께로 잔류하는 하드마스크층(39a)을 형성하며, 캐패시터콘택플러그(34)상의 식각방지용 질화막(36)은 잔류한다.
도 2c에 도시된 바와 같이, 일부 잔류한 하드마스크층(39a)을 이용하여 상기식각방지용 질화막(36)을 식각할 때, 상기 잔류 하드마스크층(39a)인 폴리실리콘은 초기 증착두께의 1/3 두께만큼 잔류하기 때문에(39b), 하부의 PSG막(38)과 USG막 (37)은 손실없이 잔류한다. 이 때, 상기 식각방지용 질화막(36)의 식각시, 플라즈마방식으로 챔버내 압력을 10mTorr∼50mTorr로 유지하고 산화막에 비해 식각속도가 빠른 C2F6, CH3F, CO의 유량을 각각 1∼10sccm, 5∼40sccm, 1∼10sccm으로 조절하면서 챔버내 상측전극과 하측전극의 온도를 10℃∼80℃로 유지하여 건식식각한다.
도 2d에 도시된 바와 같이, 하부전극(41)으로서 텅스텐, 루테늄 또는 이리듐 중 어느 하나의 금속막을 화학적기상증착법(Chemical Vapor Deposition; CVD) 또는 스퍼터링법으로 300℃∼1000℃에서 200Å∼800Å두께로 증착한다.
이어 후속 화학적기계적연마공정에서 상기 하부전극(41)의 변형이 가해지는 것을 억제하기 위하여 감광막(도시 생략)을 0.3∼3㎛두께로 도포하고 50∼300nm크기의 실리카(Silica), 알루미나(Alumina) 또는 세리아(Ceria) 중 어느 하나의 연마제가 첨가된 pH2∼6으로 유지되는 슬러리(Slurry)를 이용하여 상기 하부전극(41)과 하드마스크(39b)의 화학적기계적연마공정을 실시하여 하부전극패턴을 형성한다. 이 때, 상기 화학적기계적연마공정의 부식(Erosion)현상을 이용하여 잔류하는 하드마스크층(39b)인 폴리실리콘을 제거하므로써 하부의 캐패시터산화막인 PSG막(38)과 USG막(37)의 손실을 방지한다.
도 2e에 도시된 바와 같이, 상기 캐패시터산화막인 PSG막(38)을 습식딥아웃하여 제거하여 하부의 USG막(37)을 노출시키고, 상기 구조 전면에 유전층(42) 및 상부전극(43)을 증착한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 캐패시터 제조 방법은 캐패시터산화막식각시 식각배리어로 사용하는 폴리실리콘을 건식식각공정으로 제거하지 않고 연속하여 하부전극을 형성한후, 화학적기계적연마공정을 실시하여 하부전극과 폴리실리콘을 동시에 제거하므로써 캐패시터산화막의 손실을 방지하여 충분한 캐패시터 용량을 확보할 수 있는 효과가 있다.
Claims (14)
- 반도체소자의 제조 방법에 있어서,소정공정이 완료된 반도체기판상에 식각방지용 질화막, 캐패시터산화막을 순차적으로 형성하는 제 1 단계;상기 캐패시터산화막상에 하드마스크, 반사방지막을 순차적으로 형성하는 제 2 단계;상기 반사방지막과 하드마스크를 식각마스크로 하여 상기 캐패시터산화막을 선택적으로 식각하는 제 3 단계;상기 제 3 단계후 잔류하는 하드마스크를 이용하여 상기 식각방지용 질화막을 식각하는 제 4 단계;상기 제 4 단계의 결과물상에 하부전극용 도전층을 형성한 후 후속 화학적기계적연마시 상기 하부전극용 도전층의 변형을 방지하기 위한 감광막을 도포하는 제 5 단계; 및상기 제 5 단계의 하부전극용 도전층을 화학적기계적연마하여 하부전극을 형성하되, 상기 화학적기계적연마의 부식현상을 이용하여 상기 제 4 단계후 잔류하는 하드마스크를 식각하는 제 6 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 단계는,상기 반도체기판상에 불순물접합층을 형성한 후, 상기 불순물접합층과 전기적으로 접속되는 금속콘택플러그를 형성하는 단계;상기 금속콘택플러그 형성후, 후속 캐패시터산화막의 식각시 상기 금속콘택플러그의 손실을 방지하기 위한 식각방지용 질화막을 형성하는 단계;상기 식각방지용 질화막상에 후속 캐패시터산화막의 습식제거방지막인 USG막을 형성하는 단계; 및상기 USG막상에 상기 캐패시터산화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 2 항에 있어서,상기 금속콘택플러그는 폴리실리콘과 확산방지막의 적층구조로 이루어지며, 상기 확산방지막은 티타늄/티타늄나이트라이드의 적층막 또는 티타늄/티타늄실리사이드의 적층막으로 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 식각방지용 질화막은 SixNy(x:y=1:1∼5:1)을 이용하되, 저압 또는 플라즈마방법으로 400℃∼800℃에서 300Å∼1000Å두께로 증착하는 것을 특지응로 하는 캐패시터의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 USG막은 고밀도플라즈마산화막, PE-TEOS, PE-SiH4, LP-TEOS, APL 산화막 중 어느 하나의 막을 이용하되, 300℃∼600℃에서 1000Å∼5000Å두께로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 캐패시터산화막은 PSG막을 이용하되, 300℃∼600℃에서 5000Å∼15000Å두께로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계에서,상기 하드마스크층은 도핑실리콘, 비결정실리콘 또는 폴리실리콘 중 어느 하나를 이용하되, 400℃∼1200℃에서 1000Å∼5000Å두께로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계에서,상기 반사방지막은 옥시나이트라이드 또는 실리콘부화질화막 중 어느 하나를 이용하되, 플라즈마방법으로 300℃∼600℃에서 300Å∼1000Å두께로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계후,상기 반사방지막은 모두 제거되고, 초기 증착된 하드마스크에 비해 초기 증착두께의 2/3정도의 두께로 잔류하는 하드마스크층이 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 4 단계는,플라즈마방식으로 챔버내 압력을 10mTorr∼50mTorr로 유지하고, 산화막에 비해 식각속도가 빠른 C2F6, CH3F, CO의 유량을 각각 1sccm∼10sccm, 5sccm∼40sccm, 1sccm∼10sccm으로 조절하면서, 챔버내 전극의 온도를 10℃∼80℃로 유지하여 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 5 단계에서,상기 하부전극용 도전층은 텅스텐, 루테늄 또는 이리듐 중 어느 하나의 금속막을 이용하되, 화학적기상증착법 또는 스퍼터링법으로 300℃∼1000℃에서 200Å∼800Å두께로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 5 단계에서,상기 감광막은 0.3㎛∼3㎛두께로 도포되는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 6 단계는,50nm∼300nm크기의 실리카, 알루미나 또는 세리아 중 어느 하나의 연마제가 첨가된 pH2∼6으로 유지되는 슬러리를 이용하여 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 6 단계후,상기 캐패시터산화막을 습식딥아웃으로 제거하여 하부전극을 노출시키는 단계; 및상기 노출된 하부전극상에 유전층 및 상부전극을 순차적으로 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
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| KR20040028243A (ko) * | 2002-09-30 | 2004-04-03 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100585001B1 (ko) * | 2000-06-30 | 2006-05-29 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
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