KR20050117108A - 반도체 소자의 콘택홀 형성 방법 - Google Patents

반도체 소자의 콘택홀 형성 방법 Download PDF

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KR20050117108A
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Abstract

본 발명은, 콘택 저면의 임계치수를 충분히 확보하여 콘택 저항을 감소시킬 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도막이 형성된 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각마스크로 상기 층간절연막을 식각하여 상기 도전패턴 사이에서 상기 식각정지막을 노출시키는 콘택홀을 형성하는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 콘택홀 저면에서 잔류하는 상기 층간절연막을 제거하기 위해 습식 식각하는 단계; 상기 콘택홀이 형성된 프로파일을 따라 콘택 스페이서를 형성하는 단계; 상기 콘택홀 저면에서 상기 콘택 스페이서와 상기 식각정지막을 제거하여 상기 전도막을 노출시키는 단계; 및 노출된 상기 전도막 표면을 세정하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법을 제공한다.

Description

반도체 소자의 콘택홀 형성 방법{METHOD FOR FABRICATION OF CONTACT HOLE IN SEMICOMDUCTOR DEVICE}
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 공정을 이용한 콘택홀 형성시 SAC 페일(Fail)을 방지하고, 콘택 저항을 감소시킬 수 있는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 패턴 사이즈는 점저 미세화되고 있으나, 패턴 형성 기술은 이에 대응하지 못하고 있는 실정이다. 일례로 100nm 이하의 디자인 룰(Design rule)이 적용되는 제품의 반도체 소자의 피치 사이즈는 감소되어도 소자가 요구하는 비트라인 및 스토리지노드의 콘택 저항은 같거나 더욱 낮은 값이 요구되고 있다. 피치 사이즈가 감소됨으로 인해 종횡비(Aspect ratio)가 증가되어 콘택 형성을 위한 SAC 식각 공정시 콘택 오픈이 어렵게 되었고, 이는 콘택 면적의 감소로 직결되는 상황에서 콘택 오픈 능력을 향상시키기 위해서는 게이트전극의 임계치수(Critical Dimension; 이하 CD라 함)를 감소시키거나 게이트전극의 프로파일을 따라 형성하는 질화막 계열의 식각정지막의 두께를 최소화해야 한다, 그러나, 식각정지막의 두께를 감소시킬 경우 셀 전류의 감소나 셀 문턱전압의 감소가 발생하기 때문에 셀 트랜지스터에 관련된 CD를 감소시키는 것이 어렵다.
따라서, 피치 사이즈의 감소에 기인되는 콘택 낫 오픈(Contact not open)과 콘택 저항을 개선할 수 있는 기술이 개발이 절실한 실정이다.
또한, 콘택 플러그 형성을 위한 전도막 증착 전 계면 산화막이나 이물질을 완전히 제거하기 위해서는 전세정 공정시 BOE(Buffered Oxide Etchant)나 HF를 이용한 세정 시간을 증가시켜야 하며, 세정 시간을 증가시킬 경우 층간절연막의 손실이 가속화되어 층간절연막의 CD가 감소하게 되어 플러그 간의 누설 전류를 발생시킨다.
도 1은 셀 콘택 형성을 위한 오픈 영역을 도시한 평면도이다.
도 1을 참조하면, 게이트전극 패턴(G1 ∼ G4)이 일정 간격으로 배치되어 있고, 콘택홀 형성을 위한 식각 공정에서 일부가 선택적으로 식각되고 게이트전극 패턴(G1 ∼ G4)과 교차하는 방향으로 I-타입으로 잔류하는 층간절연막(ILD)이 배치되어 있다.
이하, 종래기술에 따른 셀 콘택 플러그용 콘택홀 형성 공정을 살펴보는 바, 도 2a 내지 도 2e는 종래기술에 따른 셀 콘택 플러그용 콘택홀 형성 공정을 도시한 단면도이다.
도 2a 내지 도 2e는 도 1을 x-x' 및 y-y' 방향으로 절취한 것이 단면에 해당한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소 예컨대, 필드절연막과 웰(도시하지 않음) 등이 형성된 반도체 기판(200) 상에 게이트 하드마스크(202)/게이트 전도막(201)이 적층된 게이트전극 패턴(G2, G3)을 형성한다.
게이트 전도막(201)과 기판(200) 사이에 게이트 절연막이 존재하고, 이는 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하나, 여기서는 게이트 절연막을 생략하였다.
게이트 전도막(201)은 통상 폴리실리콘, W, WN, WSix 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(202)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(201)을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G2, G3) 사이의 기판(200)에 소스/드레인 접합 등의 불순물 확산영역(도시하지 않음)을 형성한다.
게이트전극 패턴(G2, G3)이 형성된 프로파일을 따라 스페이서(도시하지 않음)를 형성한 다음. 스페이서가 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 스페이서 및 게이트 전극 패턴(G2, G3) 등의 하부 구조의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(203)을 형성한다. 이 때, 하부의 프로파일을 따라 식각정지막(203)이 형성되도록 하는 것이 바람직하며, 식각정지막(203)으로는 질화막 계열의 물질막을 이용한다.
이어서, 식각정지막(203)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(204)을 형성한다.
층간절연막(204)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
한편, x-x' 방향의 절취 단면에서는 게이트전극 패턴(G2, G3)으로 인해 y-y' 방향의 절취 단면에 비해 층간절연막(204)의 증착 높이가 높다.
따라서, 이러한 층간절연막(204) 상부의 단차 제거 및 평탄화를 위해 도 2b에 도시된 바와 같이, 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 등의 공정읕 실시하여 층간절연막(204) 표면을 평탄화시킨다.
이어서, 층간절연막(204) 상에 셀콘택 플러그 형성을 위한 마스크 패턴(205)을 형성한다.
여기서, 마스크 패턴(205)은 통상의 포토레지스트 패턴일 수도 있고, 포토레지스트 패턴과 희생 하드마스크를 포함할 수도 있고, 희생 하드마스크 만을 지칭할 수도 있다.
즉, 이는 포토리소그라피 공정에서의 해상력의 한계로 인한 포토레지스트의 식각 내성을 확보하고 패턴 변형을 방지하기 위해 텅스텐, 폴리실리콘 또는 질화막 등의 희생 하드마스크를 사용할 수도 있음을 나타낸다.
한편, 포토레지스트 패턴 형성시 그 하부와의 사이에 반사방지막을 사용할 수 있다. 반사방지막은 패턴 형성을 위한 노광시 하부의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하부 구조와 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴과 하부 구조 사이에 사용한다.
이 때, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
포토레지스트 패턴 형성 공정을 보다 구체적으로 살펴 보면, 반사방지막 또는 희생 하드마스크용 물질막 등의 하부 구조 상에 F2 노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 셀 콘택 오픈 마스크인 포토레지스트 패턴을 형성한다. 여기서, 포토레지스트 패턴 및 마스크 패턴(205)은 I-타입(I-type)이다.
이어서, 도 2c에 도시된 바와 같이, 마스크 패턴(205)을 식각마스크로 층간절연막(204)을 식각하는 SAC 식각 공정을 실시하여 게이트전극 패턴 G2와 G3 사이에서 식각정지막(203)을 노출시키는 콘택홀(206)을 형성한다.
이 때, 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4 F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C 3HF5 또는 CHF3 등의 CaHbFc(a,b,c는 1 ∼ 10) 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
한편, 희생 하드마스크용 물질막을 사용하는 경우에는 먼저, 포토레지스트패턴을 식각마스크로 희생 하드마스크용 물질막을 식각하여 셀콘택 플러그 형성 영역을 정의하는 희생 하드마스크를 형성한 다음, 희생 하드마스크를 식각마스크로 층간절연막(204)을 식각하는 SAC 식각 공정을 실시한다.
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴을 제거하며, 유기 계열의 반사방지막을 사용하는 경우 포토레지스트 스트립 공정에서 제거된다. 희생 하드마스크의 경우 콘택 오픈 공정 후 제거하거나, 플러그 아이솔레이션시 제거할 수 있다.
이어서, 도 2d에 도시된 바와 같이, 콘택홀(206) 저면에서의 식각정지막(203)을 제거하여 기판(200, 구체적으로 기판(200)의 불순물 확산영역)을 노출시키는 콘택 오픈 공정을 실시한다.
이 때, 콘택 오픈 면적을 확보하기 위하여 BOE를 사용한다.
이어서, 도 2e에 도시된 바와 같이, 플러그 형성을 위한 전도막 증착 전 세정 공정을 실시하여 콘택홀(206) 저면의 계면 산화막(도시하지 않음)과 이물질을 제거한다.
한편, 식각정지막(203) 제거를 위해 습식 식각 공정을 20초 이상 실시하게 되는데, 이 때 층간절연막(204)은 과도 식각되고 식각정지막(203)의 일부는 제거되지 않아 도면부호 '207'과 같이 콘택홀(206) 저면에서 계단 모양의 프로파일을 갖게 된다.
도 3은 셀 콘택을 위한 식각 후 평면 SEM(Scanning Electron Microscopy) 사진이며, 도 4는 도 3을 게이트전극과 수평인 방향으로 절취한 단면 TEM(Transmission Electron Microscopy) 사진이다,
도 3에서 'a'는 콘택 면적을 대변할 수 있는 콘택홀 저면의 CD를 나타내며, 도 4에서 'b'는 플러그 형성용 전도막 증착전 세정 공정에서 층간절연막의 과도 식각으로 인해 콘택홀 저면의 CD가 넓어진 크기를 나타내며, 'c'는 전 세정 공정 후 나타난 최종 콘택 면적을 나타낸다. 여기서, 'a' 와 'c'는 동일한 콘택 저면의 CD를 나타낸다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 콘택 저면의 임계치수를 충분히 확보하여 콘택 저항을 감소시킬 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 전도막이 형성된 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각마스크로 상기 층간절연막을 식각하여 상기 도전패턴 사이에서 상기 식각정지막을 노출시키는 콘택홀을 형성하는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 콘택홀 저면에서 잔류하는 상기 층간절연막을 제거하기 위해 습식 식각하는 단계; 상기 콘택홀이 형성된 프로파일을 따라 콘택 스페이서를 형성하는 단계; 상기 콘택홀 저면에서 상기 콘택 스페이서와 상기 식각정지막을 제거하여 상기 전도막을 노출시키는 단계; 및 노출된 상기 전도막 표면을 세정하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법을 제공한다.
본 발명은 식각정지막의 두께를 최소화하여 콘택홀 저면의 CD를 증가시켜 층간절연막의 갭-필을 향상시킴과 동시에 종횡비를 감소시켜 콘택홀 형성을 위한 식각 공정시 콘택 디파인(Define) 능력을 향상시킨다. 식각정지막 두께의 감소에 의해 발생되는 셀 문턱전압의 감소는 SAC 식각 공정 후 콘택 스페이서를 증착함으로써 보완할 수 있다. 콘택 면적의 감소를 개선하기 위하여 SAC 식각 공정을 진행한 후 산화막에 대한 습식 제거제인 BOE 또는 HF를 이용한 세정(식각) 공정을 증가시켜 콘택 저면의 CD를 증가시킨 후 콘택 스페이서를 증착하고 식각하여 콘택 저면의 CD를 극대화할 수 있다. 이는 콘택 스페이서가 층간절연막의 손실을 거의 완벽하게 방지하기 때문이다.
이상과 같이 식각정지막의 두께 조절과 콘택 스페이서의 적용 및 잔류하는 층간절연막의 습식 식각 방법을 이용하여 콘택 면적의 증가 및 콘택 계면의 특성 개선으로 콘택 저항을 증가시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
본 발명은 콘택 저면의 CD를 극대화시키기 위해 도 4에 도시된 'b'와 'c'의 차이를 없애고 둘이 실질적으로 동일하도록 하여 콘택 면적을 종래에 비해 25% 이상 증가시킨다.
이하, 본 발명의 콘택홀 형성 공정을 살펴보는 바, 도 5a 내지 도 5e는 본 발명의 일실시예에 따른 셀 콘택 플러그용 콘택홀 형성 공정을 도시한 단면도이다.
도 5a 내지 도 5e는 도 1을 x-x' 및 y-y' 방향으로 절취한 것이 단면에 해당한다.
먼저, 도 5a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소 예컨대, 필드절연막과 웰(도시하지 않음) 등이 형성된 반도체 기판(500) 상에 게이트 하드마스크(502)/게이트 전도막(501)이 적층된 게이트전극 패턴(G2, G3)을 형성한다.
게이트 전도막(501)과 기판(500) 사이에 게이트 절연막이 존재하고, 이는 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하나, 여기서는 게이트 절연막을 생략하였다.
게이트 전도막(501)은 통상 폴리실리콘, W, WN, WSix 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(502)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(501)을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G2, G3) 사이의 기판(200)에 소스/드레인 접합 등의 불순물 확산영역(도시하지 않음)을 형성한다.
게이트전극 패턴(G2, G3)이 형성된 프로파일을 따라 스페이서(도시하지 않음)를 형성한 다음. 스페이서가 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 스페이서 및 게이트 전극 패턴(G2, G3) 등의 하부 구조의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(203)을 형성한다. 이 때, 하부의 프로파일을 따라 식각정지막(503)이 형성되도록 하는 것이 바람직하며, 식각정지막(503)으로는 질화막 계열의 물질막을 이용한다.
한편, 식각정지막(503)으로 실리콘질화막을 사용하고, 종래에 비해 그 두께를 최대한 감소시킨다. 이 때, 패터닝 로딩(Patterning loading)이 우수하고 안정적인 증착이 가능한 저압화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 함) 방식을 이용하여 50Å ∼ 100Å 정도의 두께를 갖도록 한다. 이로써, 후속 층간절연막 증착시 갭-필 특성을 향상시키고 SAC 식각시 콘택 디파인 능력을 향상시킨다. 식각정지막(503)의 두께 감소로 인해 발생할 수 있는 셀 문턱전압의 감소는 후속 콘택 스페이서의 사용으로 개선할 수 있다.
실리콘질화막을 LPCVD 방식으로 증착할 때의 레시피(Recipe)를 살펴 본다. 0.3Torr ∼ 0.4Torr의 압력과 690℃ ∼ 720℃의 온도 하에서 40SCCM ∼ 60SCCM의 N2와 800SCCM ∼ 1000SCCM의 NH3와 80SCCM ∼ 100SCCM의 DCS(SiH2Cl2 )를 사용한다.
이어서, 식각정지막(503)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(504)을 형성한다.
층간절연막(504)을 산화막 계열의 물질막으로 이용할 경우에는 BSG막, BPSG막, PSG막, TEOS막, HDP 산화막, SOG막 또는 APL막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다. 예컨대, 층간절연막(504)으로 BPSG막을 사용할 경우 800℃ 이상의 온도에서 습식 어닐(Wet anneal)을 실시하여 플로우시킨다.
한편, x-x' 방향의 절취 단면에서는 게이트전극 패턴(G2, G3)으로 인해 y-y' 방향의 절취 단면에 비해 층간절연막(504)의 증착 높이가 높다.
따라서, 이러한 층간절연막(504) 상부의 단차 제거 및 평탄화를 위해 도 5b에 도시된 바와 같이, CMP 등의 공정읕 실시하여 층간절연막(504) 표면을 평탄화시킨다.
이어서, 층간절연막(504) 상에 셀콘택 플러그 형성을 위한 마스크 패턴(505)을 형성한다.
여기서, 마스크 패턴(505)은 통상의 포토레지스트 패턴일 수도 있고, 포토레지스트 패턴과 희생 하드마스크를 포함할 수도 있고, 희생 하드마스크 만을 지칭할 수도 있다.
즉, 이는 포토리소그라피 공정에서의 해상력의 한계로 인한 포토레지스트의 식각 내성을 확보하고 패턴 변형을 방지하기 위해 텅스텐, 폴리실리콘 또는 질화막 등의 희생 하드마스크를 사용할 수도 있음을 나타낸다.
한편, 포토레지스트 패턴 형성시 그 하부와의 사이에 반사방지막을 사용할 수 있다. 반사방지막은 패턴 형성을 위한 노광시 하부의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하부 구조와 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴과 하부 구조 사이에 사용한다.
이 때, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
포토레지스트 패턴 형성 공정을 보다 구체적으로 살펴 보면, 반사방지막 또는 희생 하드마스크용 물질막 등의 하부 구조 상에 F2 노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 셀 콘택 오픈 마스크인 포토레지스트 패턴을 형성한다. 여기서, 포토레지스트 패턴 및 마스크 패턴(205)은 I-타입(I-type)이다.
이어서, 도 5c에 도시된 바와 같이, 마스크 패턴(505)을 식각마스크로 층간절연막(504)을 식각하는 SAC 식각 공정을 실시하여 게이트전극 패턴 G2와 G3 사이에서 식각정지막(503)을 노출시키는 콘택홀(506)을 형성한다.
이 때, 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4 F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C 3HF5 또는 CHF3 등의 CaHbFc(a,b,c는 1 ∼ 10) 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
한편, 희생 하드마스크용 물질막을 사용하는 경우에는 먼저, 포토레지스트패턴을 식각마스크로 희생 하드마스크용 물질막을 식각하여 셀콘택 플러그 형성 영역을 정의하는 희생 하드마스크를 형성한 다음, 희생 하드마스크를 식각마스크로 층간절연막(204)을 식각하는 SAC 식각 공정을 실시한다.
이 때, MERIE(Magnetic Enhanced Reactive Ion Etcher) 타입의 식각 장비를 이용한다.
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴을 제거하며, 유기 계열의 반사방지막을 사용하는 경우 포토레지스트 스트립 공정에서 제거된다. 희생 하드마스크의 경우 콘택 오픈 공정 후 제거하거나, 플러그 아이솔레이션시 제거할 수 있다.
포토레지스트 패턴 하부에 유기 계열의 반사방지막을 사용할 경우 이를 식각하는 레시피의 예를 살펴 본다.
30mTorr ∼ 70mTorr의 압력 하에서 500W ∼ 1500W의 소스 파워와 100W ∼ 300W의 바이어스 파워를 사용하고, 50SCCM ∼ 100SCCM의 CF4와 10SCCM ∼ 30SCCM의 CHF3 및 0SCCM ∼ 300SCCM의 Ar을 사용한다.
SAC 식각 공정시 버티컬(Vertical)한 식각 프로파일을 얻기 위해 구체적으로, 다음과 같은 식각 레시피를 적용한다. 20mTorr ∼ 50mTorr의 압력 하에서 300W ∼ 1000W의 소스 파워와 700W ∼ 1500W의 바이어스 파워를 사용하고, 5SCCM ∼ 10SCCM의 CxFy와 0SCCM ∼ 10SCCM의 O2와 0SCCM ∼ 10SCCM의 CabFc 및 0SCCM ∼ 300SCCM의 Ar을 사용한다.
한편, SAC 식각 공정시 보잉 프로파일(Bowing profile)을 방지하고 식각 프로파일 측면 패시베이션(Sidewall passivation)을 강화하기 위해 구체적으로, 다음과 같은 식각 레시피를 적용한다. 20mTorr ∼ 50mTorr의 압력 하에서 300W ∼ 1000W의 소스 파워와 700W ∼ 1500W의 바이어스 파워를 사용하고, 3SCCM ∼ 10SCCM의 CxFy와 0SCCM ∼ 10SCCM의 O2와 0SCCM ∼ 7SCCM을 사용한다.
이어서, 도 5d에 도시된 바와 같이, 층간절연막(504)의 주성분인 산화막 제거제인 BOE를 사용하여 콘택홀(506) 저면에 잔류하는 층간절연막(504)을 제거하여 콘택홀(506) 저면의 CD를 최대로 확보한다.
이 때, 층간절연막(504)에 대한 습식 식각율을 안정적으로 유지하기 위해 BOE의 HF/NH4F 조성 비율을 HF는 0.05wt% ∼ 0.10wt%, NH4F는 10wt% ∼ 25wt%가 되도록 한다. 이 때, 층간절연막(504)을 약 100Å ∼ 200Å 정도 식각할 수 있을 정도인 20초 ∼ 40초 동안 식각하는 것이 바람직하다.
한편, 전술한 BOE 이외에 물에 20:1 ∼ 1000:1로 희석된 HF를 사용할 수 있다.
이어서, 전체 프로파일을 따라 콘택 스페이서(507)를 형성한다. 콘택 스페이서(507)의 증착은 패터닝 로딩이 우수하고 안정적인 증착이 가능한 LPCVD 방식으로 증착한 실리콘질화막을 이용하고, 그 증착 두께는 식각정지막(503)이 두께 감소에 의해 야기된 셀 문턱전압의 감소분을 보상하고 후속 식각정지막(503)을 식각할 때 발생되는 측면 식각양을 고려하여 설정하는 바, 약 100Å ∼ 150Å 정도의 두께가 되도록 하는 것이 바람직하다.
콘택 스페이서(507)로 실리콘질화막을 LPCVD 방식으로 증착할 때의 레시피를 살펴 보면, 0.3Torr ∼ 0.4Torr의 압력과 690℃ ∼ 720℃의 온도 하에서 40SCCM ∼ 60SCCM의 N2와 800SCCM ∼ 1000SCCM의 NH3와 80SCCM ∼ 100SCCM의 DCS(SiH2 Cl2)를 사용한다.
이어서, 도 5e에 도시된 바와 같이, 콘택홀(506) 저면에서의 콘택 스페이서(507)와 식각정지막(503)을 제거하여 기판(500, 구체적으로 기판(200)의 불순물 확산영역)을 노출시키는 콘택 오픈 공정을 실시한다.
이 때, MERIE 타입의 식각 장치에서 플라즈마 식각을 실시하는 바, 질화막과 산화막의 식각선택비가 0.7:1 ∼ 1.3:1을 갖는 식각 조건을 적용한다.
그 예로, 20mTorr ∼ 50mTorr의 압력 하에서 300W ∼ 600W의 소스 파워와 0W의 바이어스 파워를 사용하고, 0SCCM ∼ 15SCCM의 CxFy와 5SCCM ∼ 15SCCM의 CaHbFc와 100SCCM ∼ 200SCCM의 Ar과 0SCCM ∼ 10SCCM의 O2를 사용한다.
이 때, 식각정지막(503)과 콘택 스페이서(507)를 이루는 질화막 식각시 실리콘으로 이루어진 기판(50)의 데미지 및 C-Si-F-O의 오염(Contamination)을 제거하기 위해 마이크로웨이브(Microwave)의 플라즈마 소스의 장치에서 식각 공정을 실시할 수 있다. 이 경우의 레시피는 다음과 같다.
500mTorr ∼ 1000mTorr의 압력 하에서 700W ∼ 1200W의 마이크로웨이브 파워와 0W의 바이어스 파워를 사용하고, 5SCCM ∼ 15SCCM의 NF3와 10SCCM ∼ 50SCCM의 O2와 500SCCM ∼ 1500SCCM의 He을 사용한다.
이어서, 플러그 형성을 위한 전도막 증착 전 세정 공정을 실시하여 콘택홀(206) 저면의 계면 산화막(도시하지 않음)과 이물질을 제거한다.
이 때, 100:1 ∼ 1000:1의 BOE를 사용하며, 20초 ∼ 100초 동안 실시하는 것이 바람직하다.도 5e의 도면부호 '508'은 본 발명의 식각정지막(503)이 전 세정 공정에서 산화막 제거용 습식 케미컬인 BOE에 의해 식각되지 않는 특성 때문에 층간절연막(504)의 손실을 방지하여 도 2e의 도면부호 '207'과 같은 계단이 발샹하지 않아 콘택 면적을 극대화할 수 있다.
한편, 전술한 실시예에서는 셀 콘택 플러그 형성 공정을 그 예로 하였으나, 비트라인 콘택 플러그나, 스토리지노드 콘택 플러그 형성 공정에 이를 적용할 수 있다.
따라서, 스토리지노드 콘택 플러그 형성 공정일 경우 하부의 불순물 확산영역은 셀 콘택 플러그 또는 콘택 패드로 대체될 것이고, 게이트 전극 패턴은 비트라인으로 대체될 것이다.
전술한 바와 같이 이루어지는 본 발명은, 다음과 같은 장점이 있다.
가) 층간절연막의 증착 두께를 최소화하여 층간절연막의 갭-필 특성을 개선하고 SAC 식각시 콘택 디파인 능력을 획기적으로 개선하여 DRAM 소자의 품질 및 수율을 향상시킬 수 있다.
나) 콘택 플러그의 콘택 면적을 극대화함으로써 콘택 저항이 감소시켜 소자 동작 속도를 향상시킨다. 이로 인해 고속 제품의 개발을 가능하게 하고, 저항성 불량인 tWR(리드/라이트 타임) 불량을 감소시켜 품질 향상 및 수율 향상이 기대된다.
다) 도전패턴 측면에서의 스페이서의 균일한 두께 유지 및 소자에서 요구하는 셀 문턱전압에 적합한 두께를 용이하게 적용할 수 있어서, 셀 문턱전압이 낮음으로 인해 발생되는 페일을 감소시켜 품질 향상 및 수율 향상이 기대된다.
라) 콘택 플러그용 전도막 증착 전에 습식 산화막 식각 공정을 실시할 수 있기 때문에 콘택 계면 산화막이나 이물질을 거의 완벽하게 제거하여 콘택 저항이 감소시킨다. 이로 인해 고속 제품의 개발을 가능하게 하고, 저항성 불량인 tWR(리드/라이트 타임) 불량을 감소시켜 품질 향상 및 수율 향상이 기대된다.
마) 플러그간의 확실한 분리가 가능하기 때문에 플러그 간의 누설전류로 인한 후속 전도라인 예컨대, 비트라인 간의 브릿지로 인한 페일을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
DRAM과 같은 반도체 소자의 고집적화에 따라서 콘택 저항의 면적의 기여 정도가 급속히 증가하여 면적의 감소는 곧 콘택 저항의 콘택 저항의 급격한 증가를 가져오고 DRAM 제품의 속도를 높이는데 장애 요인으로 작용하여 고품질 고가 제품 개발의 걸림돌로 작용하고 있다. 하지만, 상술한 바와 같은 본 발명은, 콘택 면적의 극대화를 통하여 콘택 저항의 문제점을 해결할 수 있으므로 향후 제품의 고품질화 및 고속 제품의 개발이 가능하도록 하는 효과가 있다.
도 1은 셀 콘택 형성을 위한 오픈 영역을 도시한 평면도.
도 2a 내지 도 2e는 종래기술에 따른 셀 콘택 플러그용 콘택홀 형성 공정을 도시한 단면도.
도 3은 셀 콘택을 위한 식각 후 평면 SEM 사진.
도 4는 도 3을 게이트전극과 수평인 방향으로 절취한 단면 TEM 사진.
도 5a 내지 도 5e는 본 발명의 일실시예에 따른 셀 콘택 플러그용 콘택홀 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
500 : 기판 501 : 게이트 전도막
502 : 게이트 하드마스크 503 : 식각정지막
504 : 층간절연막 506 : 콘택홀
507 : 콘택 스페이서
508 : 전 세정 공정에서 층간절연막이 손실되지 않음을 나타냄

Claims (20)

  1. 전도막이 형성된 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계;
    상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각마스크로 상기 층간절연막을 식각하여 상기 도전패턴 사이에서 상기 식각정지막을 노출시키는 콘택홀을 형성하는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 콘택홀 저면에서 잔류하는 상기 층간절연막을 제거하기 위해 습식 식각하는 단계;
    상기 콘택홀이 형성된 프로파일을 따라 콘택 스페이서를 형성하는 단계;
    상기 콘택홀 저면에서 상기 콘택 스페이서와 상기 식각정지막을 제거하여 상기 전도막을 노출시키는 단계; 및
    노출된 상기 전도막 표면을 세정하는 단계
    를 포함하는 반도체 소자의 콘택홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 식각정지막과 상기 콘택 스페이서는 질화막을 포함하고 상기 층간절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 콘택 스페이서를 100Å 내지 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 식각정지막을 100Å 내지 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  5. 제 2 항에 있어서,
    상기 층간절연막을 제거하기 위해 습식 식각하는 단계에서,
    HF가 0.05wt% 내지 0.10wt%이고, NH4F가 10wt% 내지 25wt%가 되도록 HF/NH4F 조성 비율을 갖는 BOE(Buffered Oxide Etchant)를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  6. 제 2 항 또는 제 5 항에 있어서,
    상기 층간절연막을 제거하기 위해 습식 식각하는 단계에서,
    상기 층간절연막이 100Å 내지 200Å 정도 식각할 수 있을 정도인 20초 ∼ 40초 동안 실시하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  7. 제 2 항에 있어서,
    상기 층간절연막을 제거하기 위해 습식 식각하는 단계에서, 물에 20:1 내지 1000:1로 희석된 HF를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  8. 제 2 항에 있어서,
    상기 노출된 전도막 표면을 세정하는 단계에서, 100:1 내지 1000:1의 BOE를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  9. 제 2 항에 있어서,
    상기 전도막을 노출시키는 단계에서, 질화막과 산화막의 식각선택비가 0.7:1 내지 1.3:1을 갖는 식각 조건을 적용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  10. 제 2 항 또는 제 9 항에 있어서,
    상기 전도막을 노출시키는 단계를 MERIE 타입의 식각 장비에서 실시하며,
    20mTorr 내지 50mTorr의 압력 하에서 300W 내지 600W의 소스 파워와 0W의 바이어스 파워를 사용하고, 0SCCM 내지 15SCCM의 CxFy와 5SCCM 내지 15SCCM의 CaHbFc와 100SCCM 내지 200SCCM의 Ar과 0SCCM 내지 10SCCM의 O2를 사용한는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  11. 제 2 항 또는 제 9 항에 있어서,
    상기 전도막을 노출시키는 단계를 마이크로웨이브의 플라즈마 소스의 장치에서 식각 공정을 실시하며,
    500mTorr 내지 1000mTorr의 압력 하에서 700W 내지 1200W의 마이크로웨이브 파워와 0W의 바이어스 파워를 사용하고, 5SCCM 내지 15SCCM의 NF3와 10SCCM 내지 50SCCM의 O2와 500SCCM 내지 1500SCCM의 He을 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  12. 제 1 항에 있어서,
    상기 콘택 스페이서를 형성하는 단계와 상기 식각정지막을 형성하는 단계에서,
    0.3Torr 내지 0.4Torr의 압력과 690℃ 내지 720℃의 온도 하에서 40SCCM 내지 60SCCM의 N2와 800SCCM 내지 1000SCCM의 NH3와 80SCCM 내지 100SCCM의 DCS(SiH2Cl2)를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  13. 제 1 항에 있어서,
    상기 포토레지스트 패턴은 I-타입인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  14. 제 2 항에 있어서,
    상기 콘택홀을 형성하는 단계에서,
    CxFy(x,y는 1 내지 10)를 주식각가스로 하며, 여기에 폴리머를 발생시키기 위한 CaHbFc(a,b,c는 1 내지 10) 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 중 어느 하나의 비활성 가스를 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  15. 제 2 항에 있어서,
    상기 콘택홀을 형성하는 단계에서,
    20mTorr 내지 50mTorr의 압력 하에서 300W 내지 1000W의 소스 파워와 700W 내지 1500W의 바이어스 파워를 사용하고, 5SCCM 내지 10SCCM의 CxFy와 0SCCM 내지 10SCCM의 O2와 0SCCM 내지 10SCCM의 CabFc 및 0SCCM 내지 300SCCM의 Ar을 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  16. 제 2 항에 있어서,
    상기 콘택홀을 형성하는 단계에서,
    20mTorr 내지 50mTorr의 압력 하에서 300W 내지 1000W의 소스 파워와 700W 내지 1500W의 바이어스 파워를 사용하고, 3SCCM 내지 10SCCM의 CxFy와 0SCCM 내지 10SCCM의 O2와 0SCCM 내지 7SCCM을 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  17. 제 1 항에 있어서,
    상기 마스크 패턴은,
    포토레지스트 패턴, 포토레지스트 패턴/유기 계열의 반사방지막, 포토레지스트 패턴/희생 하드마스크 또는 포토레지스트 패턴/희생 하드마스크/유기 계열의 반사방지막 중 어느 하나의 구조를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  18. 제 17 항에 있어서,
    상기 희생 하드마스크는, 폴리실리콘, 텅스텐 또는 질화막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  19. 제 17 항에 있어서,
    상기 포토레지스트 패턴을 형성함에 있어서,
    ArF 또는 F2의 노광원을 이용한 포토리소그라피 공정을 이용하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  20. 제 1 항에 있어서,
    상기 복수의 도전패턴은, 게이트전극 패턴, 비트라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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