KR20040028243A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로 저장전극을 형성하기 위한 코아절연막을 형성하기 전에 질화막과 산화막 이중 구조의 식각방지막을 형성하여 저장전극과 비트라인 간의 공정 마진을 확보함으로써 비트라인과 저장전극 간에 브리지의 발생을 방지하고, 고집적화를 유리하게 하며 그에 따른 반도체소자의 공정 수율 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Fabricating method of semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 코아절연막하부에 2중 구조의 식각방지막을 형성하여 비트라인과 저장전극 간에 절연 특성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 자체의 크기와 주변배선 간의 간격이 감소되고, 특히 콘택홀의 경우 종횡비가 증가하여 식각공정이 어렵게 되었다.
또한, 사진공정 시 마스크들 간에 정확하고 엄격한 정렬이 요구되어 공정 마진이 감소하고, 미스얼라인먼트(misalignment)가 발생하는 경우 하부에 형성된 도전배선을 노출시켜 소자 간에 절연 특성을 저하시킬 우려가 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법에 대하여 설명한다.
도 1 은 종래기술에 따른 반도체소자의 단면을 도시한 사진으로서, 비트라인과 저장전극 간에 공정 마진 부족을 나타낸다.
먼저, 실리콘기판(도시안됨)에 활성영역을 정의하는 소자분리절연막(도시안됨)을 형성한다.
다음, 상기 실리콘기판 상부에 게이트절연막(도시안됨)을 형성하고, 게이트전극(도시안됨) 및 소오스/드레인영역(도시안됨)으로 이루어지는 트랜지스터를 형성한 후 전체표면 상부에 제1층간절연막(도시안됨)을 형성한다.
그 다음, 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 이용한 사진식각공정으로 상기 제1층간절연막을 식각하여 콘택홀(도시안됨)을 형성한 후 상기 콘택홀을 매립하는 랜딩플러그(도시안됨)를 형성한다.
다음, 전체표면 상부에 확산방지막(도시안됨), 비트라인용 도전층(도시안됨)및 마스크절연막(도시안됨)의 적층구조를 형성한다. 이때, 상기 확산방지막은 Ti, TiN 막 등으로 형성되고, 상기 비트라인용 도전층은 텅스텐막으로 형성되고, 상기 마스크절연막은 질화막으로 형성된 것이다.
그 다음, 상기 적층구조를 식각하여 마스크절연막패턴(도시안됨), 비트라인(10) 및 확산방지막패턴(도시안됨)을 형성한다.
다음, 전체표면 상부에 제2층간절연막(도시안됨)을 형성한다.
그 다음, 저장전극 콘택 마스크를 이용한 사진식각공정으로 상기 제2층간절연막을 식각하여 저장전극 콘택홀(도시안됨)을 형성한다.
다음, 상기 저장전극 콘택홀의 측벽에 절연막 스페이서(도시안됨)를 형성한다. 이때, 상기 절연막 스페이서는 질화막으로 형성된 것으로 저장전극 콘택 플러그와 비트라인 간의 공정 마진을 확보하기 위해 형성되는 것이다.
그 다음, 전체표면 상부에 도전층(도시안됨)을 형성한 후 평탄화식각하여 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그(도시안됨)를 형성한다.
다음, 전체표면 상부에 식각방지막(20)을 소정 두께 형성한다. 이때, 상기 식각방지막(20)은 질화막으로 형성된 것으로 후속 식각공정 시 식각장벽으로 사용되어 과도식각에 의해 비트라인(10)이 노출되는 것을 방지한다.
그 다음, 상기 식각방지막(20) 상부에 코아절연막(도시안됨) 및 하드마스크층(도시안됨)을 형성한다. 이때, 상기 코아절연막은 산화막계열의 박막으로 형성되고, 상기 하드마스크층은 다결정실리콘층으로 형성된다.
다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 하드마스크층을 패터닝하여 하드마스크패턴(도시안됨)을 형성하고, 계속해서 식각공정을 진행하여 상기 코아절연막을 식각한다. 상기 식각공정 시 상기 식각방지막(20)이 식각장벽으로 사용된다.
그 다음, 상기 하드마스크패턴을 식각마스크로 상기 식각방지막(20)을 식각하여 상기 저장전극 콘택플러그를 노출시키는 트렌치(도시안됨)를 형성한다.
다음, 전체표면 상부에 저장전극용 도전층(도시안됨)을 형성한다.
그 다음, 상기 저장전극용 도전층 상부에 희생절연막(도시안됨)을 형성한다.
다음, 상기 희생절연막, 저장전극용 도전층 및 하드마스크패턴을 평탄화식각하여 제거하되, 상기 코아절연막이 노출될 때까지 평탄화식각하여 저장전극(30)을 형성한다. 이때, 상기 평탄화식각공정은 전면식각공정 또는 CMP공정으로 실시된다.
그 다음, 상기 희생절연막 및 코아절연막을 제거하여 저장전극(30)을 노출시킨다. (도 1 참조)
그 후, 유전체막 및 플레이트전극을 형성하여 캐패시터를 완성한다.
상기와 같이 종래기술에 따른 반도체소자의 제조공정에서 저장전극 마스크를 이용한 사진식각공정 시 식각방지막과 비트라인 상에 형성된 마스크절연막패턴이 서로 같은 질화막으로 형성되어 있기 때문에 상기 식각방지막(20)을 제거하는 경우 상기 마스크절연막까지 식각되어 도 1에 도시된 ⓧ부분과 같이 비트라인(10)과 저장전극(30) 간에 스페이스(space)가 300Å 이하로 공정 마진 부족 현상을 유발하여 비트라인(10)과 저장전극(30) 간에 브리지(bridge)를 유발시키거나 비트 페일(bit fail)을 일으켜 소자의 공정 수율 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 코아절연막을 형성하기 전에 산화막과 질화막 이중 구조의 식각방지막을 형성하여 비트라인 상에 마스크 절연막패턴의 손실을 방지함으로써 저장전극과 비트라인 간의 공정 마진을 확보하여 소자 간에 브리지의 발생을 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 단면을 나타내는 사진.
도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10, 15 : 비트라인 11 : 제1층간절연막
13 : 확산방지막패턴 17 : 마스크절연막패턴
19 : 제2층간절연막 20 : 식각방지막
21 : 절연막 스페이서 23 : 제1식각방지막
24 : 저장전극 콘택플러그 25 : 제2식각방지막
27 : 코아절연막 28 : 하드마스크층
29 : 하드마스크패턴 30 : 저장전극
31 : 트렌치
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막 상부에 마스크절연막패턴이 적층된 비트라인을 형성하는 공정과,
전체표면 상부에 저장전극 콘택플러그를 구비하는 제2층간절연막을 형성하는 공정과,
전체표면 상부에 상기 마스크절연막에 식각선택비를 갖는 제1식각방지막을 형성하는 공정과,
상기 제1식각방지막 상부에 상기 제1식각방지막에 식각선택비를 갖는 제2식각방지막을 형성하는 공정과,
상기 제2식각방지막 상부에 코아절연막 및 하드마스크층을 형성하는 공정과,
저장전극 마스크를 이용한 사진식각공정으로 상기 제1식각방지막을 식각장벽으로 사용하여 상기 하드마스크층, 코아절연막 및 제2식각방지막을 식각하는 1단계식각공정과, 상기 마스크절연막패턴과의 식각선택비를 이용하여 상기 제1식각방지막을 식각하는 2단계 식각공정으로 트렌치를 형성하는 공정과,
상기 마스크절연막패턴은 질화막으로 형성되는 것과,
상기 제1식각방지막은 5 ∼ 10Torr의 압력 및 350 ∼ 450℃의 온도 하에서 TEOS 소오스를 이용한 PE-CVD방법으로 증착된 산화막인 것과,
상기 제1식각방지막은 1 ∼ 10Torr의 압력 및 350 ∼ 450℃의 온도 하에서 SiH4/N2O 혼합가스의 반응에 의한 PE-CVD방법으로 증착된 산화막인 것과,
상기 제1식각방지막은 0.1 ∼ 1Torr의 압력 및 650 ∼ 750℃의 온도 하에서 TEOS 소오스를 이용한 LP-CVD방법으로 증착된 산화막인 것과,
상기 제2식각방지막은 0.1 ∼ 1Torr의 압력 및 650 ∼ 750℃의 온도 하에서 DCS 및 NH3혼합가스를 이용한 LP-CVD방법으로 증착된 질화막인 것과,
상기 코아절연막은 산화막 계열의 박막으로 형성되는 것과,
상기 하드마스크층은 다결정실리콘층으로 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체소자의 제조방법을 설명한다.
도 2a 내지 도 2c 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정단면도이다.
먼저, 실리콘기판(도시안됨)에 활성영역을 정의하는 소자분리절연막(도시안됨)을 형성한다.
다음, 상기 실리콘기판 상부에 게이트절연막(도시안됨)을 형성하고, 게이트전극(도시안됨) 및 소오스/드레인영역(도시안됨)으로 이루어지는 트랜지스터를 형성한 후 전체표면 상부에 제1층간절연막(11)을 형성한다.
그 다음, 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 이용한 사진식각공정으로 상기 제1층간절연막(11)을 식각하여 콘택홀(도시안됨)을 형성한 후 상기 콘택홀을 매립하는 랜딩플러그(도시안됨)를 형성한다.
다음, 전체표면 상부에 확산방지막(도시안됨), 비트라인용 도전층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다. 이때, 상기 확산방지막은 Ti, TiN 막 등으로 형성되고, 상기 비트라인용 도전층은 텅스텐막 등의 금속층으로 형성되고, 상기 마스크절연막은 질화막으로 형성된 것이다.
그 다음, 상기 적층구조를 식각하여 마스크절연막패턴(17), 비트라인(15) 및 확산방지막패턴(13)을 형성한다.
다음, 전체표면 상부에 제2층간절연막(19)을 형성한다.
그 다음, 저장전극 콘택 마스크를 이용한 사진식각공정으로 상기 제2층간절연막(19)을 식각하여 저장전극 콘택홀(도시안됨)을 형성한다.
다음, 전체표면 상부에 소정 두께의 절연막(도시안됨)을 증착한 후 상기 절연막을 전면식각하여 상기 저장전극 콘택홀의 측벽에 절연막 스페이서(21)를 형성한다. 이때, 상기 절연막 스페이서(21)는 질화막으로 형성된 것으로 저장전극 콘택 플러그와 비트라인 간의 공정 마진을 확보하기 위해 형성되는 것이다.
그 다음, 전체표면 상부에 도전층(도시안됨)을 형성한 후 평탄화식각하여 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그(24)를 형성한다.
다음, 전체표면 상부에 제1식각방지막(23)과 제2식각방지막(25)을 소정 두께 형성한다.
이때, 상기 제1식각방지막(23)은 5 ∼ 10Torr의 압력 및 350 ∼ 450℃의 온도 하에서 TEOS 소오스를 이용한 플라즈마 화학기상증착(plasm enhanced chemical vapor deposition, 이하 PE-CVD 라 함)방법으로 증착된 산화막이거나, 1 ∼ 10Torr의 압력 및 350 ∼ 450℃의 온도 하에서 SiH4/N2O 혼합가스의 반응을 이용하여 PE-CVD방법으로 증착된 산화막으로 형성된다.
한편, 상기 제1식각방지막(23)은 0.1 ∼ 1Torr의 압력 및 650 ∼ 750℃의 온도 하에서 TEOS 소오스를 이용한 LP-CVD방법으로 증착할 수도 있다.
그리고 상기 제2식각방지막(25)은 질화막으로 형성된다. 이때, 상기 제2식각방지막(25)은 0.1 ∼ 1Torr의 압력 및 650 ∼ 750℃의 온도 하에서 DCS(SiH2Cl2) 및 NH3혼합가스를 이용한 LP-CVD방법으로 증착된다.
다음, 상기 제2식각방지막(25) 상부에 코아절연막(27)을 형성한다. 이때, 상기 코아절연막(27)은 형성하고자 하는 저장전극의 높이로 증착하며, 산화막 계열의 박막으로 형성한다.
그 다음, 상기 코아절연막(27) 상부에 하드마스크층(28)을 형성한다. 이때, 상기 하드마스크층(28)은 상기 코아절연막(27) 및 제2식각방지막(25)에 식각선택비차이를 갖는 다결정실리콘층으로 형성되며, 상기 코아절연막(27), 제2식각방지막(25) 및 제1식각방지막(23)의 식각마스크로 사용될 수 있을 정도의 두께로 형성된다. (도 2a 참조)
다음, 상기 하드마스크층(28) 상부에 저장전극으로 예정되는 부분을 노출시키는 감광막패턴(도시안됨)을 형성한다.
그 다음, 상기 감광막패턴을 식각마스크로 상기 하드마스크층(28)을 식각하여 하드마스크패턴(29)을 형성한다.
다음, 상기 감광막패턴 및 하드마스크패턴(29)을 식각마스크로 상기 코아절연막(27), 제2식각방지막(25) 및 제1식각방지막(23)을 식각하여 트렌치(31)를 형성하되, 상기 식각공정은 2단계에 걸쳐 실시된다.
우선, 상기 감광막패턴 및 하드마스크패턴(29)을 식각마스크로 상기 코아절연막(27) 및 제2식각방지막(25)을 식각하는 1단계 식각공정을 진행한다. 상기 식각공정은 상기 코아절연막(27)과 제2식각방지막(25) 간의 식각선택비 없이 실시하고, 상기 제1식각방지막(23)을 식각장벽으로 사용하여 실시된다.
이때, 상기 식각공정을 진행하는 동안 상기 감광막패턴은 완전히 제거되거나 소정 두께 남을 수도 있다.
그 후, 상기 하드마스크패턴(29)을 식각마스크로 상기 제1식각방지막(23)을 식각하여 트렌치(31)를 형성하는 2단계 식각공정을 진행한다. 상기 2단계 식각공정 시 상기 제1식각방지막(23)은 상기 마스크절연막패턴(17)과의 식각선택비 차이를 이용하여 제거함으로써 상기 마스크절연막패턴(17)의 손실을 방지할 수 있다. (도2c 참조)
다음, 전체표면 상부에 저장전극용 도전층(도시안됨)을 형성한다.
그 다음, 상기 저장전극용 도전층 상부에 희생절연막(도시안됨)을 형성한다.
다음, 상기 희생절연막, 저장전극용 도전층 및 하드마스크패턴을 평탄화식각하여 제거하되, 상기 코아절연막이 노출될 때까지 평탄화식각하여 저장전극(도시안됨)을 형성한다. 이때, 상기 평탄화식각공정은 전면식각공정 또는 CMP공정으로 실시된다.
그 다음, 상기 희생절연막 및 코아절연막을 제거하여 저장전극을 노출시킨다.
그 후, 유전체막(도시안됨) 및 플레이트전극(도시안됨)을 형성하여 캐패시터를 완성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 저장전극을 형성하기 위한 코아절연막을 형성하기 전에 질화막과 산화막 이중 구조의 식각방지막을 형성하여 저장전극과 비트라인 간의 공정 마진을 확보함으로써 비트라인과 저장전극 간에 브리지의 발생을 방지하고, 고집적화를 유리하게 하며 그에 따른 반도체소자의 공정 수율 및 신뢰성을 향상시키는 이점이 있다.

Claims (8)

  1. 반도체기판 상부에 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막 상부에 마스크절연막패턴이 적층된 비트라인을 형성하는 공정과,
    전체표면 상부에 저장전극 콘택플러그를 구비하는 제2층간절연막을 형성하는 공정과,
    전체표면 상부에 상기 마스크절연막에 식각선택비를 갖는 제1식각방지막을 형성하는 공정과,
    상기 제1식각방지막 상부에 상기 제1식각방지막에 식각선택비를 갖는 제2식각방지막을 형성하는 공정과,
    상기 제2식각방지막 상부에 코아절연막 및 하드마스크층을 형성하는 공정과,
    저장전극 마스크를 이용한 사진식각공정으로 상기 제1식각방지막을 식각장벽으로 사용하여 상기 하드마스크층, 코아절연막 및 제2식각방지막을 식각하는 1단계 식각공정과, 상기 마스크절연막패턴과의 식각선택비를 이용하여 상기 제1식각방지막을 식각하는 2단계 식각공정으로 트렌치를 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 마스크절연막패턴은 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1식각방지막은 5 ∼ 10Torr의 압력 및 350 ∼ 450℃의 온도 하에서 TEOS 소오스를 이용한 PE-CVD방법으로 증착된 산화막인 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1식각방지막은 1 ∼ 10Torr의 압력 및 350 ∼ 450℃의 온도 하에서 SiH4/N2O 혼합가스의 반응에 의한 PE-CVD방법으로 증착된 산화막인 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1식각방지막은 0.1 ∼ 1Torr의 압력 및 650 ∼ 750℃의 온도 하에서 TEOS 소오스를 이용한 LP-CVD방법으로 증착된 산화막인 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2식각방지막은 0.1 ∼ 1Torr의 압력 및 650 ∼ 750℃의 온도 하에서DCS 및 NH3혼합가스를 이용한 LP-CVD방법으로 증착된 질화막인 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 코아절연막은 산화막 계열의 박막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 하드마스크층은 다결정실리콘층으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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