JP2002076302A - 半導体装置の製造方法と半導体装置 - Google Patents
半導体装置の製造方法と半導体装置Info
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- JP2002076302A JP2002076302A JP2000255398A JP2000255398A JP2002076302A JP 2002076302 A JP2002076302 A JP 2002076302A JP 2000255398 A JP2000255398 A JP 2000255398A JP 2000255398 A JP2000255398 A JP 2000255398A JP 2002076302 A JP2002076302 A JP 2002076302A
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Abstract
(57)【要約】
【課題】 微細化に適し、信頼性の高い半導体装置の製
造方法を提供する。 【解決手段】 半導体装置の製造方法は、（ア）半導体
基板上に配置された第１の絶縁層中に、金属または金属
化合物のプラグを形成する工程と、（イ）前記第１の絶
縁層上に、第２の絶縁層を形成する工程と、（ウ）前記
第２の絶縁層を貫通して、底面に前記プラグ表面を露出
する開口を形成する工程と、（エ）前記開口内面上に、
レアメタルの電極層と前記電極層内面を覆う保護誘電体
層とを形成する工程であって、前記保護誘電体膜は前記
第１および第２の絶縁層および前記金属または金属化合
物とエッチング特性の異なる材料で形成される工程と、
（オ）前記シリンダ状の電極層の内面を前記誘電体膜で
覆った状態で、前記シリンダ外の前記第２の絶縁層をエ
ッチングにより除去する工程とを含む。
造方法を提供する。 【解決手段】 半導体装置の製造方法は、（ア）半導体
基板上に配置された第１の絶縁層中に、金属または金属
化合物のプラグを形成する工程と、（イ）前記第１の絶
縁層上に、第２の絶縁層を形成する工程と、（ウ）前記
第２の絶縁層を貫通して、底面に前記プラグ表面を露出
する開口を形成する工程と、（エ）前記開口内面上に、
レアメタルの電極層と前記電極層内面を覆う保護誘電体
層とを形成する工程であって、前記保護誘電体膜は前記
第１および第２の絶縁層および前記金属または金属化合
物とエッチング特性の異なる材料で形成される工程と、
（オ）前記シリンダ状の電極層の内面を前記誘電体膜で
覆った状態で、前記シリンダ外の前記第２の絶縁層をエ
ッチングにより除去する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法と半導体装置に関し、特にレアメタル層を有する半
導体装置の製造方法とレアメタル層を有する半導体装置
とに関する。
方法と半導体装置に関し、特にレアメタル層を有する半
導体装置の製造方法とレアメタル層を有する半導体装置
とに関する。
【０００２】
【従来の技術】半導体集積回路装置においては、ますま
す高集積化が要求されている。キャパシタを用いた半導
体メモリ装置においては、メモリセルの微細化と共にキ
ャパシタを立体的な３次元構造で作成することが必要と
なる。３次元構造の代表例は、カップ状の下部電極を有
するシリンダ型キャパシタである。カップ状の下部電極
の内側表面のみでなく、外側表面もキャパシタ電極面と
して利用することにより、電極面積を増大することがで
きる。
す高集積化が要求されている。キャパシタを用いた半導
体メモリ装置においては、メモリセルの微細化と共にキ
ャパシタを立体的な３次元構造で作成することが必要と
なる。３次元構造の代表例は、カップ状の下部電極を有
するシリンダ型キャパシタである。カップ状の下部電極
の内側表面のみでなく、外側表面もキャパシタ電極面と
して利用することにより、電極面積を増大することがで
きる。
【０００３】キャパシタは、下部電極、誘電体膜、上部
電極の組み合わせと見ることができる。３次元構造にお
いては、下部電極を３次元構造とし、その表面上に誘電
体膜、上部電極を形成する。たとえば、シリンダ構造を
有するキャパシタを作成するためには、犠牲膜を用い
る。犠牲膜にシリンダを形成するための開口を形成し、
開口の内面上に下部電極を形成する。シリンダの外面も
キャパシタ電極面として利用するために、シリンダ型の
下部電極を形成した後、シリンダ外部の犠牲膜は除去す
る。その後、誘電体膜、上部電極を形成する。
電極の組み合わせと見ることができる。３次元構造にお
いては、下部電極を３次元構造とし、その表面上に誘電
体膜、上部電極を形成する。たとえば、シリンダ構造を
有するキャパシタを作成するためには、犠牲膜を用い
る。犠牲膜にシリンダを形成するための開口を形成し、
開口の内面上に下部電極を形成する。シリンダの外面も
キャパシタ電極面として利用するために、シリンダ型の
下部電極を形成した後、シリンダ外部の犠牲膜は除去す
る。その後、誘電体膜、上部電極を形成する。
【０００４】３次元構造を有する微細なキャパシタ構造
を信頼性高く形成するためには、種々解決すべき課題が
ある。
を信頼性高く形成するためには、種々解決すべき課題が
ある。
【０００５】キャパシタ電極面積を小さくし、かつ十分
な容量を確保するためには、キャパシタ誘電体膜を高い
誘電率を有する高誘電体、たとえば酸化タンタル（化学
量論的組成はＴａ2Ｏ5、ＴａＯと略記する）、で形成す
ることが望まれる。ここで高い誘電率とは、約２０以上
の比誘電率を指す。
な容量を確保するためには、キャパシタ誘電体膜を高い
誘電率を有する高誘電体、たとえば酸化タンタル（化学
量論的組成はＴａ2Ｏ5、ＴａＯと略記する）、で形成す
ることが望まれる。ここで高い誘電率とは、約２０以上
の比誘電率を指す。
【０００６】キャパシタ誘電体膜を強誘電体で形成する
と、電源を切り離しても記憶状態を保持できる不揮発性
メモリを構成できる。強誘電体としては、チタン酸スト
ロンチュ−ム（ＳｒＴｉＯ3、ＳＴＯと略記する）、チ
タン酸バリウムストロンチューム（ＢａxＳｒ1-xＴｉＯ
3．ＢＳＴと略記する）、チタン酸鉛ジルコニューム
（Ｐｂ1-xＺｒxＴｉＯ3、ＰＺＴと略記する）等が用い
られる。
と、電源を切り離しても記憶状態を保持できる不揮発性
メモリを構成できる。強誘電体としては、チタン酸スト
ロンチュ−ム（ＳｒＴｉＯ3、ＳＴＯと略記する）、チ
タン酸バリウムストロンチューム（ＢａxＳｒ1-xＴｉＯ
3．ＢＳＴと略記する）、チタン酸鉛ジルコニューム
（Ｐｂ1-xＺｒxＴｉＯ3、ＰＺＴと略記する）等が用い
られる。
【０００７】これらの誘電体は、酸化物であり、成膜後
酸素を含む酸化性雰囲気中で熱処理（アニール）するこ
とが望まれる。このため、下部電極は耐酸化性の高い金
属、酸化しても導電性を保つ金属またはその酸化物で形
成することが望まれる。このような金属としてＲｕ、Ｉ
ｒ、Ｐｔのようなレアメタルが検討されている。なお、
レアメタルは貴金属を含む概念である。
酸素を含む酸化性雰囲気中で熱処理（アニール）するこ
とが望まれる。このため、下部電極は耐酸化性の高い金
属、酸化しても導電性を保つ金属またはその酸化物で形
成することが望まれる。このような金属としてＲｕ、Ｉ
ｒ、Ｐｔのようなレアメタルが検討されている。なお、
レアメタルは貴金属を含む概念である。
【０００８】レアメタルを電極、配線として使用する場
合、いくつかの問題がある。レアメタルは、酸化シリコ
ン（ＳｉＯ2，ＳｉＯと略記する）、窒化シリコン（Ｓ
ｉＮx，ＳｉＮと略記する）等の絶縁膜との密着性が悪
い。レアメタル層上に形成した絶縁膜は、容易に剥離し
てしまう。絶縁膜とレアメタル層との密着性を増強する
ため、金属又は金属窒化物の密着層をレアメタル層と絶
縁層との間に挿入することが検討されている。
合、いくつかの問題がある。レアメタルは、酸化シリコ
ン（ＳｉＯ2，ＳｉＯと略記する）、窒化シリコン（Ｓ
ｉＮx，ＳｉＮと略記する）等の絶縁膜との密着性が悪
い。レアメタル層上に形成した絶縁膜は、容易に剥離し
てしまう。絶縁膜とレアメタル層との密着性を増強する
ため、金属又は金属窒化物の密着層をレアメタル層と絶
縁層との間に挿入することが検討されている。
【０００９】しかしながら、金属窒化膜は酸化物誘電体
と直接接すると、酸化物誘電体から酸素を奪い、酸化物
誘電体の誘電特性を劣化させる性質を有する。従って、
レアメタル層の上に酸化物誘電体膜を形成する領域にお
いては、密着層を除去する必要がある。
と直接接すると、酸化物誘電体から酸素を奪い、酸化物
誘電体の誘電特性を劣化させる性質を有する。従って、
レアメタル層の上に酸化物誘電体膜を形成する領域にお
いては、密着層を除去する必要がある。
【００１０】高集積度のメモリー装置においては、キャ
パシタ電極が極めて薄いレアメタル層で形成される。極
めて薄いレアメタル層を欠陥やピンホールなしに形成す
ることは困難である。
パシタ電極が極めて薄いレアメタル層で形成される。極
めて薄いレアメタル層を欠陥やピンホールなしに形成す
ることは困難である。
【００１１】
【発明が解決しようとする課題】以上説明したように、
半導体メモリ装置において、構造が微細化されるにつ
れ、種々の解決すべき課題が生じている。
半導体メモリ装置において、構造が微細化されるにつ
れ、種々の解決すべき課題が生じている。
【００１２】本発明の第１の目的は、シリンダ型キャパ
シタを形成する際、他の構成要素の破壊、劣化を防止で
きる半導体装置の製造方法を提供することである。
シタを形成する際、他の構成要素の破壊、劣化を防止で
きる半導体装置の製造方法を提供することである。
【００１３】本発明の第２の目的は、微細化に適し、信
頼性の高い半導体装置の製造方法を提供することであ
る。
頼性の高い半導体装置の製造方法を提供することであ
る。
【００１４】本発明の第３の目的は、微細化に適し、信
頼性の高い半導体装置を提供することである。
頼性の高い半導体装置を提供することである。
【００１５】
【課題を解決するための手段】本発明の１観点によれ
ば、ア）半導体基板上に配置された第１の絶縁層中に、
金属または金属化合物のプラグを形成する工程と、
（イ）前記第１の絶縁層上に、第２の絶縁層を形成する
工程と、（ウ）前記第２の絶縁層を貫通して、底面に前
記プラグ表面を露出する開口を形成する工程と、（エ）
前記開口内面上に、レアメタルの電極層と前記電極層内
面を覆う保護誘電体膜とを形成する工程であって、前記
保護誘電体膜は前記第１および第２の絶縁層および前記
金属または金属化合物とエッチング特性の異なる材料で
形成される工程と、（オ）前記シリンダ状の電極層の内
面を前記保護誘電体膜で覆った状態で、前記シリンダ外
の前記第２の絶縁層をエッチングにより除去する工程と
を含む半導体装置の製造方法が提供される。本発明の他
の観点によれば、半導体素子を形成した半導体基板と、
前記半導体基板上に配置された絶縁層と、前記絶縁層上
に配置され、前記半導体素子に電気的に接続されたシリ
ンダ型のキャパシタ下部電極と、前記キャパシタ下部電
極表面上に配置され、前記シリンダの内面上の厚さが前
記シリンダの外面上の厚さよりも厚いキャパシタ保護誘
電体膜と、前記キャパシタ保護誘電体膜上に配置された
キャパシタ上部電極とを有する半導体装置が提供され
る。
ば、ア）半導体基板上に配置された第１の絶縁層中に、
金属または金属化合物のプラグを形成する工程と、
（イ）前記第１の絶縁層上に、第２の絶縁層を形成する
工程と、（ウ）前記第２の絶縁層を貫通して、底面に前
記プラグ表面を露出する開口を形成する工程と、（エ）
前記開口内面上に、レアメタルの電極層と前記電極層内
面を覆う保護誘電体膜とを形成する工程であって、前記
保護誘電体膜は前記第１および第２の絶縁層および前記
金属または金属化合物とエッチング特性の異なる材料で
形成される工程と、（オ）前記シリンダ状の電極層の内
面を前記保護誘電体膜で覆った状態で、前記シリンダ外
の前記第２の絶縁層をエッチングにより除去する工程と
を含む半導体装置の製造方法が提供される。本発明の他
の観点によれば、半導体素子を形成した半導体基板と、
前記半導体基板上に配置された絶縁層と、前記絶縁層上
に配置され、前記半導体素子に電気的に接続されたシリ
ンダ型のキャパシタ下部電極と、前記キャパシタ下部電
極表面上に配置され、前記シリンダの内面上の厚さが前
記シリンダの外面上の厚さよりも厚いキャパシタ保護誘
電体膜と、前記キャパシタ保護誘電体膜上に配置された
キャパシタ上部電極とを有する半導体装置が提供され
る。
【００１６】
【発明の実施の形態】本発明者らは、シリンダ型キャパ
シタを作成すると、下部電極とプラグとの電気的接触が
損なわれる場合があることを見出した。プラグ上部が消
失し、下部電極との接続が失われている。この原因とし
て、ウエットエッチング時に薬液がレアメタル層を浸透
することを考慮した。
シタを作成すると、下部電極とプラグとの電気的接触が
損なわれる場合があることを見出した。プラグ上部が消
失し、下部電極との接続が失われている。この原因とし
て、ウエットエッチング時に薬液がレアメタル層を浸透
することを考慮した。
【００１７】開口を形成した犠牲膜上に、密着層、下部
電極層を積層し、シリンダ状下部電極を形成した後、犠
成膜、露出した密着層はウエットエッチングで除去す
る。この除去工程において、シリンダ型下部電極の内側
から外側に向い薬液が浸透すると、シリンダ型下部電極
の下に配置されたプラグが溶解されてしまう。
電極層を積層し、シリンダ状下部電極を形成した後、犠
成膜、露出した密着層はウエットエッチングで除去す
る。この除去工程において、シリンダ型下部電極の内側
から外側に向い薬液が浸透すると、シリンダ型下部電極
の下に配置されたプラグが溶解されてしまう。
【００１８】以下、図面を参照して本発明の実施例を説
明する。
明する。
【００１９】図１（Ａ）に示すように、ｐ型表面領域を
有するＳｉ基板１１表面にシャロートレンチアイソレー
ション（ＳＴＩ）によりＳｉＯの分離領域１２を形成す
る。分離領域１２で画定された活性領域表面に絶縁ゲー
ト電極１３を形成する。
有するＳｉ基板１１表面にシャロートレンチアイソレー
ション（ＳＴＩ）によりＳｉＯの分離領域１２を形成す
る。分離領域１２で画定された活性領域表面に絶縁ゲー
ト電極１３を形成する。
【００２０】図１（Ｂ）に示すように、絶縁ゲート電極
は、Ｓｉ表面に形成されたＳｉＯ層のゲート絶縁膜２１
と、その上に形成された多結晶シリコンの下層ゲート電
極２２と、その上に形成されたタングステンシリサイド
（ＷＳｉと略記する）等の上層ゲート電極２３と、その
上に形成されたＳｉＮ等のエッチストッパ層２４と、ゲ
ート電極側壁を覆う窒化シリコン（ＳｉＮx、ＳｉＮと
略記する）等のサイドウォールエッチストッパ２５とを
有する。なお、図示の簡略化のため、以降の図面におい
ても絶縁ゲート電極は簡略化した構成１３で示す。
は、Ｓｉ表面に形成されたＳｉＯ層のゲート絶縁膜２１
と、その上に形成された多結晶シリコンの下層ゲート電
極２２と、その上に形成されたタングステンシリサイド
（ＷＳｉと略記する）等の上層ゲート電極２３と、その
上に形成されたＳｉＮ等のエッチストッパ層２４と、ゲ
ート電極側壁を覆う窒化シリコン（ＳｉＮx、ＳｉＮと
略記する）等のサイドウォールエッチストッパ２５とを
有する。なお、図示の簡略化のため、以降の図面におい
ても絶縁ゲート電極は簡略化した構成１３で示す。
【００２１】絶縁ゲート電極１３をマスクとしてｎ型不
純物をイオン注入し、ソース／ドレイン領域Ｓ／Ｄを形
成する。その後、絶縁ゲート電極１３を覆ってＳｉＯ等
の第１層間絶縁膜１４を形成する。第１層間絶縁膜１４
の所要個所にコンタクト孔を開口し、多結晶シリコンの
プラグ１５を形成する。なお、プラグの形成は、化学気
相堆積（ＣＶＤ）による堆積と化学機械研磨（ＣＭ
Ｐ）、エッチバック等による不要部除去によって行な
う。
純物をイオン注入し、ソース／ドレイン領域Ｓ／Ｄを形
成する。その後、絶縁ゲート電極１３を覆ってＳｉＯ等
の第１層間絶縁膜１４を形成する。第１層間絶縁膜１４
の所要個所にコンタクト孔を開口し、多結晶シリコンの
プラグ１５を形成する。なお、プラグの形成は、化学気
相堆積（ＣＶＤ）による堆積と化学機械研磨（ＣＭ
Ｐ）、エッチバック等による不要部除去によって行な
う。
【００２２】その後、基板全面上にＳｉＯ，ＢＰＳＧ等
の第２層間絶縁膜１６を形成する。なお、第２層間絶縁
膜１６は、一旦途中のレベルまで絶縁層を堆積し、ビッ
ト線ＢＬを形成した後、ビット線ＢＬを埋め込むように
残りの部分の絶縁層の堆積を行なう。
の第２層間絶縁膜１６を形成する。なお、第２層間絶縁
膜１６は、一旦途中のレベルまで絶縁層を堆積し、ビッ
ト線ＢＬを形成した後、ビット線ＢＬを埋め込むように
残りの部分の絶縁層の堆積を行なう。
【００２３】図１（Ｃ）に示すように、絶縁膜１６−１
を形成した後、所要の接続孔を形成し、ビット線用プラ
グの表面を露出する。次に、例えば、下からＴｉ層、Ｔ
ｉＮ層、Ｗ層の積層からなるビット線層を形成し、さら
にその表面上にＳｉＮ層を形成する。ＳｉＮ層上にレジ
ストパターンを形成し、ＳｉＮ層、Ｗ層、ＴｉＮ層、Ｔ
ｉ層をパターニングすることにより、ビット線２７、エ
ッチングストッパーＳｉＮ層２８からなるパターンを形
成する。
を形成した後、所要の接続孔を形成し、ビット線用プラ
グの表面を露出する。次に、例えば、下からＴｉ層、Ｔ
ｉＮ層、Ｗ層の積層からなるビット線層を形成し、さら
にその表面上にＳｉＮ層を形成する。ＳｉＮ層上にレジ
ストパターンを形成し、ＳｉＮ層、Ｗ層、ＴｉＮ層、Ｔ
ｉ層をパターニングすることにより、ビット線２７、エ
ッチングストッパーＳｉＮ層２８からなるパターンを形
成する。
【００２４】さらに、ＳｉＮ層を形成し、反応性イオン
エッチング（ＲＩＥ）等による異方性エッチングを行な
って、ビット線側壁を保護するＳｉＮサイドウォールエ
ッチストッパ２９を形成する。その後、ＳｉＯ、ＢＰＳ
Ｇ等の絶縁膜１６−２を形成し、ＣＭＰ等により表面を
平坦化する。
エッチング（ＲＩＥ）等による異方性エッチングを行な
って、ビット線側壁を保護するＳｉＮサイドウォールエ
ッチストッパ２９を形成する。その後、ＳｉＯ、ＢＰＳ
Ｇ等の絶縁膜１６−２を形成し、ＣＭＰ等により表面を
平坦化する。
【００２５】このようにして、ビット線ＢＬを含む第２
層間絶縁膜１６が形成される。なお、第２層間絶縁膜１
６の内、ビット線の上部では、上述のＳｉＮ層２８が露
出している。
層間絶縁膜１６が形成される。なお、第２層間絶縁膜１
６の内、ビット線の上部では、上述のＳｉＮ層２８が露
出している。
【００２６】第２層間絶縁膜１６を貫通して蓄積ノード
用プラグ１５に達する接続孔を、ビット線に対してセル
フアラインドコンタクト法（ＳＡＣ）で形成する。接続
孔内にＴｉ層、ＴｉＮ層を成膜した後、接続孔の内部を
埋め込むようにＣＶＤによるＷのブランケット成長を行
なう。第２層間絶縁膜１６上のＷ層、ＴｉＮ層、Ｔｉ層
をＣＭＰ又はエッチバックによって除去する。このよう
にして、Ｗプラグ１７が形成される。なお、プラグは、
Ｗ等の金属の他、ＴｉＮ，ＷＮ等の金属化合物で形成す
ることもできる。
用プラグ１５に達する接続孔を、ビット線に対してセル
フアラインドコンタクト法（ＳＡＣ）で形成する。接続
孔内にＴｉ層、ＴｉＮ層を成膜した後、接続孔の内部を
埋め込むようにＣＶＤによるＷのブランケット成長を行
なう。第２層間絶縁膜１６上のＷ層、ＴｉＮ層、Ｔｉ層
をＣＭＰ又はエッチバックによって除去する。このよう
にして、Ｗプラグ１７が形成される。なお、プラグは、
Ｗ等の金属の他、ＴｉＮ，ＷＮ等の金属化合物で形成す
ることもできる。
【００２７】図１（Ｄ）に示すように、基板温度をＳｉ
Ｎ成膜温度に設定し、アンモニアガスとジクロルシラン
等のポリクロルシランやポリシランとの混合ガスを供給
することにより、第２層間絶縁膜１６表面上にＳｉＮ層
３１をＣＶＤで成膜する。このＳｉＮ層３１は、Ｗプラ
グ１７表面を覆うと共に、その上に形成する酸化膜のエ
ッチングにおいてエッチストッパの機能を有する。
Ｎ成膜温度に設定し、アンモニアガスとジクロルシラン
等のポリクロルシランやポリシランとの混合ガスを供給
することにより、第２層間絶縁膜１６表面上にＳｉＮ層
３１をＣＶＤで成膜する。このＳｉＮ層３１は、Ｗプラ
グ１７表面を覆うと共に、その上に形成する酸化膜のエ
ッチングにおいてエッチストッパの機能を有する。
【００２８】図２（Ａ）に示すように、ＳｉＮ層３１の
成膜後、ＳｉＯ層３２を形成し、さらにＳｉＮ層３３を
形成する。ＳｉＮ層３３はその上に形成する酸化膜等の
犠牲膜のエッチングにおいてエッチストッパとしての機
能を有する。ＳｉＮ層３１、３３は、例えば共に厚さ４
０ｎｍとし、ＳｉＯ層３２は厚さ１００ｎｍとする。こ
れら第１エッチストッパ層３１、中間層３２、第２エッ
チストッパ層３３は、後に形成するキャパシタの下部電
極に対する支持力を増強するために台座を構成する積層
である。
成膜後、ＳｉＯ層３２を形成し、さらにＳｉＮ層３３を
形成する。ＳｉＮ層３３はその上に形成する酸化膜等の
犠牲膜のエッチングにおいてエッチストッパとしての機
能を有する。ＳｉＮ層３１、３３は、例えば共に厚さ４
０ｎｍとし、ＳｉＯ層３２は厚さ１００ｎｍとする。こ
れら第１エッチストッパ層３１、中間層３２、第２エッ
チストッパ層３３は、後に形成するキャパシタの下部電
極に対する支持力を増強するために台座を構成する積層
である。
【００２９】なお、酸化膜エッチングにおけるエッチス
トッパ層は、酸化膜のエッチレートに対し、選択比が１
０以上あることが望ましい。ＳｉＮの他、ＴａＯ、酸化
ニオビウム（ＮｂＯと略記する）等を用いることができ
る。ＴａＯやＮｂＯを用いる場合は、１０ｎｍ以上の膜
厚とすることが好ましい。さらに、酸化チタニウム（Ｔ
ｉＯと略記する）、アルミナ等を用いることも可能であ
ろう。
トッパ層は、酸化膜のエッチレートに対し、選択比が１
０以上あることが望ましい。ＳｉＮの他、ＴａＯ、酸化
ニオビウム（ＮｂＯと略記する）等を用いることができ
る。ＴａＯやＮｂＯを用いる場合は、１０ｎｍ以上の膜
厚とすることが好ましい。さらに、酸化チタニウム（Ｔ
ｉＯと略記する）、アルミナ等を用いることも可能であ
ろう。
【００３０】上側ＳｉＮ層３３の上に、厚い酸化シリコ
ン層３４を形成する。酸化シリコン層３４は、台座とな
る絶縁層３１、３２、３３と共にキャパシタの下部電極
を形成する際の型を提供する部材であり、後に除去され
る犠牲膜である。例えば、約８００ｎｍのキャパシタに
合わせた厚さを有する。
ン層３４を形成する。酸化シリコン層３４は、台座とな
る絶縁層３１、３２、３３と共にキャパシタの下部電極
を形成する際の型を提供する部材であり、後に除去され
る犠牲膜である。例えば、約８００ｎｍのキャパシタに
合わせた厚さを有する。
【００３１】酸化シリコン層３４の上に、レジスト層を
塗布し、露光現像することによりレジストパターンＰＲ
１を形成する。レジストパターンＰＲ１は、キャパシタ
を形成する領域に開口を有する。なお、開口の直径は、
例えば約１３０ｎｍである。
塗布し、露光現像することによりレジストパターンＰＲ
１を形成する。レジストパターンＰＲ１は、キャパシタ
を形成する領域に開口を有する。なお、開口の直径は、
例えば約１３０ｎｍである。
【００３２】レジストパターンＰＲ１をエッチングマス
クとし、酸化シリコン層３４を反応性イオンエッチング
（ＲＩＥ）により異方的にエッチングする。このエッチ
ングは上側ＳｉＮ層３３でストップする。エッチング条
件を切り換えてＳｉＮ層３３をエッチングした後、さら
に下のＳｉＯ層３２を酸化シリコンエッチングによりエ
ッチングする。この酸化シリコンのエッチングは、下側
ＳｉＮ層３１表面でストップする。
クとし、酸化シリコン層３４を反応性イオンエッチング
（ＲＩＥ）により異方的にエッチングする。このエッチ
ングは上側ＳｉＮ層３３でストップする。エッチング条
件を切り換えてＳｉＮ層３３をエッチングした後、さら
に下のＳｉＯ層３２を酸化シリコンエッチングによりエ
ッチングする。この酸化シリコンのエッチングは、下側
ＳｉＮ層３１表面でストップする。
【００３３】酸化シリコンのエッチングにおいて、Ｓｉ
Ｎ層は約１／１０以下のエッチレートしか有さず、Ｓｉ
Ｏ層３２を完全にエッチングしても、ＳｉＮ層３１は十
分量残存する。ここで再びエッチング条件を変更し、Ｓ
ｉＮ層３１をエッチングし、プラグ１７の表面を露出す
る。
Ｎ層は約１／１０以下のエッチレートしか有さず、Ｓｉ
Ｏ層３２を完全にエッチングしても、ＳｉＮ層３１は十
分量残存する。ここで再びエッチング条件を変更し、Ｓ
ｉＮ層３１をエッチングし、プラグ１７の表面を露出す
る。
【００３４】レジストパターンＰＲ１は、酸化シリコン
層３４のエッチングが終了した後、ＳｉＮ層３１のエッ
チングを行なうまでの期間にアッシングにより除去する
ことが好ましい。アッシング時にプラグ１７の表面をＳ
ｉＮ層３１で覆うことにより、プラグの酸化を防止でき
る。
層３４のエッチングが終了した後、ＳｉＮ層３１のエッ
チングを行なうまでの期間にアッシングにより除去する
ことが好ましい。アッシング時にプラグ１７の表面をＳ
ｉＮ層３１で覆うことにより、プラグの酸化を防止でき
る。
【００３５】図２（Ｂ）に示すように、このようにして
形成されたキャパシタ用開口ＳＮ内に、密着層として例
えば厚さ５ｎｍ〜２０ｎｍのＴｉＮ層をＣＶＤで成膜す
る。ＴｉＮ層のＣＶＤは、例えばＴｉＣｌ4とＮＨ3をソ
ースガスとして用い、５３０℃以上の成膜温度で行な
う。成膜温度を５３０℃以上とすることにより、膜中に
残る塩素濃度を３ａｔｍ％以下にすることができる。
形成されたキャパシタ用開口ＳＮ内に、密着層として例
えば厚さ５ｎｍ〜２０ｎｍのＴｉＮ層をＣＶＤで成膜す
る。ＴｉＮ層のＣＶＤは、例えばＴｉＣｌ4とＮＨ3をソ
ースガスとして用い、５３０℃以上の成膜温度で行な
う。成膜温度を５３０℃以上とすることにより、膜中に
残る塩素濃度を３ａｔｍ％以下にすることができる。
【００３６】密着層は、レアメタル等で形成される下部
電極を台座積層および犠成膜にしっかり支持するための
層であり、Ｔｉ、Ｔａ等の金属、ＷＮ、ＴｉＮ、ＴａＮ
等の金属窒化物を用いることができる。
電極を台座積層および犠成膜にしっかり支持するための
層であり、Ｔｉ、Ｔａ等の金属、ＷＮ、ＴｉＮ、ＴａＮ
等の金属窒化物を用いることができる。
【００３７】ＴｉＮ層３５の上に、下部電極となるレア
メタル層をＣＶＤで形成する。例えば、ジエチルシクロ
ペンタルテニウムＲｕ（ＥｔＣｐ）2をソースガスと
し、酸素を触媒として用い、厚さ約３０ｎｍのＲｕ層３
６を成膜する。なお、Ｒｕ（ＥｔＣｐ）2の代りに、ジ
シクロペンタルテニウムＲｕ（Ｃｐ）2をソースガスと
して用いることもできる。それぞれのソースガスをＴＨ
Ｆ等の溶媒に溶かして供給しても良い。成膜温度を３５
０℃以下とすることにより、反応律速のＣＶＤが行わ
れ、カバレージ良い成膜が行われる。
メタル層をＣＶＤで形成する。例えば、ジエチルシクロ
ペンタルテニウムＲｕ（ＥｔＣｐ）2をソースガスと
し、酸素を触媒として用い、厚さ約３０ｎｍのＲｕ層３
６を成膜する。なお、Ｒｕ（ＥｔＣｐ）2の代りに、ジ
シクロペンタルテニウムＲｕ（Ｃｐ）2をソースガスと
して用いることもできる。それぞれのソースガスをＴＨ
Ｆ等の溶媒に溶かして供給しても良い。成膜温度を３５
０℃以下とすることにより、反応律速のＣＶＤが行わ
れ、カバレージ良い成膜が行われる。
【００３８】レアメタルは、酸化されづらいだけでな
く、酸化しても導電性を保つ。従って、酸化性雰囲気中
でアニールを行なっても、電極の性能を保つ。なお、レ
アメタルの代りにレアメタル酸化物を用いても良い。Ｒ
ｕ層３６と絶縁体の台座積層との間にＴｉＮ層３５が挿
入されているため。Ｒｕ層３６の台座に対する密着性が
向上する。
く、酸化しても導電性を保つ。従って、酸化性雰囲気中
でアニールを行なっても、電極の性能を保つ。なお、レ
アメタルの代りにレアメタル酸化物を用いても良い。Ｒ
ｕ層３６と絶縁体の台座積層との間にＴｉＮ層３５が挿
入されているため。Ｒｕ層３６の台座に対する密着性が
向上する。
【００３９】Ｒｕ層３６を成膜した後、その上にエッチ
ングにおける耐性を有する誘電体膜３７ｐを保護層とし
て成膜する。例えば、Ｔａ（Ｏ（Ｃ2Ｈ5））5とＯ２を
用いたＣＶＤにより、厚さ約１０ｎｍ以下のアモルファ
スＴａＯ膜３７ｐを成膜する。アモルファスＴａＯ膜
は、酸化シリコン、ＴｉＮのエッチングにおいてエッチ
ング速度が極めて遅く、かつピンホールが出来にくい。
このＴａＯ膜３７ｐは、シリンダ状Ｒｕ層３６の内面を
覆い、ウエットエッチング時にエッチャントの浸み込み
を防止する保護膜となる。
ングにおける耐性を有する誘電体膜３７ｐを保護層とし
て成膜する。例えば、Ｔａ（Ｏ（Ｃ2Ｈ5））5とＯ２を
用いたＣＶＤにより、厚さ約１０ｎｍ以下のアモルファ
スＴａＯ膜３７ｐを成膜する。アモルファスＴａＯ膜
は、酸化シリコン、ＴｉＮのエッチングにおいてエッチ
ング速度が極めて遅く、かつピンホールが出来にくい。
このＴａＯ膜３７ｐは、シリンダ状Ｒｕ層３６の内面を
覆い、ウエットエッチング時にエッチャントの浸み込み
を防止する保護膜となる。
【００４０】酸化シリコン層３４表面上に堆積したＴａ
Ｏ膜３７ｐ、Ｒｕ層３６、ＴｉＮ層３５は除去する。こ
の除去のためのＣＭＰにおいて、開口ＳＮ内に加工時の
ゴミが残ったり、ダメージが入るのを防ぐため、開口Ｓ
Ｎを詰め物ＳＦで充填する。詰め物ＳＦとしては、レジ
スト、スピンオングラス（ＳＯＧ）等を用いることがで
きる。これらを塗布すると、酸化シリコン層表面にも詰
め物の層ＳＦが形成される。
Ｏ膜３７ｐ、Ｒｕ層３６、ＴｉＮ層３５は除去する。こ
の除去のためのＣＭＰにおいて、開口ＳＮ内に加工時の
ゴミが残ったり、ダメージが入るのを防ぐため、開口Ｓ
Ｎを詰め物ＳＦで充填する。詰め物ＳＦとしては、レジ
スト、スピンオングラス（ＳＯＧ）等を用いることがで
きる。これらを塗布すると、酸化シリコン層表面にも詰
め物の層ＳＦが形成される。
【００４１】このように開口内を詰め物で埋め戻した
後、ＣＭＰを行なって酸化シリコン層３４表面上の詰め
物ＳＦ、ＴａＯ膜３７ｐ、Ｒｕ層３６、ＴｉＮ層３５を
除去する。
後、ＣＭＰを行なって酸化シリコン層３４表面上の詰め
物ＳＦ、ＴａＯ膜３７ｐ、Ｒｕ層３６、ＴｉＮ層３５を
除去する。
【００４２】図３（Ａ）は、ＣＭＰを終えた基板の構造
を示す。開口ＳＮ内にＴｉＮ層３５、Ｒｕ層３６、Ｔａ
Ｏ膜３７ｐ、詰め物ＳＦが残される。下部電極となるＲ
ｕ層３６は、底面と閉じたループ状の側面を有するカッ
プ状のシリンダ形状を有する。Ｒｕ層３６の内面はＴａ
Ｏ膜３７ｐにより覆われている。
を示す。開口ＳＮ内にＴｉＮ層３５、Ｒｕ層３６、Ｔａ
Ｏ膜３７ｐ、詰め物ＳＦが残される。下部電極となるＲ
ｕ層３６は、底面と閉じたループ状の側面を有するカッ
プ状のシリンダ形状を有する。Ｒｕ層３６の内面はＴａ
Ｏ膜３７ｐにより覆われている。
【００４３】図３（Ｂ）に示すように、酸化シリコン層
３４及び開口ＳＮ内の詰め物ＳＦを除去する。詰め物Ｓ
ＦがＳＯＧの場合は、酸化シリコン層３４と詰め物をウ
エットエッチングにより同時に除去することができる。
詰め物ＳＦがレジストの場合には、酸化シリコン層３４
を除去した後、開口ＳＮ内に残ったレジストをレジスト
剥離剤、アッシング等により除去する。
３４及び開口ＳＮ内の詰め物ＳＦを除去する。詰め物Ｓ
ＦがＳＯＧの場合は、酸化シリコン層３４と詰め物をウ
エットエッチングにより同時に除去することができる。
詰め物ＳＦがレジストの場合には、酸化シリコン層３４
を除去した後、開口ＳＮ内に残ったレジストをレジスト
剥離剤、アッシング等により除去する。
【００４４】なお、酸化シリコン層３４のエッチング
は、希弗酸によるウエットエッチングで行ないＳｉＮ層
３３によってストップされる。ＳｉＮ層３１、ＳｉＯ層
３２、ＳｉＮ層３３が残ることにより、下部電極３６は
その下部でこれら３層による台座により支持され、倒れ
等が防止される。
は、希弗酸によるウエットエッチングで行ないＳｉＮ層
３３によってストップされる。ＳｉＮ層３１、ＳｉＯ層
３２、ＳｉＮ層３３が残ることにより、下部電極３６は
その下部でこれら３層による台座により支持され、倒れ
等が防止される。
【００４５】なお、上述の実施例においては、下部電極
のレアメタル層と台座となる絶縁層との間に密着層であ
るＴｉＮ層を用いた。密着層は必ずしも必須ではない。
密着層を省略してシリンダ状下部電極を形成してもよ
い。
のレアメタル層と台座となる絶縁層との間に密着層であ
るＴｉＮ層を用いた。密着層は必ずしも必須ではない。
密着層を省略してシリンダ状下部電極を形成してもよ
い。
【００４６】図４は、密着層を省略した構成を示す。台
座となるＳｉＮ層３１、酸化シリコン層３２、ＳｉＮ層
３３に支持されてレアメタルの下部電極３６が形成され
ている。レアメタル層３６の内面上にＴａＯ等の保護層
３７ｐが形成されている。この構成においても、シリン
ダ型レアメタル層３６内面は、保護層３７ｐにより覆わ
れている。
座となるＳｉＮ層３１、酸化シリコン層３２、ＳｉＮ層
３３に支持されてレアメタルの下部電極３６が形成され
ている。レアメタル層３６の内面上にＴａＯ等の保護層
３７ｐが形成されている。この構成においても、シリン
ダ型レアメタル層３６内面は、保護層３７ｐにより覆わ
れている。
【００４７】例えば、図４で示すように位置ずれが生
じ、シリンダ型下部電極３６の位置が下方のＷプラグ１
７から位置ずれを生じているとする。ＴａＯ膜３７ｐが
存在しない場合、薄いＲｕ層３６を通ってＨＦ溶液が浸
み出すと、その下に配置された酸化シリコン層１６はエ
ッチされてしまう。ＴａＯ膜３７ｐが下部電極３６内面
上を覆っているため、下部電極内面から外側に向けての
溶液の浸み出しは防止される。
じ、シリンダ型下部電極３６の位置が下方のＷプラグ１
７から位置ずれを生じているとする。ＴａＯ膜３７ｐが
存在しない場合、薄いＲｕ層３６を通ってＨＦ溶液が浸
み出すと、その下に配置された酸化シリコン層１６はエ
ッチされてしまう。ＴａＯ膜３７ｐが下部電極３６内面
上を覆っているため、下部電極内面から外側に向けての
溶液の浸み出しは防止される。
【００４８】図５（Ａ）に示すように、シリンダ型下部
電極３６の外面上に形成されているＴｉＮ層３５を除去
する。ＴｉＮ層３５の除去は、硫酸と過酸化水素の混合
液、塩酸と過酸化水素の混合液、過酸化水素とアンモニ
アの混合液のいずれかによるウェットエッチングにより
行なう。なお、詰め物ＳＦがレジストの場合、あらかじ
め除去していなくとも、このウェットエッチング処理の
際に除去されてしまうことになる。ウェットエッチング
により、ＴｉＮ層はエッチストッパ膜３３表面よりリセ
スした位置までエッチングされる。より下方には、Ｔｉ
Ｎ層３５ｒが残り、台座とシリンダ型下部電極との支持
を確実にする。
電極３６の外面上に形成されているＴｉＮ層３５を除去
する。ＴｉＮ層３５の除去は、硫酸と過酸化水素の混合
液、塩酸と過酸化水素の混合液、過酸化水素とアンモニ
アの混合液のいずれかによるウェットエッチングにより
行なう。なお、詰め物ＳＦがレジストの場合、あらかじ
め除去していなくとも、このウェットエッチング処理の
際に除去されてしまうことになる。ウェットエッチング
により、ＴｉＮ層はエッチストッパ膜３３表面よりリセ
スした位置までエッチングされる。より下方には、Ｔｉ
Ｎ層３５ｒが残り、台座とシリンダ型下部電極との支持
を確実にする。
【００４９】このＴｉＮ層のウェットエッチングにおい
ても、下部電極３６内面上には保護層３７ｐが形成され
ているため、下部電極３６の欠陥やピンホールを介した
エッチャントの浸み出しが防止される。保護層３７ｐを
設けない場合、下部電極３６の欠陥やピンホールを介し
て薬液が下部電極３６外側に浸み出すと、Ｗプラグ１７
を溶解してしまう。
ても、下部電極３６内面上には保護層３７ｐが形成され
ているため、下部電極３６の欠陥やピンホールを介した
エッチャントの浸み出しが防止される。保護層３７ｐを
設けない場合、下部電極３６の欠陥やピンホールを介し
て薬液が下部電極３６外側に浸み出すと、Ｗプラグ１７
を溶解してしまう。
【００５０】図５（Ｂ）に示すように、下部電極３６の
表面にＴａＯのキャパシタ誘電体膜３７ｆを形成する。
誘電体膜３７ｆは、下部電極３６及び保護膜３７ｐの露
出表面を覆う。誘電体膜３７ｆの厚さは、例えば約１５
ｎｍである。例えば、基板を反応律速のＣＶＤ温度に加
熱し、Ｔａ（Ｏ（Ｃ2Ｈ5））5とＯ2による減圧化学気相
堆積（ＬＰ−ＣＶＤ）により誘電体膜３７ｆをカバレー
ジ良く成膜する。反応律速となる温度領域は、例えば５
５０℃より低い温度である。
表面にＴａＯのキャパシタ誘電体膜３７ｆを形成する。
誘電体膜３７ｆは、下部電極３６及び保護膜３７ｐの露
出表面を覆う。誘電体膜３７ｆの厚さは、例えば約１５
ｎｍである。例えば、基板を反応律速のＣＶＤ温度に加
熱し、Ｔａ（Ｏ（Ｃ2Ｈ5））5とＯ2による減圧化学気相
堆積（ＬＰ−ＣＶＤ）により誘電体膜３７ｆをカバレー
ジ良く成膜する。反応律速となる温度領域は、例えば５
５０℃より低い温度である。
【００５１】図６（Ａ）は、Ｒｕ層３６表面上の誘電体
層を拡大して示す。Ｒｕ層３６は、ＣＶＤで形成され、
成長表面に凹凸を有する場合がある。凹凸を有する場
合、突出部においては電界集中が生じ、誘電破壊を生じ
易い。シリンダ型下部電極３６の内面上においては、保
護膜として用いたＴａＯ膜３７ｐと、キャパシタ誘電体
膜として成膜したＴａＯ膜３７ｆが積層され、全体とし
ての誘電体膜３７の膜厚は厚くなる。従って、Ｒｕ層３
７内面上に凹凸が生じていても、外面上よりも厚いＴａ
Ｏ膜３７が形成されるため、誘電体膜３７の誘電破壊は
効率的に防止される。
層を拡大して示す。Ｒｕ層３６は、ＣＶＤで形成され、
成長表面に凹凸を有する場合がある。凹凸を有する場
合、突出部においては電界集中が生じ、誘電破壊を生じ
易い。シリンダ型下部電極３６の内面上においては、保
護膜として用いたＴａＯ膜３７ｐと、キャパシタ誘電体
膜として成膜したＴａＯ膜３７ｆが積層され、全体とし
ての誘電体膜３７の膜厚は厚くなる。従って、Ｒｕ層３
７内面上に凹凸が生じていても、外面上よりも厚いＴａ
Ｏ膜３７が形成されるため、誘電体膜３７の誘電破壊は
効率的に防止される。
【００５２】図５（Ｂ）に戻り、ＴｉＮ密着層３５ｒ
は、エッチストッパ層表面からリセスした位置までエッ
チされている。反応律速のＴａＯ膜は、このリセスに入
り込んで成長し、ＴａＯ膜３７ｘを形成する。ＴａＯ膜
３７ｘは、リセス内でＴｉＮ層３５と接する。
は、エッチストッパ層表面からリセスした位置までエッ
チされている。反応律速のＴａＯ膜は、このリセスに入
り込んで成長し、ＴａＯ膜３７ｘを形成する。ＴａＯ膜
３７ｘは、リセス内でＴｉＮ層３５と接する。
【００５３】ＴｉＮ層３５ｒは、ＴａＯ膜３７ｘから酸
素を奪う性質を有する。従って、ＴｉＮ層３５ｒに接し
た部分のＴａＯ膜３７ｘの誘電特性は劣化し、リーク電
流を流す絶縁膜となってしまう。しかしながら、この領
域のＴａＯ膜３７ｘは、下部電極３６と絶縁膜で形成さ
れた台座積層との間に埋めているため、充分に厚いＴａ
ＯがＴｉＮと接することになり、キャパシタの電気的特
性に悪影響は及ぼさない。
素を奪う性質を有する。従って、ＴｉＮ層３５ｒに接し
た部分のＴａＯ膜３７ｘの誘電特性は劣化し、リーク電
流を流す絶縁膜となってしまう。しかしながら、この領
域のＴａＯ膜３７ｘは、下部電極３６と絶縁膜で形成さ
れた台座積層との間に埋めているため、充分に厚いＴａ
ＯがＴｉＮと接することになり、キャパシタの電気的特
性に悪影響は及ぼさない。
【００５４】キャパシタ誘電体膜として、ＴａＯ膜の
他、ＮｂＯ膜、ＴｉＯ膜、ＷＯ膜、アルミナ膜、ＳＴＯ
膜、ＢＳＴ膜、ＰＺＴ膜、それらの組み合わせを用いる
こともできる。
他、ＮｂＯ膜、ＴｉＯ膜、ＷＯ膜、アルミナ膜、ＳＴＯ
膜、ＢＳＴ膜、ＰＺＴ膜、それらの組み合わせを用いる
こともできる。
【００５５】なお、誘電体膜３７ｆを成膜する前に、シ
リンダ型下部電極３６内面上の保護膜３７ｐをＣＦ4を
含むエッチャントガスを用いたドライエッチングにより
除去してもよい。
リンダ型下部電極３６内面上の保護膜３７ｐをＣＦ4を
含むエッチャントガスを用いたドライエッチングにより
除去してもよい。
【００５６】図６（Ｂ）は、下部電極３６内面上の保護
膜３７ｐを除去した後、誘電体膜３７ｆを成膜した状態
を示す。Ｒｕ層３６の内面上と外面上とに、ほぼ均一の
厚さを有するＴａＯ膜３７ｆが成膜されている。Ｒｕ層
３６の成長面が滑らかな場合、キャパシタ誘電体膜を最
小の膜厚とすることにより、容量を増大することができ
る。ＴｉＮ層３５ｒが台座積層内にリセスし、このリセ
ス内にＴａＯ膜３７ｘが入り込んで形成される点は、図
５（Ｂ）同様である。
膜３７ｐを除去した後、誘電体膜３７ｆを成膜した状態
を示す。Ｒｕ層３６の内面上と外面上とに、ほぼ均一の
厚さを有するＴａＯ膜３７ｆが成膜されている。Ｒｕ層
３６の成長面が滑らかな場合、キャパシタ誘電体膜を最
小の膜厚とすることにより、容量を増大することができ
る。ＴｉＮ層３５ｒが台座積層内にリセスし、このリセ
ス内にＴａＯ膜３７ｘが入り込んで形成される点は、図
５（Ｂ）同様である。
【００５７】図７（Ａ）に示すように、誘電体膜３７ｆ
を作成した後、上部電極であるＲｕ層３８を形成する。
キャパシタの上部電極は、プレート電極となる電極であ
る。例えば、Ｒｕ（ＥｔＣｐ）2とＯ2を用い、ＣＶＤに
よりＲｕ層３８を形成する。プレート電極は、レアメタ
ルの他、ＲｕＯ等のレアメタル酸化物、ＴｉＮ，ＷＮ等
の金属窒化物、ＴｉＯＮ，ＷＯＮ等の金属酸化窒化物で
形成してもよい。
を作成した後、上部電極であるＲｕ層３８を形成する。
キャパシタの上部電極は、プレート電極となる電極であ
る。例えば、Ｒｕ（ＥｔＣｐ）2とＯ2を用い、ＣＶＤに
よりＲｕ層３８を形成する。プレート電極は、レアメタ
ルの他、ＲｕＯ等のレアメタル酸化物、ＴｉＮ，ＷＮ等
の金属窒化物、ＴｉＯＮ，ＷＯＮ等の金属酸化窒化物で
形成してもよい。
【００５８】Ｒｕ上部電極成膜後、ＴｉＮ層の物理堆積
を行なう。上部から物理堆積によりＴｉＮ層３９を形成
する。次に、ＴａＯ層４１を上述と同様のＣＶＤにより
成膜する。
を行なう。上部から物理堆積によりＴｉＮ層３９を形成
する。次に、ＴａＯ層４１を上述と同様のＣＶＤにより
成膜する。
【００５９】図７（Ｂ）に示すように、ＴａＯ層４１、
ＴｉＮ層３９、上部電極層３８のパターニングを行な
う。このパターニングにおいて、ＴａＯ層４１の上にレ
ジストパターンを形成し、このレジストパターンをエッ
チングマスクとしてＴａＯ層４１をＣＦ4をベースとし
たドライエッチングでパターニングする。ＴａＯはエッ
チング可能であり、かつマスクとしての機能を果たすこ
とができる。レジストマスクはこの段階で除去する。
ＴｉＮ層３９、上部電極層３８のパターニングを行な
う。このパターニングにおいて、ＴａＯ層４１の上にレ
ジストパターンを形成し、このレジストパターンをエッ
チングマスクとしてＴａＯ層４１をＣＦ4をベースとし
たドライエッチングでパターニングする。ＴａＯはエッ
チング可能であり、かつマスクとしての機能を果たすこ
とができる。レジストマスクはこの段階で除去する。
【００６０】次にＴａＯ層４１をマスクとし、その下の
ＴｉＮ層３９をＣｌ２とＨｅを用いたドライエッチング
で、上部電極３８をＣｌ2とＯ2を用いたドライエッチン
グでパターニングする。ＴｉＮ層３９、Ｒｕ層３８のエ
ッチングにおいては、レジスマスクが存在しないため、
蒸発したＲｕとレジストの反応などによる生成物の発生
を大幅に低減することができる。その後酸化シリコン、
ＢＰＳＧ等の層間絶縁膜４２を形成して半導体装置を完
成させる。
ＴｉＮ層３９をＣｌ２とＨｅを用いたドライエッチング
で、上部電極３８をＣｌ2とＯ2を用いたドライエッチン
グでパターニングする。ＴｉＮ層３９、Ｒｕ層３８のエ
ッチングにおいては、レジスマスクが存在しないため、
蒸発したＲｕとレジストの反応などによる生成物の発生
を大幅に低減することができる。その後酸化シリコン、
ＢＰＳＧ等の層間絶縁膜４２を形成して半導体装置を完
成させる。
【００６１】なお、中間のＴｉＮ層３９は省略すること
もできる。Ｒｕ層３８の上に、直接ＴａＯ層４１を形成
してもよい。この場合にも、ＴａＯ層４１のエッチング
終了後、直ちにレジストマスクを除去することにより、
エッチング生成物を大幅に低減することができる。な
お、ＴｉＮ層を用いる場合、ＴｉＮ層はＲｕ層３８を覆
う遮蔽膜としての役割の他、Ｒｕ層とその上に形成され
る絶縁層との間の接着層としての機能も果たし得る。接
着層としての機能は、上述のようにＴｉＮ層以外の材料
によって得ることもできる。
もできる。Ｒｕ層３８の上に、直接ＴａＯ層４１を形成
してもよい。この場合にも、ＴａＯ層４１のエッチング
終了後、直ちにレジストマスクを除去することにより、
エッチング生成物を大幅に低減することができる。な
お、ＴｉＮ層を用いる場合、ＴｉＮ層はＲｕ層３８を覆
う遮蔽膜としての役割の他、Ｒｕ層とその上に形成され
る絶縁層との間の接着層としての機能も果たし得る。接
着層としての機能は、上述のようにＴｉＮ層以外の材料
によって得ることもできる。
【００６２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば種々
の変更、改良、組み合わせが可能なことは当業者に自明
であろう。
本発明はこれらに制限されるものではない。例えば種々
の変更、改良、組み合わせが可能なことは当業者に自明
であろう。
【００６３】
【発明の効果】以上説明したように、本発明によれば、
製造工程中ウエットエッチングを行なっても、キャパシ
タ下方で意図せざるエッチングが生じることが防止され
る。
製造工程中ウエットエッチングを行なっても、キャパシ
タ下方で意図せざるエッチングが生じることが防止され
る。
【００６４】シリンダ型キャパシタ下部電極の内面上
に、外面上よりも厚いキャパシタ誘電体膜を形成するこ
とにより誘電破壊を効率的に防止できるキャパシタが提
供される。
に、外面上よりも厚いキャパシタ誘電体膜を形成するこ
とにより誘電破壊を効率的に防止できるキャパシタが提
供される。
【図１】 本発明の実施例による半導体装置の製造方法
の主要工程を示す半導体基板の断面図である。
の主要工程を示す半導体基板の断面図である。
【図２】 本発明の実施例による半導体装置の製造方法
の主要工程を示す半導体基板の断面図である。
の主要工程を示す半導体基板の断面図である。
【図３】 本発明の実施例による半導体装置の製造方法
の主要工程を示す半導体基板の断面図である。
の主要工程を示す半導体基板の断面図である。
【図４】 本発明の実施例の変形例による半導体装置の
製造方法を示す半導体基板の断面図である。
製造方法を示す半導体基板の断面図である。
【図５】 本発明の実施例による半導体装置の製造方法
の主要工程を示す半導体基板の断面図である。
の主要工程を示す半導体基板の断面図である。
【図６】 本発明の実施例の変形例による半導体装置の
製造方法を示す半導体基板の断面図である。
製造方法を示す半導体基板の断面図である。
【図７】 本発明の実施例による半導体装置の製造方法
の主要工程を示す半導体基板の断面図である。
の主要工程を示す半導体基板の断面図である。
１１ 半導体基板 １２ シャロートレンチアイソレーション １３ 絶縁ゲート電極 Ｓ／Ｄ ソース／ドレイン領域 １５ 下部多結晶シリコンプラグ １７ Ｗプラグ １４、１６ 層間絶縁膜 ２７ （Ｗ／ＴｉＮ／Ｔｉ）ビット線 ２８ ＳｉＮ層 ２９ ＳｉＮサイドウォールエッチストッパ ３１、３３ ＳｉＮ層 ３２ ＳｉＯ層 ３４ 酸化シリコン層 ＳＮ 開口 ３６ 下部電極 ３７ 誘電体膜 ３７ｐ 保護誘電体膜 ３７ｆ キャパシタ誘電体膜 ３８ 上部電極 ３９ ＴｉＮ層 ４１ ＴａＯ膜 ４２ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福田 昌俊 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 畑田 明良 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 福住 嘉晃 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F083 AD24 AD48 AD49 FR02 JA06 JA13 JA14 JA15 JA35 JA38 JA39 JA40 JA43 JA53 JA56 KA05 MA06 MA17 MA20 NA01 PR03 PR05 PR06 PR07 PR10 PR21 PR23 PR28 PR40
Claims (4)
- 【請求項１】 （ア）半導体基板上に配置された第１の
絶縁層中に、金属または金属化合物のプラグを形成する
工程と、 （イ）前記第１の絶縁層上に、第２の絶縁層を形成する
工程と、 （ウ）前記第２の絶縁層を貫通して、底面に前記プラグ
表面を露出する開口を形成する工程と、 （エ）前記開口内面上に、レアメタルの電極層と前記電
極層内面を覆う保護誘電体膜とを形成する工程であっ
て、前記保護誘電体膜は前記第１および第２の絶縁層お
よび前記金属または金属化合物とエッチング特性の異な
る材料で形成される工程と、 （オ）前記シリンダ状の電極層の内面を前記保護誘電体
膜で覆った状態で、前記シリンダ外の前記第２の絶縁層
をエッチングにより除去する工程とを含む半導体装置の
製造方法。 - 【請求項２】 さらに、（カ）前記工程（ア）と（イ）
の間に、前記第１の絶縁層上に第１のエッチストッパ
層、中間層、第２のエッチストッパ層を含む台座用積層
を形成する工程を含み、 前記工程（ウ）は、前記第２の絶縁層と前記台座用積層
とをエッチングして前記開口を形成し、 前記工程（オ）は、前記第２のエッチストッパ層をエッ
チストッパとして、前記シリンダ外の前記第２の絶縁層
をウエットエッチングする請求項１記載の半導体装置の
製造方法。 - 【請求項3】 前記工程（エ）は、前記レアメタルの電
極層の下にさらに金属又は金属窒化物の密着層を形成
し、さらに （キ）前記工程（オ）の後、前記シリンダ状の電極層の
内面を前記保護誘電体膜で覆った状態で、露出した前記
密着層をウエットエッチングで除去する工程を含む請求
項１または２記載の半導体装置の製造方法。 - 【請求項4】 半導体素子を形成した半導体基板と、 前記半導体基板上に配置された絶縁層と、 前記絶縁層上に配置され、前記半導体素子に電気的に接
続されたシリンダ型のキャパシタ下部電極と、 前記キャパシタ下部電極表面上に配置され、前記シリン
ダの内面上の厚さが前記シリンダの外面上の厚さよりも
厚いキャパシタ誘電体膜と、 前記キャパシタ誘電体膜上に配置されたキャパシタ上部
電極とを有する半導体装置。
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