JP2000340758A - 半導体メモリ素子 - Google Patents
半導体メモリ素子Info
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- JP2000340758A JP2000340758A JP11149104A JP14910499A JP2000340758A JP 2000340758 A JP2000340758 A JP 2000340758A JP 11149104 A JP11149104 A JP 11149104A JP 14910499 A JP14910499 A JP 14910499A JP 2000340758 A JP2000340758 A JP 2000340758A
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Abstract
(57)【要約】
【課題】 下部電極とバリアメタルとの界面でエッチン
グを停止してエッチング再付着物を除去した後改めてバ
リアメタルをエッチングする必要があるが、下部電極と
バリアメタルとの間のエッチング選択比が小さいため、
下部電極とバリアメタルとの界面でエッチングを停止す
ることが極めて困難であった。 【解決手段】 半導体基板上にスイッチングトランジス
タが形成されており、第１の層間絶縁膜３に形成された
コンタクトホールに埋設されたプラグを介して、スイッ
チングトランジスタのドレイン領域２と層間絶縁膜上に
形成されたキャパシタの電極とが電気的に接続され、プ
ラグがシリコンに対するバリア性を有する導電性膜とな
るタンタルシリコンナイトライド膜７からなる。
グを停止してエッチング再付着物を除去した後改めてバ
リアメタルをエッチングする必要があるが、下部電極と
バリアメタルとの間のエッチング選択比が小さいため、
下部電極とバリアメタルとの界面でエッチングを停止す
ることが極めて困難であった。 【解決手段】 半導体基板上にスイッチングトランジス
タが形成されており、第１の層間絶縁膜３に形成された
コンタクトホールに埋設されたプラグを介して、スイッ
チングトランジスタのドレイン領域２と層間絶縁膜上に
形成されたキャパシタの電極とが電気的に接続され、プ
ラグがシリコンに対するバリア性を有する導電性膜とな
るタンタルシリコンナイトライド膜７からなる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
及びその製造方法、特に、電荷蓄積用キャパシタとして
強誘電体キャパシタ、或いは常誘電体キャパシタを用い
た半導体メモリ素子に関するものである。
及びその製造方法、特に、電荷蓄積用キャパシタとして
強誘電体キャパシタ、或いは常誘電体キャパシタを用い
た半導体メモリ素子に関するものである。
【０００２】
【従来の技術】近年、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）や
ＰＺＴ（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3）などの強誘電体材
料を用いた不揮発性半導体メモリ素子の開発が活発に進
められ、一部実用化まで至っている。しかしながら、従
来のメモリセルはプレーナー構造と呼ばれるもので、高
密度、大容量化には不向きである。大容量化には、スイ
ッチングトランジスタのソース或いはドレイン電極が不
純物を注入したポリシリコンなどのプラグでキャパシタ
の下部電極と接続したスタックと呼ばれる構造を構築す
る必要がある。
ＰＺＴ（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3）などの強誘電体材
料を用いた不揮発性半導体メモリ素子の開発が活発に進
められ、一部実用化まで至っている。しかしながら、従
来のメモリセルはプレーナー構造と呼ばれるもので、高
密度、大容量化には不向きである。大容量化には、スイ
ッチングトランジスタのソース或いはドレイン電極が不
純物を注入したポリシリコンなどのプラグでキャパシタ
の下部電極と接続したスタックと呼ばれる構造を構築す
る必要がある。
【０００３】上述のようなポリシリコンプラグを形成す
るためには、半導体基板３１に形成されたスイッチング
トランジスタのソース或いはドレイン領域３２上に形成
された酸化シリコン膜などからなる層間絶縁膜３３にコ
ンタクトホール３４を開口し、ポリシリコン３５を公知
のＣＶＤ法によって形成し（図３（ａ））、ポリシリコ
ン３５の最上面を研磨して層間絶縁膜３３表面を露出さ
せている（図３（ｂ））。スタック構造ではこのポリシ
リコンプラグ３５ａの上にキャパシタ下部電極（図示せ
ず）が形成される。
るためには、半導体基板３１に形成されたスイッチング
トランジスタのソース或いはドレイン領域３２上に形成
された酸化シリコン膜などからなる層間絶縁膜３３にコ
ンタクトホール３４を開口し、ポリシリコン３５を公知
のＣＶＤ法によって形成し（図３（ａ））、ポリシリコ
ン３５の最上面を研磨して層間絶縁膜３３表面を露出さ
せている（図３（ｂ））。スタック構造ではこのポリシ
リコンプラグ３５ａの上にキャパシタ下部電極（図示せ
ず）が形成される。
【０００４】しかし、通常強誘電体キャパシタ及び高誘
電体キャパシタでは電極に白金（Ｐｔ）などの貴金属が
用いられ、これらの金属をシリコン上に直接形成する
と、膜表面にヒロックなどの異物を生じさせてしまう。
これらの現象を抑制するために、窒化チタンやタンタル
シリコンナイトライドなどのバリアメタルをポリシリコ
ンプラグと下部電極との間に挿入している。このとき、
バリアメタルとポリシリコンプラグとの接触抵抗を低減
するために、ポリシリコンプラグとバリアメタルとの間
にチタンなどの薄い金属膜を密着層として挿入する。
電体キャパシタでは電極に白金（Ｐｔ）などの貴金属が
用いられ、これらの金属をシリコン上に直接形成する
と、膜表面にヒロックなどの異物を生じさせてしまう。
これらの現象を抑制するために、窒化チタンやタンタル
シリコンナイトライドなどのバリアメタルをポリシリコ
ンプラグと下部電極との間に挿入している。このとき、
バリアメタルとポリシリコンプラグとの接触抵抗を低減
するために、ポリシリコンプラグとバリアメタルとの間
にチタンなどの薄い金属膜を密着層として挿入する。
【０００５】
【発明が解決しようとする課題】従来、上述のようなス
タック型のキャパシタを形成するために、半導体基板４
１に形成されたスイッチングトランジスタのソース或い
はドレイン領域４２上に形成された酸化シリコン膜など
からなる第１の層間絶縁膜４３にコンタクトホールを開
口し、ポリシリコン４４を公知のＣＶＤ法によって形成
し、ポリシリコンからなるプラグ直上に密着層４５とバ
リアメタル４６を形成し、誘電体キャパシタを構成する
下部電極４７、誘電体膜４８、上部電極４９を順次形成
した後（図４（ａ））、逆の順序で加工していき（図４
（ｂ））、第２の層間絶縁膜５０をキャパシタ上に形成
した後で上部電極４９上に配線のためのコンタクトホー
ル５１を形成するのが一般的である（図４（ｃ））。キ
ャパシタはドライエッチング法で加工するが、この工程
で、プラズマ中で発生した荷電粒子がキャパシタに電気
的なストレスを与え、キャパシタの耐圧が劣化する。ま
た、蒸気圧の低い材料をエッチングする工程で再付着物
が発生し、キャパシタの特性が劣化するため、酸などの
溶液を用いて除去するが、加工されて露出した誘電体膜
の側壁が酸によって劣化し、リーク電流の増加や誘電体
中の酸素欠損などの問題が発生する。
タック型のキャパシタを形成するために、半導体基板４
１に形成されたスイッチングトランジスタのソース或い
はドレイン領域４２上に形成された酸化シリコン膜など
からなる第１の層間絶縁膜４３にコンタクトホールを開
口し、ポリシリコン４４を公知のＣＶＤ法によって形成
し、ポリシリコンからなるプラグ直上に密着層４５とバ
リアメタル４６を形成し、誘電体キャパシタを構成する
下部電極４７、誘電体膜４８、上部電極４９を順次形成
した後（図４（ａ））、逆の順序で加工していき（図４
（ｂ））、第２の層間絶縁膜５０をキャパシタ上に形成
した後で上部電極４９上に配線のためのコンタクトホー
ル５１を形成するのが一般的である（図４（ｃ））。キ
ャパシタはドライエッチング法で加工するが、この工程
で、プラズマ中で発生した荷電粒子がキャパシタに電気
的なストレスを与え、キャパシタの耐圧が劣化する。ま
た、蒸気圧の低い材料をエッチングする工程で再付着物
が発生し、キャパシタの特性が劣化するため、酸などの
溶液を用いて除去するが、加工されて露出した誘電体膜
の側壁が酸によって劣化し、リーク電流の増加や誘電体
中の酸素欠損などの問題が発生する。
【０００６】以上のようにエッチング工程で劣化した特
性を回復するために酸素雰囲気中でアニールする必要が
ある。このアニールはキャパシタ上部のコンタクトホー
ルを開口した後に行うが、このとき下部電極にヒロック
が発生するなどの問題が生じる。
性を回復するために酸素雰囲気中でアニールする必要が
ある。このアニールはキャパシタ上部のコンタクトホー
ルを開口した後に行うが、このとき下部電極にヒロック
が発生するなどの問題が生じる。
【０００７】また、貴金属からなる下部電極の下層がバ
リアメタルである構造で下部電極とバリアメタルをエッ
チングする際には、貴金属から発生した再付着物の除去
は困難な問題となる。このような現象を生じさせないた
めには下部電極とバリアメタルとの界面でエッチングを
停止してエッチング再付着物を除去した後改めてバリア
メタルをエッチングする必要がある。しかしながら、ほ
とんどの場合、下部電極とバリアメタルとの間のエッチ
ング選択比が小さいため、下部電極とバリアメタルとの
界面でエッチングを停止することが極めて困難である。
リアメタルである構造で下部電極とバリアメタルをエッ
チングする際には、貴金属から発生した再付着物の除去
は困難な問題となる。このような現象を生じさせないた
めには下部電極とバリアメタルとの界面でエッチングを
停止してエッチング再付着物を除去した後改めてバリア
メタルをエッチングする必要がある。しかしながら、ほ
とんどの場合、下部電極とバリアメタルとの間のエッチ
ング選択比が小さいため、下部電極とバリアメタルとの
界面でエッチングを停止することが極めて困難である。
【０００８】更に、層間絶縁膜上のバリアメタルと密着
層とを加工するときにもドライエッチング工程で除去困
難な再付着物が発生する。また、ほとんどの場合、バリ
アメタル及び密着層と層間絶縁膜とのエッチングの選択
比が小さく、層間絶縁膜を大きくオーバーエッチング
し、多層構造が困難となり、回路の集積化に問題とな
る。そのため、バリアメタルを加工する工程では、エッ
チングガスなどを数段階に分けた複雑な工程を必要とし
ており、コストの面から工程を簡単にすることが課題と
なっている。
層とを加工するときにもドライエッチング工程で除去困
難な再付着物が発生する。また、ほとんどの場合、バリ
アメタル及び密着層と層間絶縁膜とのエッチングの選択
比が小さく、層間絶縁膜を大きくオーバーエッチング
し、多層構造が困難となり、回路の集積化に問題とな
る。そのため、バリアメタルを加工する工程では、エッ
チングガスなどを数段階に分けた複雑な工程を必要とし
ており、コストの面から工程を簡単にすることが課題と
なっている。
【０００９】
【課題を解決するための手段】本発明は、半導体基板上
にスイッチングトランジスタが形成されており、層間絶
縁膜に形成されたコンタクトホールに埋設されたプラグ
を介して、上記スイッチングトランジスタのドレイン領
域と上記層間絶縁膜上に形成されたキャパシタの電極と
が電気的に接続された半導体メモリ素子において、上記
プラグがシリコンに対してバリア性を有する導電性膜か
らなることを特徴とする半導体メモリ素子である。
にスイッチングトランジスタが形成されており、層間絶
縁膜に形成されたコンタクトホールに埋設されたプラグ
を介して、上記スイッチングトランジスタのドレイン領
域と上記層間絶縁膜上に形成されたキャパシタの電極と
が電気的に接続された半導体メモリ素子において、上記
プラグがシリコンに対してバリア性を有する導電性膜か
らなることを特徴とする半導体メモリ素子である。
【００１０】また、本発明は、上述の構成に加えて、プ
ラグがＴａＳｉＮ、ＴｉＮ、ＴａＮ、ＴｉＳｉＮ、Ｓｉ
Ｗの内のいずれか１つからなることが望ましい。
ラグがＴａＳｉＮ、ＴｉＮ、ＴａＮ、ＴｉＳｉＮ、Ｓｉ
Ｗの内のいずれか１つからなることが望ましい。
【００１１】また、本発明は、上述の構成に加えて、プ
ラグ上表面をキャパシタ電極が全て覆っていることが望
ましい。
ラグ上表面をキャパシタ電極が全て覆っていることが望
ましい。
【００１２】また、本発明は、上述の構成に加えて、プ
ラグと層間絶縁膜との間に酸素に対してバリア性を有す
る膜を設けることが望ましい。
ラグと層間絶縁膜との間に酸素に対してバリア性を有す
る膜を設けることが望ましい。
【００１３】更に、本発明は、上述の構成に加えて、酸
素に対してバリア性を有する膜がＳｉＮからなることが
望ましい。
素に対してバリア性を有する膜がＳｉＮからなることが
望ましい。
【００１４】
【発明の実施の形態】以下、実施の形態に基づいて、本
発明の強誘電体キャパシタの製造方法を詳細に説明す
る。
発明の強誘電体キャパシタの製造方法を詳細に説明す
る。
【００１５】図１は本発明の一実施の形態の半導体メモ
リ素子の製造工程図であり、図２は、本発明を用いた強
誘電体キャパシタの強誘電体特性を示す図である。
リ素子の製造工程図であり、図２は、本発明を用いた強
誘電体キャパシタの強誘電体特性を示す図である。
【００１６】まず、イオン注入によりシリコン基板１上
にソース領域及びドレイン領域２を形成し、その後、ウ
エハ全面に第１の層間絶縁膜３としてＣＶＤ法によって
シリコン酸化膜を形成し、更にプラズマＣＶＤ法で第１
のシリコン窒化膜４を１５００Å形成した後に、下層の
トランジスタのドレイン領域２上に０．６μｍ径のコン
タクトホールを開口した（図１（ａ））。
にソース領域及びドレイン領域２を形成し、その後、ウ
エハ全面に第１の層間絶縁膜３としてＣＶＤ法によって
シリコン酸化膜を形成し、更にプラズマＣＶＤ法で第１
のシリコン窒化膜４を１５００Å形成した後に、下層の
トランジスタのドレイン領域２上に０．６μｍ径のコン
タクトホールを開口した（図１（ａ））。
【００１７】次に、第２のシリコン窒化膜５をＬＰ−Ｃ
ＶＤ（Ｌｏｗ ＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、第１の
シリコン窒化膜４上に１０００Å形成した（図１
（ｂ））。このとき第２のシリコン窒化膜５はコンタク
トホールの側壁と底部にも形成される。
ＶＤ（Ｌｏｗ ＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、第１の
シリコン窒化膜４上に１０００Å形成した（図１
（ｂ））。このとき第２のシリコン窒化膜５はコンタク
トホールの側壁と底部にも形成される。
【００１８】次に、コンタクトホールの導通を取るため
に、エッチバックを行う。エッチバックは異方性ドライ
エッチングを用いて行い、コンタクトホール底部の第２
のシリコン窒化膜５を除去した（図１（ｃ））。このと
き、コンタクトホール側壁の第２のシリコン窒化膜５は
除去されず、約１０００Å残った。
に、エッチバックを行う。エッチバックは異方性ドライ
エッチングを用いて行い、コンタクトホール底部の第２
のシリコン窒化膜５を除去した（図１（ｃ））。このと
き、コンタクトホール側壁の第２のシリコン窒化膜５は
除去されず、約１０００Å残った。
【００１９】また、層間絶縁膜３となるシリコン酸化膜
上の第１のシリコン窒化膜４も１２００Å残った。成膜
する第２のシリコン窒化膜５はコンタクトホールの導電
性を保つために、第１のシリコン窒化膜４上で５０００
Å以下、また酸素バリア性を保つために５００Å以上の
膜厚であることが望ましい。
上の第１のシリコン窒化膜４も１２００Å残った。成膜
する第２のシリコン窒化膜５はコンタクトホールの導電
性を保つために、第１のシリコン窒化膜４上で５０００
Å以下、また酸素バリア性を保つために５００Å以上の
膜厚であることが望ましい。
【００２０】次に、スパッタ法で、シリコンに対してバ
リア性を有する導電性膜からなるプラグとドレイン領域
２との接触抵抗を低減するためのチタン膜６を膜厚３０
０Å形成し、その上からＣＶＤ法でシリコンに対してバ
リア性を有する導電性膜（以下、「バリア膜」とい
う。）となるタンタルシリコンナイトライド膜７を５０
００Å基板表面に形成した（図１（ｄ））。このとき、
コンタクトホールはタンタルシリコンナイトライド膜７
で埋め込まれる。
リア性を有する導電性膜からなるプラグとドレイン領域
２との接触抵抗を低減するためのチタン膜６を膜厚３０
０Å形成し、その上からＣＶＤ法でシリコンに対してバ
リア性を有する導電性膜（以下、「バリア膜」とい
う。）となるタンタルシリコンナイトライド膜７を５０
００Å基板表面に形成した（図１（ｄ））。このとき、
コンタクトホールはタンタルシリコンナイトライド膜７
で埋め込まれる。
【００２１】そこで、コンタクトホールの内部以外のタ
ンタルシリコンナイトライド膜７とチタン膜６とを公知
の化学的機械的研磨（以下「ＣＭＰ」という）法で、第
１のシリコン窒化膜表面が露出するまで、研磨除去し、
タンタルシリコンナイトライド膜７でできたプラグを形
成した（図１（ｅ））。
ンタルシリコンナイトライド膜７とチタン膜６とを公知
の化学的機械的研磨（以下「ＣＭＰ」という）法で、第
１のシリコン窒化膜表面が露出するまで、研磨除去し、
タンタルシリコンナイトライド膜７でできたプラグを形
成した（図１（ｅ））。
【００２２】このとき研磨剤としてアルカリ溶液に直径
５０ｎｍの酸化シリコン（ＳｉＯ2）粒子が分散したも
のを用い、研磨時間は８分とした。
５０ｎｍの酸化シリコン（ＳｉＯ2）粒子が分散したも
のを用い、研磨時間は８分とした。
【００２３】次に、プラグ直上にプラグを被覆する形で
下部電極８としてイリジウムをマグネトロンスパッタ法
で２０００Å形成した後、強誘電体膜としてＳＢＴ膜９
を形成した。ＳＢＴ膜９はＭＯＤ（Ｍｅｔａｌ Ｏｒｇ
ａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法によって形
成した。すなわち、ストロンチウム（Ｓｒ）、ビスマス
（Ｂｉ）、タンタル（Ｔａ）を含んだ有機金属溶液を、
塗布・乾燥・結晶化熱処理の一連の工程を所望の膜厚に
なるまで繰り返すことにより、ＳＢＴ膜９を得る手法で
ある。
下部電極８としてイリジウムをマグネトロンスパッタ法
で２０００Å形成した後、強誘電体膜としてＳＢＴ膜９
を形成した。ＳＢＴ膜９はＭＯＤ（Ｍｅｔａｌ Ｏｒｇ
ａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法によって形
成した。すなわち、ストロンチウム（Ｓｒ）、ビスマス
（Ｂｉ）、タンタル（Ｔａ）を含んだ有機金属溶液を、
塗布・乾燥・結晶化熱処理の一連の工程を所望の膜厚に
なるまで繰り返すことにより、ＳＢＴ膜９を得る手法で
ある。
【００２４】本実施例では、組成比はＳｒ：Ｂｉ：Ｔａ
＝８：２４：２０のＭＯＤ溶液を用い、１層が５００Å
程度となるように塗布し、２５０℃で５分間の乾燥を行
った。その後、常圧酸素雰囲気中において、６７５℃で
６０分間の結晶化熱処理を行った。これら塗布から常圧
酸素雰囲気中での熱処理までの一連の工程を塗布毎に繰
り返し、４回の塗布を行うことにより、膜厚２０００Å
程度のＳＢＴ膜９を形成した。
＝８：２４：２０のＭＯＤ溶液を用い、１層が５００Å
程度となるように塗布し、２５０℃で５分間の乾燥を行
った。その後、常圧酸素雰囲気中において、６７５℃で
６０分間の結晶化熱処理を行った。これら塗布から常圧
酸素雰囲気中での熱処理までの一連の工程を塗布毎に繰
り返し、４回の塗布を行うことにより、膜厚２０００Å
程度のＳＢＴ膜９を形成した。
【００２５】更に、上部電極１０として白金（Ｐｔ）を
ＤＣマグネトロンスパッタ法にて１０００Å形成した
（図１（ｆ））。その後、公知のフォトリソグラフィ法
とドライエッチング法とを用いて上部電極１０の加工を
行った。ドライエッチングには、ＥＣＲ（Ｅｌｅｃｔｒ
ｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｃｅ）エッチ
ャーを用い、電極サイズは１．３μｍ角とした。その
後、リーク電流の抑制及び酸素欠損の補充による強誘電
特性の安定化を目的とした常圧酸素雰囲気中における６
７５℃で６０分間の熱処理を行った。その後、ＳＢＴ膜
９と下部電極８とを同じく公知のフォトリソグラフィ法
とドライエッチング法とを用いて加工した。ドライエッ
チングには上部電極１０の加工の際に用いたものと同じ
ＥＣＲエッチャーを用いて、それぞれ２．０μｍ角、
２．５μｍ角に加工した（図１（ｇ））。
ＤＣマグネトロンスパッタ法にて１０００Å形成した
（図１（ｆ））。その後、公知のフォトリソグラフィ法
とドライエッチング法とを用いて上部電極１０の加工を
行った。ドライエッチングには、ＥＣＲ（Ｅｌｅｃｔｒ
ｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｃｅ）エッチ
ャーを用い、電極サイズは１．３μｍ角とした。その
後、リーク電流の抑制及び酸素欠損の補充による強誘電
特性の安定化を目的とした常圧酸素雰囲気中における６
７５℃で６０分間の熱処理を行った。その後、ＳＢＴ膜
９と下部電極８とを同じく公知のフォトリソグラフィ法
とドライエッチング法とを用いて加工した。ドライエッ
チングには上部電極１０の加工の際に用いたものと同じ
ＥＣＲエッチャーを用いて、それぞれ２．０μｍ角、
２．５μｍ角に加工した（図１（ｇ））。
【００２６】次に、加工されたキャパシタ上に第２の層
間絶縁膜１１を形成した。第２の層間絶縁膜１１は公知
のＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5）4）ＮＳＧ（Ｎｏｎ−ｄ
ｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）からなる。
このＮＳＧを形成後、上部電極１０へ０．８μｍのコン
タクトホールを公知のフォトリソグラフィ法及びドライ
エッチング法を用いて開口し、所定のメタル配線１２を
施した（図１（ｈ））。
間絶縁膜１１を形成した。第２の層間絶縁膜１１は公知
のＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5）4）ＮＳＧ（Ｎｏｎ−ｄ
ｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）からなる。
このＮＳＧを形成後、上部電極１０へ０．８μｍのコン
タクトホールを公知のフォトリソグラフィ法及びドライ
エッチング法を用いて開口し、所定のメタル配線１２を
施した（図１（ｈ））。
【００２７】このようにして作成した強誘電体メモリ素
子の強誘電体特性を図２に示す。印加電圧は±３Ｖで２
Ｐｒ＝１４．０μＣ／ｃｍ2、Ｅｃ＝４０．７ｋＶ／ｃ
ｍという値が得られた。次に強誘電体キャパシタのリー
ク電流密度を測定した。＋３Ｖでのリーク電流密度は
１．７×１０-7Ａ／ｃｍ2となった。
子の強誘電体特性を図２に示す。印加電圧は±３Ｖで２
Ｐｒ＝１４．０μＣ／ｃｍ2、Ｅｃ＝４０．７ｋＶ／ｃ
ｍという値が得られた。次に強誘電体キャパシタのリー
ク電流密度を測定した。＋３Ｖでのリーク電流密度は
１．７×１０-7Ａ／ｃｍ2となった。
【００２８】本実施例では半導体メモリ素子として強誘
電体膜を用いたものについて説明したが、本発明はこれ
に限定されるものではなく、貴金属を電極として使用す
る高誘電体膜を用いるものにも適用可能である。本実施
例ではバリア膜としてタンタルシリコンナイトライドを
用いたが、本発明はこれに限定されるものではなく、窒
化タンタル、窒化タングステン、チタンとシリコンとの
合金の窒化膜、タングステンとシリコンとの合金のいず
れにおいても、タンタルシリコンナイトライドと同様の
効果が得られる。
電体膜を用いたものについて説明したが、本発明はこれ
に限定されるものではなく、貴金属を電極として使用す
る高誘電体膜を用いるものにも適用可能である。本実施
例ではバリア膜としてタンタルシリコンナイトライドを
用いたが、本発明はこれに限定されるものではなく、窒
化タンタル、窒化タングステン、チタンとシリコンとの
合金の窒化膜、タングステンとシリコンとの合金のいず
れにおいても、タンタルシリコンナイトライドと同様の
効果が得られる。
【００２９】尚、本実施の形態において、強誘電体キャ
パシタにおける製造方法について詳細に説明したが、Ｔ
ａ2Ｏ5、ＢａxＳｒ1-x（ＴｉＯ3）、ＳｒＴｉＯxなどを
誘電体膜として用いた常誘電体キャパシタにも適用で
き、コストの低減、酸化によるヒロックの抑制、接触抵
抗の増加の抑制効果が得られる。
パシタにおける製造方法について詳細に説明したが、Ｔ
ａ2Ｏ5、ＢａxＳｒ1-x（ＴｉＯ3）、ＳｒＴｉＯxなどを
誘電体膜として用いた常誘電体キャパシタにも適用で
き、コストの低減、酸化によるヒロックの抑制、接触抵
抗の増加の抑制効果が得られる。
【００３０】
【発明の効果】以上、詳細に説明したように、半導体基
板上にスイッチングトランジスタが形成されており、層
間絶縁膜に形成されたコンタクトホールに埋設されたプ
ラグを介して、上記スイッチングトランジスタのドレイ
ン領域と上記層間絶縁膜上に形成されたキャパシタの電
極とが電気的に接続された半導体メモリ素子において、
上記プラグがシリコンに対するバリア性を有する導電性
膜からなる本発明の半導体メモリ素子を用いることによ
って、キャパシタ電極のパターニングの際の再付着の問
題も生じず、工程を簡略化できコストの低減を図ること
ができる。
板上にスイッチングトランジスタが形成されており、層
間絶縁膜に形成されたコンタクトホールに埋設されたプ
ラグを介して、上記スイッチングトランジスタのドレイ
ン領域と上記層間絶縁膜上に形成されたキャパシタの電
極とが電気的に接続された半導体メモリ素子において、
上記プラグがシリコンに対するバリア性を有する導電性
膜からなる本発明の半導体メモリ素子を用いることによ
って、キャパシタ電極のパターニングの際の再付着の問
題も生じず、工程を簡略化できコストの低減を図ること
ができる。
【００３１】また、プラグにＴａＳｉＮ、ＴｉＮ、Ｔａ
Ｎ、ＴｉＳｉＮ、ＳｉＷの内のいずれか１つからなるも
のを用いることにより、実効が図れる。
Ｎ、ＴｉＳｉＮ、ＳｉＷの内のいずれか１つからなるも
のを用いることにより、実効が図れる。
【００３２】また、プラグ上表面をキャパシタ電極が全
て覆うことにより、プラグの酸化を抑制することがで
き、ヒロック発生を低減化する。また、接触抵抗の酸化
による増加を抑えて強誘電体キャパシタ特性が向上す
る。
て覆うことにより、プラグの酸化を抑制することがで
き、ヒロック発生を低減化する。また、接触抵抗の酸化
による増加を抑えて強誘電体キャパシタ特性が向上す
る。
【００３３】また、プラグと層間絶縁膜との間に酸素バ
リア膜を設けることにより、更にプラグの酸化抑制を向
上させることができるので、接触抵抗の増加が抑えら
れ、強誘電体キャパシタ特性が向上する。
リア膜を設けることにより、更にプラグの酸化抑制を向
上させることができるので、接触抵抗の増加が抑えら
れ、強誘電体キャパシタ特性が向上する。
【００３４】更に、酸素バリア膜にＳｉＮを用いること
により、実効が図れる。
により、実効が図れる。
【図１】本発明の一実施の形態の半導体メモリ素子の製
造工程図である。
造工程図である。
【図２】本発明を用いた場合の強誘電体キャパシタの強
誘電特性を示す図である。
誘電特性を示す図である。
【図３】第１の従来技術の半導体メモリ素子の製造工程
図である。
図である。
【図４】第２の従来技術の半導体メモリ素子の製造工程
図である。
図である。
． １ 半導体基板 ２ ドレイン領域 ３ 第１の層間絶縁膜 ４ 第１のシリコン窒化膜 ５ 第２のシリコン窒化膜 ６ チタン膜 ７ タンタルシリコンナイトライド膜 ８ 下部電極 ９ ＳｒＢｉ2Ｔａ2Ｏ9膜 １０ 上部電極 １１ 第２の層間絶縁膜 １２ メタル配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 工藤 淳 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F083 FR00 JA01 JA06 JA14 JA31 JA38 JA40 MA05 MA06 MA17 MA19 PR21 PR36 PR39 PR40
Claims (5)
- 【請求項１】 半導体基板上にスイッチングトランジス
タが形成されており、層間絶縁膜に形成されたコンタク
トホールに埋設されたプラグを介して、上記スイッチン
グトランジスタのドレイン領域と上記層間絶縁膜上に形
成されたキャパシタの電極とが電気的に接続された半導
体メモリ素子において、上記プラグがシリコンに対して
バリア性を有する導電性膜からなることを特徴とする半
導体メモリ素子。 - 【請求項２】 上記プラグがＴａＳｉＮ、ＴｉＮ、Ｔａ
Ｎ、ＴｉＳｉＮ、ＳｉＷの内のいずれか１つからなるこ
とを特徴とする、請求項１に記載の半導体メモリ素子。 - 【請求項３】 上記プラグ上表面をキャパシタ電極が全
て覆っていることを特徴とする、請求項１又は請求項２
に記載の半導体メモリ素子。 - 【請求項４】 上記プラグと上記層間絶縁膜との間に酸
素に対してバリア性を有する膜を設けることを特徴とす
る、請求項１乃至請求項３のいずれかに記載の半導体メ
モリ素子。 - 【請求項５】 上記酸素に対してバリア性を有する膜が
ＳｉＮからなることを特徴とする、請求項４に記載の半
導体メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11149104A JP2000340758A (ja) | 1999-05-28 | 1999-05-28 | 半導体メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11149104A JP2000340758A (ja) | 1999-05-28 | 1999-05-28 | 半導体メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340758A true JP2000340758A (ja) | 2000-12-08 |
Family
ID=15467794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11149104A Pending JP2000340758A (ja) | 1999-05-28 | 1999-05-28 | 半導体メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000340758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296923A (ja) * | 2003-03-27 | 2004-10-21 | Seiko Epson Corp | 強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器 |
-
1999
- 1999-05-28 JP JP11149104A patent/JP2000340758A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296923A (ja) * | 2003-03-27 | 2004-10-21 | Seiko Epson Corp | 強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器 |
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