JP2000260956A - 容量素子、その容量素子の製造方法、半導体記憶素子、および、その半導体記憶素子の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 容量素子のトランジスタの特性変化を抑制す
る。 【解決手段】 容量素子１１は強誘電体膜１７が下部電
極１３および上部電極１５に挟まれた構造を有する。容
量素子の製造プロセス或いは半導体記憶素子の製造プロ
セス中において、強誘電体膜にはエッチング等によるダ
メージが発生する。しかしながら、この強誘電体膜の側
壁１９を保護する絶縁膜２１を形成することにより、製
造プロセス時に強誘電体膜中にダメージが発生しにくく
なる。よって、強誘電体膜のダメージ軽減のために、余
分な酸素アニールをする必要がなくなる。したがって、
トランジスタ特性の設計値からのずれが生じにくくな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、容量素子、その
容量素子の製造方法、半導体記憶素子およびその半導体
記憶素子の製造方法に関する。

【０００２】

【従来の技術】強誘電体膜は、外部電界の印加により反
転可能な自発分極を有している。従来、強誘電体膜を用
いた容量素子やこのような容量素子を具える半導体記憶
素子が提案されている。

【０００３】

【発明が解決しようとする課題】図１６（Ａ）および
（Ｂ）は、従来構成の半導体記憶素子の一例を示す図で
あり、それぞれプレーナ型（ｐｌａｎａｒ：一般的に引
き出し電極型と称されることがある。）およびスタック
型（ｓｔａｃｋｅｄ：一般的にプラグ型と称されること
がある。）の半導体記憶素子を示した図である。図１６
においては、１トランジスタ１キャパシタの半導体記憶
素子が示されている。

【０００４】図１６（Ａ）および（Ｂ）に示すように、
これらの半導体記憶素子２０１は、下部電極２０３、上
部電極２０５およびそれらの電極２０３、２０５に挟ま
れた強誘電体膜２０７を有する容量素子２０９をそれぞ
れ具えている。そして、図１６（Ａ）のプレーナ型の半
導体記憶素子２０１では、容量素子２０９が層間絶縁膜
２１１の上に形成されており、トランジスタ２１３のソ
ースまたはドレインの一方を上部電極２０５に接続する
導体２１５が形成されている。一方、図１６（Ｂ）のス
タック型の半導体記憶素子２０１では、層間絶縁膜２１
１上の容量素子２０９の下部電極２０３が、ソースまた
はドレインから層間絶縁膜２１１の表面まで延在する導
体２１７に接続されている。

【０００５】スタック型の半導体記憶素子は、高集積化
に適しているが、製造プロセスに特殊な方法を要する。
一方、プレーナ型の半導体記憶素子は、スタック型に比
べて容易に製造できるが、高集積化が難しいと言われ
る。

【０００６】上述のような従来構成の容量素子または半
導体記憶素子を製造する際、以下のような問題が生じ
る。

【０００７】強誘電体膜をエッチングにより加工して
いたため、強誘電体膜中に不純物混入や結晶性低下など
のダメージが発生する。そのダメージを回復するために
は本焼成と同程度の温度の酸素アニール（酸素雰囲気中
での加熱処理）を行えばよいが、アニールを複数回行う
ことにより、トランジスタの特性が設計値と異なってし
まう。

【０００８】下部電極をエッチングにより加工する
際、或いは、容量素子が形成された下地をエッチング等
によって加工する際、強誘電体膜がプラズマ中にさらさ
れると、強誘電体膜中に上述と同様のダメージが生じ
る。そのため、酸素アニールが必要となり、トランジス
タの特性が設計値と異なってしまう。また、エッチング
の際に強誘電体膜をエッチングマスク等によって保護し
ても良いが、それだけ工程数が増加するため生産コスト
が高くなる。

【０００９】特に、強誘電体膜をチタン酸ビスマス・
ストロンチウム等、比較的高温の本焼成温度が必要な材
料で形成する場合、酸素アニールの温度をそれに応じて
高温に設定する必要がある。例えば、チタン酸ビスマス
・ストロンチウムはチタン酸ジルコン酸鉛よりも長寿命
である等、強誘電体膜として優れた性質を有している
が、チタン酸ビスマス・ストロンチウムの酸素アニール
は少なくとも７５０℃の温度を要する。そのため、この
ような材料で強誘電体膜を形成すると、複数回の酸素ア
ニールによるトランジスタの特性変化が著しくなる。な
お、一般的に言うと、強誘電体膜のダメージを除去する
には、本焼成温度とほぼ同じ温度が必要である。

【００１０】また、図１６（Ｂ）のスタック型の半導
体記憶素子では、下部電極材料として白金を用いる場
合、製造プロセス中における下部電極２０３および導体
（例えば、ポリシリコン）２１７間の反応を抑制するた
め、バリア膜が設けられる。しかしながら、上述〜
のごとく複数回の酸素アニールを行うと、アニールによ
る反応を抑制できない場合がある。そのため、下部電極
および導体間の接合が悪化する。なお、一般的に言う
と、バリア膜としてＴｉＮ膜やＴｉ膜が用いられる。

【００１１】そのため、強誘電体膜がエッチング等にさ
らされる状態を可能な限り排除することにより、上述の
〜のうち少なくとも一つの問題を解決できる容量素
子の製造方法や半導体記憶素子の製造方法が望まれてい
た。

【００１２】

【課題を解決するための手段】したがって、この発明の
容量素子によれば、下部電極と、上部電極と、これらの
電極に挟まれた強誘電体膜と、下部電極および上部電極
間に設けられていてかつ強誘電体膜の側壁を保護する絶
縁膜とを具えることを特徴とする。

【００１３】この構成によれば、強誘電体膜の側壁が絶
縁膜で保護されているため、下部電極に対してエッチン
グまたはこの容量素子を設ける下地に対してエッチング
等の加工を行う際、強誘電体膜がプラズマ等にさらされ
る可能性を低減することができる。よって、強誘電体膜
を高温処理する回数が抑制できる。したがって、この容
量素子と一体に設けられたトランジスタの特性変化が抑
制できる。なお、この出願においてエッチングは反応性
イオンエッチング、反応性イオンビームエッチング、イ
オンミリングおよびその他のドライエッチングを含む概
念である。

【００１４】また、この発明の容量素子の実施に当た
り、より好適には、前述の絶縁膜が、下部電極側から順
次に、下部電極および上部電極間を絶縁する第１絶縁膜
と、前記容量素子の製造工程中に前記強誘電体膜に対す
る化学機械研磨用ストッパ膜として利用された第１のス
トッパ膜とを具えるのが望ましい。

【００１５】このようにすれば、絶縁膜が第１絶縁膜お
よび第１ストッパ膜を具えるため、強誘電体膜が、化学
機械研磨法（以下、ＣＭＰ法と略称することがある。）
によって形成できる。したがって、強誘電体膜のエッチ
ングによるダメージを発生させることなく、強誘電体膜
を加工することができる。なお、ここで言う化学機械研
磨用ストッパ膜とは、ＣＭＰ法を行う際に被研磨材に比
べて研磨されにくい物質で形成された膜を意味する。よ
って、強誘電体膜をより平坦化でき、かつ、研磨終了を
容易に検出することができる。

【００１６】また、この発明の容量素子では、前述の強
誘電体膜を下部電極よりも幅狭として形成しても良い。
或いは、この発明の容量素子では、下部電極を埋め込む
第２絶縁膜を更に具え、下部電極の表面が第２絶縁膜の
表面と同一面位置であり、および、強誘電体膜を第２絶
縁膜よりも幅広としても良い。

【００１７】また、この発明の容量素子の実施に当た
り、より好適には、前述の強誘電体膜を上部電極よりも
幅狭とするのが良い。このようにすれば、エッチングに
よって上部電極を加工する場合、そのエッチングに強誘
電体膜がさらされることなく、上部電極を加工すること
ができる。

【００１８】また、この発明の容量素子は、以下のよう
なプレーナ型或いはスタック型の半導体記憶素子に適用
できる。

【００１９】すなわち、この発明のプレーナ型の半導体
記憶素子によれば、少なくとも一つのトランジスタと、
トランジスタを覆う第１層間絶縁膜と、第１層間絶縁膜
の上側に設けられた請求項１に記載の容量素子と、この
容量素子および第１層間絶縁膜を覆う第２層間絶縁膜
と、トランジスタのソースまたはドレインから第１層間
絶縁膜表面に渡って設けられた第１導体と、第２層間絶
縁膜表面を経て容量素子の上部電極および第１導体を電
気的に接続する第２導体とを具えることを特徴とする。

【００２０】この構成によれば、請求項１の容量素子を
用いているため、半導体記憶素子を形成する際、容量素
子の強誘電体膜がプラズマ等にさらされる可能性を低減
することができる。よって、強誘電体膜を高温処理する
回数が抑制できる。したがって、この半導体記憶素子に
設けられたトランジスタの特性変化が抑制できる。な
お、ソースまたはドレインのいずれが上部電極に接続さ
れていてもよい。

【００２１】また、この発明のプレーナ型の半導体記憶
素子の実施に当たり、より好適には、前述の第１層間絶
縁膜および前記第２層間絶縁膜の境界に延在する導体で
あって、第１導体および第２導体を電気的に接続しかつ
それらの導体よりも幅広である第３導体を、更に具える
のが良い。

【００２２】通常、このような第２導体の形成プロセス
は、第１導体の形成プロセスの後に行われる。このと
き、第２導体を形成するためのコンタクトホールは、第
１層間絶縁膜表面に露出する第１導体と重なるように形
成する必要がある。ところが、マスク合わせ誤差によ
り、第２層間絶縁膜中に形成されるコンタクトホールの
位置が第１層間絶縁膜中のコンタクトホールの位置から
ずれることがある。しかしながら、このように第３導体
を設けることにより、第１導体および第２導体間の電気
的接続不良が生じにくくなる。

【００２３】また、この発明のスタック型の半導体記憶
素子によれば、少なくとも一つのトランジスタと、トラ
ンジスタを覆う第１層間絶縁膜と、第１層間絶縁膜の上
側に設けられた請求項１に記載の容量素子と、この容量
素子および第１層間絶縁膜を覆う第２層間絶縁膜と、ト
ランジスタのソースまたはドレインを容量素子の下部電
極に電気的に接続する第１導体とを具えることを特徴と
する。

【００２４】この構成によれば、請求項１の容量素子を
用いているため、半導体記憶素子を形成する際、容量素
子の強誘電体膜がプラズマ等にさらされる可能性を低減
することができる。よって、強誘電体膜を高温処理する
回数が抑制できる。したがって、この半導体記憶素子に
設けられたトランジスタの特性変化が抑制できる。な
お、ソースまたはドレインのいずれが下部電極に接続さ
れていてもよい。

【００２５】また、この発明のスタック型の半導体記憶
素子の実施に当たり、より好適には、前述の第１導体お
よび下部電極の境界に延在し、かつ、第１導体および下
部電極間の反応を抑制するバリア膜を更に具えるのが良
い。

【００２６】このようにすれば、半導体記憶素子の製造
プロセスで、高温の加熱処理が行われても、第１導体お
よび下部電極の間の反応が抑制できる。典型的には、バ
リア膜と下地（例えば、第１層間絶縁膜）との間に密着
膜が設けられる。なお、密着膜とは、下地からのバリア
膜の剥離を抑制する膜である。

【００２７】また、このようにバリア膜を設ける場合、
前述の下部電極の側から順次に、第２ストッパ膜および
第３絶縁膜を更に具え、かつ、前述のバリア膜が、この
第３絶縁膜および第２ストッパ膜に埋め込まれて成るの
が良い。このようにすれば、バリア膜をＣＭＰ法によっ
て形成できるため、容易にバリア膜が形成できる。

【００２８】ここで、上述した容量素子および半導体記
憶素子を製造する方法の例として、以下、この発明の容
量素子の製造方法および半導体記憶素子の製造方法につ
き説明する。もちろん、上述した容量素子の発明および
半導体記憶素子の発明は、以下の方法によって製造した
ものに限られない。

【００２９】この発明の容量素子製造方法によれば、下
地上に下部電極形成層を形成する第１工程と、下部電極
形成層を覆うように絶縁膜形成層を形成する第２工程
と、絶縁膜形成層にその表面から厚さの方向の一部分に
渡り開口部を形成する第３工程と、開口部および絶縁膜
形成層を覆うように強誘電体膜形成層を形成する第４工
程と、強誘電体膜形成層を加工することにより、開口部
に強誘電体膜形成層の部分を強誘電体膜として残存させ
る第５工程と、強誘電体膜の上側に上部電極形成層を形
成する第６工程と、上部電極形成層を加工することによ
り、上部電極を形成する第７工程と、絶縁膜形成層を加
工することにより、絶縁膜を形成する第８工程と、下部
電極形成層を加工することにより、下部電極を形成する
第９工程とを含むことを特徴とする。

【００３０】この構成によれば、強誘電体膜が絶縁膜の
開口部に埋め込まれて成る。よって、下部電極に対して
エッチングまたはこの容量素子を設ける下地に対してエ
ッチング等の加工を行う際、強誘電体膜がプラズマ等に
さらされる可能性を低減することができる。そのため、
強誘電体膜を高温処理する回数が抑制できる。したがっ
て、この容量素子と一体に設けられたトランジスタの特
性変化が抑制できる。なお、この第７工程〜第９工程
は、この順に行うことを要しない。例えば、第９工程
は、第１工程および第２工程の間に行ってもよいし、そ
の他の工程の後に行ってもよい。

【００３１】また、この発明の容量素子製造方法の実施
に当たり、より好適には、前述の第５工程の加工を化学
機械研磨法によって行い、かつ、強誘電体膜の表面を開
口部の周囲の絶縁膜形成層の表面と同一面位置に形成す
るのが良い。

【００３２】このようにすれば、開口部および絶縁膜形
成層を覆う強誘電体形成層を形成したのち、この強誘電
体形成層をＣＭＰ法によって加工することにより、強誘
電体膜が形成できる。よって、強誘電体膜中にエッチン
グによるダメージを残存させることなく、強誘電体膜形
成層を加工することができる。

【００３３】また、上述のごとく第５工程にてＣＭＰ法
を用いる場合、好適には、前述の第２工程を、下部電極
側から、下部電極および上部電極の間を絶縁する第１絶
縁膜形成層と、化学機械研磨法に対し強誘電体膜形成層
よりも耐研磨特性の良い第１のストッパ膜形成層とを、
順次に形成する工程とするのが良い。このようにすれ
ば、ディッシングの発生が抑制できるため、強誘電体膜
をより平坦化できる。更に、研磨終了を容易に検出する
ことができる。

【００３４】また、この発明の容量素子製造方法では、
前述の強誘電体膜を、下部電極より幅狭に形成してもよ
い。

【００３５】また、この発明の容量素子製造方法の実施
に当たり、より好適には、前述の第１工程よりも前に、
第２絶縁膜形成層を形成したのちこの第２絶縁膜形成層
にその表面から厚さ方向の一部分に渡り開口部を形成し
ておき、第１工程ではこの開口部および第２絶縁膜形成
層を覆うように下部電極形成層を形成し、第１工程およ
び第２工程の間に第９工程を行い、および第９工程では
下部電極形成層を加工することにより、下部電極形成層
の部分を下部電極として残存させるのが良い。このよう
に強誘電体膜形成層を形成する前に予め下部電極を形成
して置いてもよい。強誘電体膜を下部電極よりも幅広に
形成するには、このような工程を実施すればよい。

【００３６】また、この発明の容量素子製造方法の実施
に当たり、より好適には、前述の上部電極を、強誘電体
膜より幅広になるように形成するのが良い。このように
すれば、エッチングによって上部電極を加工する場合、
そのエッチングに強誘電体膜がさらされることなく上部
電極を加工することができる。

【００３７】続いて、上述したこの発明の容量素子製造
方法を用いた、この発明の半導体記憶素子の製造方法に
つき説明する。

【００３８】この発明のプレーナ型の半導体記憶素子製
造方法によれば、少なくとも一つのトランジスタが形成
されている下地を覆うように第１層間絶縁膜を形成する
Ａ工程と、トランジスタのソースおよびドレインから第
１層間絶縁膜表面に渡って第１および第２コンタクトホ
ールを形成するＢ工程と、第１および第２コンタクトホ
ール中にそれぞれ第１導体を形成するＣ工程と、請求項
１４に記載の容量素子の製造方法を用いて第１層間絶縁
膜の上側に容量素子を形成するＤ工程と、容量素子およ
び第１層間絶縁膜を覆うように第２層間絶縁膜を形成す
るＥ工程と、第２層間絶縁膜の表面から第１および第２
コンタクトホールにそれぞれ連なる第３および第４コン
タクトホールと、第２層間絶縁膜の表面から容量素子の
上部電極に連なる第５コンタクトホールとをそれぞれ形
成するＦ工程と、第３、第４および第５コンタクトホー
ル中にそれぞれ第２導体を、第４および第５コンタクト
ホール中の第２導体が一体接続となるように、形成する
Ｇ工程とを含むことを特徴とする。

【００３９】この構成によれば、請求項１４の容量素子
製造方法を用いているため、半導体記憶素子を形成する
際、強誘電体膜がエッチング等によるプラズマ等にさら
される可能性が低くなる。よって、強誘電体膜を高温処
理する回数が抑制できる。したがって、この半導体記憶
素子のトランジスタの特性変化が抑制できる。

【００４０】また、この発明のプレーナ型の半導体記憶
素子製造方法の実施に当たり、より好適には、前述のＣ
工程およびＤ工程間に、第１層間絶縁膜を覆うように第
３導体層を形成し、かつ、第３導体層を覆うように第３
層間絶縁膜を形成するＨ工程と、Ｄ工程およびＥ工程間
に、第３層間絶縁膜および第３導体層を加工することに
より、第１および第２コンタクトホールの直上にこれら
のコンタクトホールよりも幅広の第３導体を形成するＩ
工程とを更に含むのが良い。

【００４１】このようにすれば、第１および第３コンタ
クトホール間、若しくは第２および第４コンタクトホー
ル間にマスク合わせ誤差によってずれが生じた場合であ
っても、コンタクトホールよりも幅広の第３導体が、第
１導体および第２導体間に形成されているため、導体間
の電気的接続不良が生じにくくなる。

【００４２】また、この発明のプレーナ型の半導体記憶
素子製造方法の実施に当たり、より好適には、前述のＦ
工程を、第３および第４コンタクトホール形成用のエッ
チングマスクと、第５コンタクトホール形成用のエッチ
ングマスクとを個々に用いてエッチングすることによ
り、第３、第４および第５コンタクトホールを形成する
工程とするのが良い。

【００４３】この第３および第４コンタクトホールの深
さと、第５コンタクトホールの深さ（この深さとは、第
２層間絶縁膜の表面からそれぞれの底までの距離を意味
する。）とは、互いに異なる。通常、第３および第４コ
ンタクトホールが深い。よって、上述のごとく各コンタ
クトホールを形成することにより、それぞれの深さに応
じた適切な加工ができる。したがって、上部電極等にダ
メージを与えることなくコンタクトホールが形成でき
る。

【００４４】また、この発明のスタック型の半導体記憶
素子製造方法によれば、少なくとも一つのトランジスタ
が形成されている下地を覆うように第１層間絶縁膜を形
成するＡ工程と、トランジスタのソースおよびドレイン
から第１層間絶縁膜表面に渡って第１および第２コンタ
クトホールを形成するＢ工程と、第１および第２コンタ
クトホール中にそれぞれ第１導体を形成するＣ工程と、
請求項１４に記載の容量素子の製造方法を用いて、容量
素子の下部電極が第２コンタクトホールの第１導体と電
気的に接続するように当該容量素子を形成するＤ工程
と、容量素子および第１層間絶縁膜を覆うように第２層
間絶縁膜を形成するＥ工程と、第２層間絶縁膜の表面か
ら第１コンタクトホールに連なる第３コンタクトホー
ル、および、第２層間絶縁膜の表面から容量素子の上部
電極に連なる第４コンタクトホールを形成するＦ工程
と、第３および第４コンタクトホール中にそれぞれ第２
導体を形成するＧ工程とを含むことを特徴とする。

【００４５】この構成によれば、請求項１４の容量素子
製造方法を用いているため、半導体記憶素子を形成する
際、強誘電体膜がエッチング等によるプラズマ等にさら
される可能性が低くなる。よって、強誘電体膜を高温処
理する回数が抑制できる。したがって、この半導体記憶
素子のトランジスタの特性変化が抑制できる。

【００４６】また、この発明のスタック型の半導体記憶
素子製造方法の実施に当たり、より好適には、前述のＣ
工程およびＤ工程の間に、第１層間絶縁膜の上側にバリ
ア膜形成層を形成するＨ工程と、前述のＤ工程およびＥ
工程の間に、少なくとも容量素子を覆うように形成した
エッチングマスクを介して、バリア膜形成層をエッチン
グすることにより、バリア膜を形成するＩ工程とを更に
含み、およびエッチング済みのこのエッチングマスクが
第２層間絶縁膜の一部を構成するのが良い。

【００４７】このようなバリア膜は、エッチングの際に
化合物を形成し、かつ、被エッチング材の露出面にその
化合物の膜（以下、側壁デポ膜と称する。）を付着させ
る材料で形成されることがある。エッチング時に側壁デ
ポ膜を発生させる物質には例えばイリジウムや白金等が
ある。イリジウムや白金等の側壁デポ膜は、導電性を有
している。そのため、容量素子の表面に付着すると、キ
ャパシタ電極間のリーク電流を増加させるなどの悪影響
を発生させる。

【００４８】しかしながら、この構成では、先ず容量素
子をエッチングマスクで覆ったのちバリア膜形成層をエ
ッチングして、更にそのエッチングマスクをそのまま第
２層間絶縁膜として用いている。よって、バリア膜形成
層を側壁デポ膜を生じる材料で形成したとしても、容量
素子の外面には側壁デポ膜が形成されない。したがっ
て、側壁デポ膜による悪影響が低減できる。また、例え
ば、第１層間絶縁膜およびバリア膜形成層の間に、密着
膜形成層を形成しておく場合がある。この密着膜形成層
は、加工されて密着膜となる。また、この加工は、バリ
ア膜形成層を加工するときに同時に行われても良い。

【００４９】また、この発明のスタック型の半導体記憶
素子製造方法の実施に当たり、より好適には、前述のＣ
工程およびＤ工程の間に、第１層間絶縁膜側から順次
に、第３絶縁膜形成層および第２ストッパ膜形成層をそ
れぞれ形成し、第２ストッパ膜形成層および第３絶縁膜
形成層にその表面から厚さ方向に渡り開口部を形成し、
開口部を含む第２ストッパ膜形成層を覆うようにバリア
膜形成層を形成し、かつ、バリア膜形成層を化学機械研
磨法で加工することにより、開口部に埋め込まれたバリ
ア膜を形成するＪ工程を更に含むのが良い。

【００５０】このようにバリア膜の加工にエッチングで
はなくＣＭＰを用いているため、上述した側壁デポ膜に
よる悪影響が低減できる。よって、上述したような容量
素子を覆うエッチングマスクを形成する必要がない。し
たがって、容易にバリア膜が形成できる。更に、ＣＭＰ
法を用いているので、バリア膜をより平坦に加工でき
る。このとき、上述のスタック型の半導体記憶素子製造
方法と同様に、第１層間絶縁膜およびバリア膜形成層の
間に、密着膜形成層を形成しておく場合がある。

【００５１】また、この発明のスタック型の半導体記憶
素子製造方法の実施に当たり、より好適には、前述のＦ
工程を、第３コンタクトホール形成用のエッチングマス
クと、第４コンタクトホール形成用のエッチングマスク
とを個々に用いてエッチングすることにより、第３およ
び第４コンタクトホールを形成する工程とするのが良
い。

【００５２】このように、互いに深さの異なる第３およ
び第４コンタクトホールを別々に形成することにより、
上部電極等にダメージを与えることなくコンタクトホー
ルが形成できる。

【００５３】

【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。なお、この説明に用いる各
図は、これら発明を理解できる程度に、各構成成分の形
状、大きさおよび配置関係を概略的に示してあるに過ぎ
ない。また、各図において同様な構成成分については、
同一の番号を付して示し、その重複する説明を省略する
ことがある。この実施の形態で述べる具体的な使用装
置、使用材料および数値条件等は、この発明の範囲に含
まれる一例を示しており、この発明をこれら使用装置、
使用材料または数値条件等に限定するものではない。

【００５４】（第１の実施の形態）図１（Ａ）〜（Ｃ）
は、第１の実施の形態の容量素子の断面を模式的に示す
図（ただし、切り口を示す図）である。この断面は、通
常、多キャパシタ構造としたときに下部電極が延伸する
方向に垂直な断面である。

【００５５】図１（Ａ）〜（Ｃ）に示す容量素子１１
は、下部電極１３と、上部電極１５と、これらの電極１
３、１５に挟まれた強誘電体膜１７と、下部電極１３お
よび上部電極１５の間に設けられていてかつ強誘電体膜
１７の側壁１９を保護する絶縁膜２１とを具えている。
この容量素子１１は、下地２７上に形成されている。

【００５６】図１（Ａ）に示す容量素子１１では、絶縁
膜２１が、単層膜として設けられている。この構成で
は、ＣＭＰ法による強誘電体膜１７の形成に適していな
いが、少なくとも絶縁膜２１が設けられているため、下
部電極形成時等のエッチングから強誘電体膜１７の側壁
１９が保護できる。

【００５７】また特に、図１（Ｂ）および図１（Ｃ）に
示す容量素子１１では、下部電極１３側から順次に第１
絶縁膜２３および第１ストッパ膜２５が、絶縁膜２１と
して設けられている。なお、この第１絶縁膜２３は、下
部電極１３および上部電極１５間を電気的に絶縁する膜
である。また、第１ストッパ膜２５は、ＣＭＰ法を用い
て強誘電体膜を加工する際にストッパ膜として機能する
膜である。

【００５８】図２および図３は、図１（Ｂ）に示す容量
素子１１の代表的な製造過程を断面で模式的に示す図で
ある。以下、これらの図を参照して、図１（Ｂ）に示す
容量素子１１の製造工程につき説明する。なお、図１
（Ｃ）に示す容量素子１１については第１の実施の形態
の後段にて説明する。

【００５９】先ず、下地２７の上に下部電極形成層２９
を形成する第１工程を行う（図２（Ａ））。

【００６０】下部電極形成層２９としては、白金族金属
（白金、イリジウム等）や導電性酸化物が利用できる。
ここでは下部電極形成層２９を、導電性酸化物の一例と
して酸化イリジウム（ＩｒＯ₂ ）で形成する。酸化イリ
ジウムを用いると、側壁デポ膜を生じることなくエッチ
ングできるため好適である。具体的には、酸化イリジウ
ムからなる下部電極形成層２９は、例えばＤＣマグネト
ロンスパッタ法を用いて形成する。例えば、アルゴン
（Ａｒ）および酸素（Ｏ₂ ）の流量をそれぞれ１４ｓｃ
ｃｍおよび４０ｓｃｃｍとした１８０秒間のスパッタ法
により、約２０００Åの厚さの酸化イリジウムからなる
下部電極形成層２９が形成できる。

【００６１】第１工程に続いて、下部電極形成層２９を
覆うように絶縁膜形成層３１を形成する第２工程を行う
（図２（Ｂ））。なお、この第２工程では、絶縁膜形成
層３１として、下部電極形成層２９の側から順次に、第
１絶縁膜形成層３５および第１ストッパ膜形成層３７を
形成している。本発明では、ストッパ膜にシリコン窒化
膜を特に用いる。

【００６２】この第１絶縁膜形成層３５は、例えばシリ
コン酸化膜（ＳｉＯ膜）で形成される。具体的には、こ
のシリコン酸化膜はＣＶＤ法により約２０００Åの厚さ
に形成すればよい。

【００６３】また、第１ストッパ膜形成層３７は、例え
ばシリコン窒化膜（ＳｉＮ膜）で形成する。具体的に
は、このシリコン窒化膜はＣＶＤ法により約１０００Å
の厚さに形成すればよい。なお、絶縁膜形成層３１をシ
リコン窒化膜で形成することも考えられるが、シリコン
窒化膜は酸化イリジウムとの密着性に劣るため、絶縁膜
２１をシリコン窒化膜のみで形成するのは難しいと考え
られる。

【００６４】なお、この第１ストッパ膜形成層３７は、
強誘電体膜形成層３９をＣＭＰ加工するとき、ストッパ
膜として機能する膜であれば、どのような材料で形成さ
れていても良い。そのため、例えばメタル（上部電極と
同一材料であっても良い。）等の導電性を有する材料で
第１ストッパ膜形成層３７を形成しても良い。

【００６５】上述の第２工程に続いて、絶縁膜形成層３
１に開口部３３を形成する第３工程を行う（図２
（Ｃ））。この開口部３３は、通常のフォトリソグラフ
ィおよびエッチングを用いて形成することができる。こ
の第３工程では、第１ストッパ膜形成層３７の上面から
第１絶縁膜形成層３５の下面に達する開口部３３を形成
している。

【００６６】この第３工程に続いて、開口部３３および
絶縁膜形成層３１（第１ストッパ膜形成層３７）を覆う
ように強誘電体膜形成層３９を形成する第４工程を行う
（図２（Ｄ））。

【００６７】この強誘電体膜形成層３９は、ヒステリシ
ス特性を有する強誘電体を形成できる材料であれば、ど
のような材料で形成しても良い。例えば、チタン酸ジル
コン酸鉛、チタン酸バリウムストロンチウム、タンタル
酸ニオブ酸ストロンチウムビスマスなどの強誘電体を利
用できる。

【００６８】ここでは、タンタル酸ストロンチウムビス
マスによって強誘電体膜形成層３９を形成する。具体的
には、先ず有機溶剤に構成元素を溶解して前駆溶剤を形
成して、その前駆溶剤をスピンコート法によって開口部
３３を含む第１ストッパ膜形成層３７の全面に塗布した
のち、その塗布面を焼成する。例えば、５００ｒｐｍ
で２０秒間および２０００ｒｐｍで５秒間のスピンコー
ト、スピンコート後における１５０℃で５分間のホッ
トプレート上での乾燥、および、乾燥後における４５
０℃で６０分の電気炉中での仮焼成（酸素雰囲気中）
の、〜を順に５回繰り返すことにより、開口部３３
中をタンタル酸ストロンチウムビスマスで満たすことが
できる。

【００６９】上述の第４工程に続いて、強誘電体膜形成
層３９を加工することにより、絶縁膜形成層３１の開口
部３３に埋め込まれた強誘電体膜１７を形成する第５工
程を行う（図２（Ｅ））。なお、この第５工程ではＣＭ
Ｐ法によって強誘電体膜形成層３９を加工している。そ
のため、開口部３３には平坦に埋め込まれた強誘電体膜
１７が形成されている。

【００７０】このＣＭＰ法は、研磨溶剤（スラリ）を用
いて行う。スラリとしては、酸化膜を研磨するための通
常用いられるスラリが適用できると考えられる。

【００７１】この第４工程に続いて、強誘電体膜を結晶
化させるための本焼成工程を行う。具体的には、強誘電
体膜１７をタンタル酸ストロンチウムビスマスで形成す
る場合、乾燥酸素雰囲気中にて８００℃で６０分間に渡
ってアニールすればよい。

【００７２】この本焼成工程に続いて、強誘電体膜１７
の上側に上部電極形成層４３を形成する第６工程を行う
（図３（Ａ））。この上部電極形成層４３は、下部電極
形成層２９と同一の材料で形成しても良いし、或いは異
なる材料で形成しても良い。ここでは、下部電極形成層
２９と同じく酸化イリジウムで形成する。具体的には、
この酸化イリジウムからなる上部電極形成層４３は、下
部電極形成層２９の形成条件と同一の条件で、約２００
０Åの厚さに形成すればよい。

【００７３】この第６工程に続いて、上部電極形成層４
３を加工することにより、上部電極１５を形成する第７
工程を行う。第７工程では、先ず上部電極形成層４３を
エッチング加工するためのエッチングマスク４７を設け
たのち（図３（Ｂ））、その上部電極形成層４３をエッ
チング加工して上部電極１５を形成する（図３
（Ｃ））。

【００７４】ここで用いるエッチングマスク４７につい
て、特に限定はしないが、例えばシリコン酸化膜で形成
できる。このエッチングマスク４７は、例えば、次のよ
うに形成する。すなわち、先ず、上部電極形成層４３を
覆う膜を形成する。次に、この膜を覆うように形成した
レジストをフォトリソグラフィおよびエッチングによっ
てパターニングしてレジストパターンを形成する。続い
て、このレジストパターンによって前述の膜をエッチン
グ加工することにより、エッチングマスク４７が形成で
きる。

【００７５】具体的には、この酸化イリジウムからなる
上部電極形成層４３のエッチング加工は、平行平板型の
反応性イオンエッチング（ＲＩＥ）装置により行うこと
ができる。例えば、塩素（Ｃｌ₂ ）を２５ｓｃｃｍの流
量、酸素（Ｏ₂ ）を７５ｓｃｃｍの流量、印加電力を２
００Ｗという条件にてエッチングを行うことにより、酸
化イリジウムからなる上部電極１５が形成できる。

【００７６】上述の第７工程に続いて、絶縁膜形成層３
１を加工することにより、絶縁膜２１を形成する第８工
程を行う（図３（Ｄ））。なお、ここでは、絶縁膜形成
層３１は第１絶縁膜形成層３５および第１ストッパ膜形
成層３７の積層構造をなすため、絶縁膜２１は第１絶縁
膜２３および第１ストッパ膜２５の積層膜として形成さ
れる。

【００７７】このとき、第１絶縁膜形成層３５および第
１ストッパ膜形成層３７が、エッチングマスク４７に対
して選択的にエッチングできる材料で形成されていれ
ば、上部電極形成層４３から第１絶縁膜形成層３５まで
を一括してエッチングできる。しかしながら、ここで
は、第１絶縁膜形成層３５およびエッチングマスク４７
をシリコン酸化膜で形成している。そのため、第７工程
の後、上部電極１５およびエッチングマスク４７を少な
くとも覆うように、第１ストッパ膜形成層３７上にレジ
ストを形成したのちエッチングすることにより、第１ス
トッパ膜２５および第１絶縁膜２３を形成している。な
お、このエッチングマスク４７を第８工程の前に除去す
る場合、後述する第９工程のエッチング加工前に、少な
くとも強誘電体膜１７を覆う別のエッチングマスクを形
成する必要がある。

【００７８】上述の第８工程に続いて、下部電極形成層
２９を加工することにより、下部電極１３を形成する第
９工程を行う（図３（Ｅ））。

【００７９】この第９工程は、上述の第７工程と同様に
行うことができる。ただし、下部電極形成層２９が、酸
化イリジウムなどの側壁デポ膜を生じない材料である場
合と、白金やイリジウムなどの側壁デポ膜を生じる材料
である場合とで、第９工程におけるプロセスは以下のよ
うに僅かに異なる。

【００８０】すなわち、下部電極１３を酸化イリジウム
等で形成した場合、エッチングマスク４７（シリコン酸
化膜）および第１ストッパ膜（シリコン窒化膜）２５を
マスクとして、第１ストッパ膜２５に覆われた部分以外
の下部電極形成層２９をエッチング除去することによ
り、下部電極１３が形成できる。このとき、図３（Ｅ）
に示すように、下部電極１３は第１ストッパ膜２５と同
じ幅となる。よって、下部電極形成層２９をエッチング
するためのマスクを別個に設けることなく、下部電極１
３が形成できる。

【００８１】一方、下部電極１３を白金やイリジウム等
で形成した場合、側壁デポ膜が生じる。そのため、酸化
イリジウム等で形成した場合とは異なり、下部電極形成
層２９のエッチングをする際、少なくとも上部電極１５
から下部電極形成層２９に渡る部分（概略的に言うと、
容量素子の側壁部分）に、マスキングしておくのが良
い。このようにすれば、容量素子１１の側壁部分に側壁
デポ膜が形成されることがなく、電極間のリーク電流の
発生が抑制できる。このとき、下部電極１３は、第１ス
トッパ膜２５よりも幅広となる。

【００８２】以上、図１（Ｂ）に示す容量素子の製造方
法を説明したが、ここで、強誘電体膜１７、下部電極１
３および上部電極１５のそれぞれ幅の関係につき説明す
る。なお、ここでいう幅とは、基板等の下地が延在する
面内の方向であって、かつ、多キャパシタ型としたとき
下部電極１３が延伸する方向に垂直な方向における幅を
意味する。

【００８３】上部電極１５を、強誘電体膜１７よりも幅
広に形成するのが好適である。それにより、上述した第
７工程すなわち上部電極形成層４３を加工する工程にお
いて、強誘電体膜１７がエッチングにさらされることが
なくなる。よって、強誘電体膜１７中にダメージが発生
する可能性が低減できる。

【００８４】また、図１（Ｂ）に示すように、下部電極
１３を強誘電体膜１７よりも幅広に形成しても良い。す
なわち、下部電極１３の上側には、第１絶縁膜２３およ
び第１ストッパ膜２５が積層した絶縁膜２１と、この絶
縁膜に囲まれた強誘電体膜１７とが設けられている。

【００８５】一方、図１（Ｃ）に示すように、下部電極
１３を強誘電体膜１７よりも幅狭に形成しても良い。こ
のとき、下部電極１３は、第２絶縁膜４９に埋め込まれ
てなる。このとき、下部電極形成層２９を例えばＣＭＰ
法により加工する第９工程は、前述の第１工程および第
２工程間に行えばよい。また、この第２絶縁膜４９は、
上述の第１絶縁膜２３と同様に、シリコン酸化膜として
形成できる。また、この第２絶縁膜４９が、ＣＭＰ研磨
用ストッパ膜として機能する膜であっても良い。

【００８６】図１（Ｃ）に示す容量素子１１によれば、
たとえ下部電極形成層２９が側壁デポ膜を生じる材料で
形成されていたとしても、下部電極１３の形成を強誘電
体膜形成層３９の形成前に行えるので、容量素子１１の
側壁には側壁デポ膜が付着し得ない。よって、電極間の
リーク電流の発生が抑制できる。

【００８７】（第２の実施の形態）続いて、第２の実施
の形態として、第１の実施の形態の容量素子を用いたプ
レーナ型の半導体記憶素子につき説明する。

【００８８】図４は、第２の実施の形態のプレーナ型の
半導体記憶素子の断面を模式的に示す図である。

【００８９】図４に示すように、このプレーナ型半導体
記憶素子５１は、少なくとも一つのトランジスタ５３
と、トランジスタ５３を覆う第１層間絶縁膜５５と、第
１層間絶縁膜５５の上側に設けられた容量素子１１と、
容量素子１１および第１層間絶縁膜５５を覆う第２層間
絶縁膜５７と、トランジスタ５３のソース５９ａまたは
ドレイン５９ｂから第１層間絶縁膜５５の表面に渡って
設けられた第１導体６１と、第２層間絶縁膜５７の表面
を経て容量素子１１の上部電極１５および第１導体６１
を電気的に接続する第２導体６３とを具える。

【００９０】なお、図４に示す例では、特に図１（Ｂ）
に示す容量素子１１が設けられているが、もちろん、図
１（Ａ）または図１（Ｃ）に示す容量素子１１が設けら
れていても良い。一般の半導体装置と同様に、トランジ
スタ５３が形成された基板６５には素子間分離領域６７
が形成されている。また、トランジスタ５３をゲート酸
化膜６９およびゲート電極７１を具えるＭＯＳ型ＦＥＴ
としているが、このトランジスタ５３はＭＯＳ型ＦＥＴ
に限定されない。

【００９１】また、特に、このプレーナ型半導体記憶素
子５１では、第１層間絶縁膜５５および第２層間絶縁膜
５７の境界に延在する導体であって、第１導体６１およ
び第２導体６３を電気的に接続しかつそれらの導体より
も幅広である第３導体（一般にドットメタルと称され
る。）７３を具えている。このようにすれば、既に説明
したように、たとえマスクずれが発生しても、第１導体
６１および第２導体６３の電気的接続不良が生じにくく
なる。

【００９２】図５〜図８は、第２の実施の形態のプレー
ナ型半導体記憶素子５１の代表的な製造過程を断面で模
式的に示す図である。以下、これらの図を参照して、プ
レーナ型半導体記憶素子５１の製造工程につき説明す
る。

【００９３】先ず、少なくともトランジスタ５３が形成
された基板６５を含む下地（図５（Ａ））を覆うように
第１層間絶縁膜５５を形成するＡ工程を行う（図５
（Ｂ））。この第１層間絶縁膜５５は、例えばＣＶＤ法
により形成される。また、第１層間絶縁膜５５の膜厚は
例えば１００００Åとできる。

【００９４】このＡ工程として、この第１層間絶縁膜５
５の表面に平坦化処理を施すのが望ましい（図５
（Ｃ））。このようにグローバル段差を低減させること
により、容量素子１１の強誘電体膜１７をより平坦に加
工できる。例えば、この平坦化処理は、エッチバックに
よって行う。エッチバックによる平坦化処理は、例えば
次のようにして行う。先ず、第１層間絶縁膜５５の上に
シリコン酸化膜としてＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａ
ｓｓ）膜を、スピンコート法により５０００Åの厚さに
形成する。このときＳＯＧ膜はほぼ平坦になるが、ＳＯ
Ｇ膜は耐熱性等に問題があり層間絶縁膜としては適して
いない。そのため、このＳＯＧ膜が除去される程度の厚
さ（ここでは７０００Å）だけエッチングする。この平
坦化処理によって第１層間絶縁膜５５の表面は平坦化さ
れる。第１層間絶縁膜５５の平坦化処理を行うことによ
り、ＣＭＰ法を用いて容量素子１１の強誘電体膜１７を
形成する際、被研磨面に余分な残さ物が生じにくくな
る。

【００９５】このＡ工程に続いて、トランジスタ５３の
ソース５９ａおよびドレイン５９ｂから第１層間絶縁膜
５５の表面に渡って第１コンタクトホール７５および第
２コンタクトホール７７を形成するＢ工程を行う（図６
（Ａ））。この第１コンタクトホール７５および第２コ
ンタクトホール７７は、通常のフォトリソグラフィおよ
びエッチングによって形成できる。

【００９６】また、このＢ工程に続いて、次のような工
程を行うのが好適である。すなわち、この工程では、こ
のコンタクトホールに埋め込まれる第１導体と、ソース
５９ａおよびドレイン５９ｂとの各形成材料間の反応を
抑制するための保護膜７９を形成する（図６（Ｂ））。
この工程を行うと、後の工程にて行う加熱処理の際に
も、第１導体および電極（ソース５９ａおよびドレイン
５９ｂ）間の反応が抑制できる。この保護膜７９は、例
えば窒化チタンで形成する。

【００９７】この保護膜７９を窒化チタンで形成する工
程は、例えば次のように行う。先ず、第１コンタクトホ
ール７５および第２コンタクトホール７７の内部（ソー
ス５９ａおよびドレイン５９ｂの表面の一部を含む）
と、第１層間絶縁膜５５の表面とを覆うように、チタン
膜を形成する。続いて、このチタン膜を窒素雰囲気中で
加熱処理することにより、窒化チタン膜を形成する。こ
の加熱処理では、例えば温度を７６０℃で３０秒間とす
ればよい。以上のようにして、窒化チタンで保護膜７９
を形成することができる。

【００９８】この保護膜７９を形成する工程に続いて、
第１コンタクトホール７５および第２コンタクトホール
７７の中にそれぞれ第１導体６１を形成するＣ工程を行
う（図６（Ｃ））。例えば、このＣ工程は次のようにし
て行う。先ず、ＣＶＤ法により、第１コンタクトホール
７５および第２コンタクトホール７７中を含む第１層間
絶縁膜５５上に第１導体６１の材料となる層を形成す
る。続いて、第１層間絶縁膜５５の表面上にある第１導
体６１の材料となる層と、保護膜７９との各不要部分を
除去する。この不要部分は全面エッチバックによって除
去すればよい。この第１導体６１は、任意の導電性材料
で形成できる。第１導体６１の材料としては、例えばタ
ングステンが用いられる。

【００９９】このようなＣ工程によって第１コンタクト
ホール７５および第２コンタクトホール７７中に第１導
体６１を埋め込むことができる。なお、埋め込まれた第
１導体６１の構造は一般にプラグと呼ばれる。

【０１００】また、このＣ工程に続いて、図示例では次
のようなＨ工程を行っている。すなわち、このＨ工程で
は、第１層間絶縁膜５５を覆うように第３導体層８１を
形成し、かつ、第３導体層８１を覆うように第３層間絶
縁膜８３を形成する（図７（Ａ））。

【０１０１】このＨ工程に続いて、第１の実施の形態で
述べた製造工程を行うことにより、第１層間絶縁膜５５
の上側（ここではＨ工程を行っているので、第３層間絶
縁膜８３表面上となる。）に容量素子１１を形成するＤ
工程を行う（図７（Ｂ））。なお、この容量素子１１の
下部電極１３および上部電極１５として酸化イリジウム
を用いるのが好適である。それにより、第１層間絶縁膜
５５の表面や第３層間絶縁膜８３の表面に側壁デポ膜を
生じさせることなく、半導体記憶素子を形成することが
できる。また、強誘電体膜１７としてタンタル酸ストロ
ンチウムビスマスのような本焼成温度が高温の材料を用
いても、半導体記憶素子の各工程において、悪影響は生
じない。

【０１０２】この図示例ではＨ工程を行っているので、
このＤ工程に続いて、次のようなＩ工程を行う。すなわ
ち、このＩ工程では、第３層間絶縁膜８３および第３導
体層８１を加工することにより、第１コンタクトホール
７５および第２コンタクトホール７７の直上に、これら
のコンタクトホール７５、７７よりも幅広の第３導体７
３を形成する（図７（Ｃ））。

【０１０３】なお、Ｈ工程およびＩ工程は、例えば次の
ようにして行える。この第３導体層８１は任意の導電性
材料で形成できる。例えば窒化チタンが用いられる。ま
た、第３層間絶縁膜８３は厚さ２０００Åのシリコン酸
化膜で形成できる。また、第３導体層８１および第３層
間絶縁膜８３は、例えばフォトリソグラフィおよびエッ
チングにより加工する。この第３層間絶縁膜８３は、第
３導体７３および下部電極１３間を絶縁するための膜で
ある。よって、Ｉ工程では、少なくとも下部電極１３の
下面に渡って第３層間絶縁膜８３が残存すればよく、図
示例のごとく第３導体７３上に第３層間絶縁膜８３が形
成されていなくともよい。

【０１０４】このＩ工程に続いて、容量素子１１および
第１層間絶縁膜５５を覆うように第２層間絶縁膜５７を
形成するＥ工程を行う（図８（Ａ））。このＥ工程は、
前述のＡ工程と同様に行うことができる。この第２層間
絶縁膜５７は例えば８０００Å程度の厚さのシリコン酸
化膜とできる。また、Ｆ工程でもＡ工程と同様のエッチ
バックによる平坦化処理をするのが望ましい。平坦化し
ておくと、Ｇ工程における例えばフォトリソグラフィが
容易に行える。

【０１０５】このＥ工程に続いて、第２層間絶縁膜５７
の表面から第１および第２コンタクトホール７５、７７
にそれぞれ連なる第３および第４コンタクトホール８
７、８９と、第２層間絶縁膜５７の表面から容量素子１
１の上部電極１５に連なる第５コンタクトホール９１を
形成するＦ工程を行う（図８（Ｂ））。このＦ工程は、
通常のフォトリソグラフィおよびエッチングを用いて行
える。

【０１０６】また、既に説明したように、このＦ工程を
行う際、第３および第４コンタクトホール形成用のエッ
チングマスクと、第５コンタクトホール形成用のエッチ
ングマスクとを個々に用いてエッチングすることによ
り、それぞれのコンタクトホール８７、８９、９１を形
成するのが良い。それにより、上部電極１５に余分なダ
メージを与えることなくコンタクトホールをエッチング
できる。

【０１０７】このＦ工程に続いて、第３、第４および第
５コンタクトホール８７、８９、９１中にそれぞれ第２
導体６３を形成するＧ工程を行う（図８（Ｃ））。この
とき、第４および第５コンタクトホール８９、９１の中
の第２導体６３は、一体に形成される。通常、この第２
導体６３はアルミニウムで形成されることが多い。この
Ｇ工程は、周知の電極形成方法により行える。

【０１０８】以上のような工程によって、プレーナ型半
導体記憶素子５１が製造できる。

【０１０９】（第３の実施の形態）続いて、第３の実施
の形態として、第１の実施の形態の容量素子１１を用い
たスタック型の半導体記憶素子につき説明する。

【０１１０】図９は、第３の実施の形態のスタック型の
半導体記憶素子の断面を模式的に示す図である。

【０１１１】図９に示すように、このスタック型半導体
記憶素子９３は、少なくとも一つのトランジスタ５３
と、トランジスタ５３を覆う第１層間絶縁膜５５と、第
１層間絶縁膜５５の上側に設けられた容量素子１１と、
容量素子１１および第１層間絶縁膜５５を覆う第２層間
絶縁膜５７と、トランジスタ５３のソース５９ａまたは
ドレイン５９ｂを容量素子１１の下部電極１３に電気的
に接続する第１導体６１とを具える。

【０１１２】特にこの図９に示すスタック型半導体記憶
素子９３では、第１導体６１および下部電極１３の境界
に延在し、かつ、第１導体６１および下部電極１３の間
の反応を抑制するバリア膜９５を具える。また、ここで
はバリア膜９５の剥離を抑制する密着膜９７が特に設け
られている。

【０１１３】なお、図９に示す例では、図１（Ｂ）に示
す容量素子１１が設けられているが、第２の実施の形態
と同様、これに限定されない。また、トランジスタ５３
もＭＯＳ型ＦＥＴに限定されない。

【０１１４】図１０〜図１１は、図６より続く図であ
る。これら図５、図６、図１０および図１１は、図９に
示す第３の実施の形態のスタック型半導体記憶素子９３
の代表的な製造過程を断面で模式的に示す図である。以
下、これらの図を参照して、スタック型半導体記憶素子
９３の製造工程につき説明する。なお、この製造工程の
流れにおいて、第２の実施の形態の製造工程と同一とな
る工程については記載を省略する。また、第２の実施の
形態にて説明した使用材料、数値条件等は特に断りがな
い限り、第３の実施の形態にも適用できる。

【０１１５】この第３の実施の形態では、第２の実施の
形態と同様にＡ工程、Ｂ工程、保護膜７９を形成する工
程およびＣ工程を行うことにより、図６（Ｃ）に示すプ
ラグ形成済みの構造体が得られる。

【０１１６】これらの工程に続いてＤ工程を行う。ここ
では特に、このＤ工程に先立って、第１層間絶縁膜５５
を覆うバリア膜形成層１０３を形成するＨ工程を行う
（図１０（Ａ））。なお、このバリア膜形成層１０３を
イリジウム（Ｉｒ）で形成するのが望ましい。また、こ
のときバリア膜形成層１０３および第１層間絶縁膜５５
の間の密着性を高めるため、密着膜形成層１０１を形成
している。この密着膜形成層１０１は、例えば窒化チタ
ンで形成される。また、イリジウムの膜厚を１０００
Å、そして窒化チタンの膜厚を１０００Åとすることが
できる。なお、イリジウムからなるバリア膜形成層１０
３は、ＤＣマグネトロンスパッタにより形成できる。

【０１１７】このＨ工程に続いて、次のＤ工程を行う。
すなわち、第１の実施の形態で述べた製造工程を行うこ
とにより、容量素子１１の下部電極１３が第２コンタク
トホール７７の第１導体６１と電気的に接続するように
容量素子１１を形成する（図１０（Ｂ））。このとき、
第２の実施の形態と同様に、下部電極１３および上部電
極１５として酸化イリジウムを用いるのが好適である。
また、第２の実施の形態と同様に、タンタル酸ストロン
チウムビスマスを強誘電体膜１７として用いることもで
きる。なお、下部電極形成層２９およびバリア膜形成層
１０３が、それぞれ酸化イリジウムおよびイリジウムで
形成されている場合、酸化イリジウムの通常のエッチン
グ条件ではイリジウムがエッチングされることはない。

【０１１８】ここでは、Ｈ工程を行っているので、この
Ｄ工程に続いて、次のＩ工程を行う。このＩ工程では、
少なくとも容量素子１１を覆うように形成したエッチン
グマスク１０５を介して、バリア膜形成層１０３（およ
び密着膜形成層１０１）をエッチングすることにより、
バリア膜９５を形成する（図１０（Ｃ））。図示例で
は、密着膜形成層１０１をバリア膜形成層１０３と同時
にエッチング加工することにより、密着膜９７を形成し
ている。

【０１１９】このＩ工程では、バリア膜形成層１０３の
エッチングに用いたエッチングマスク１０５をそのまま
第２層間絶縁膜５７の一部として用いる。そのため、た
とえバリア膜形成層１０３がイリジウム等の側壁デポ膜
を生じる材料で形成されている場合であっても、容量素
子１１に直接側壁デポ膜が形成されることがない。な
お、エッチングマスク１０５は、第２層間絶縁膜５７の
一部を構成する。例えば、このエッチングマスク１０５
は、シリコン酸化膜として形成できる。この膜厚は、例
えば３０００Åとできる。

【０１２０】なお、イリジウムのエッチングは困難であ
る。ここでは、イリジウムからなるバリア膜形成層１０
３をエッチングするに当たり、塩素（Ｃｌ₂ ）を２５ｓ
ｃｃｍの流量およびアルゴン（Ａｒ）を７５ｓｃｃｍの
流量としたイオンミリング法により行った。

【０１２１】また、この図１０（Ｃ）に示すＩ工程で
は、第１コンタクトホール７５の上にもエッチングマス
ク１０５が形成されているため、前述の第３導体（ドッ
トメタル）７３と同じ状態にバリア膜９５が残存する。
よって、この第１コンタクトホール７５上のバリア膜９
５は、第３導体（ドットメタル）７３と同様の機能を有
する膜となる。

【０１２２】このＩ工程に続いて、容量素子１１および
第１層間絶縁膜５５を覆うように第２層間絶縁膜５７を
形成するＥ工程を行う（図１１（Ａ））。このＥ工程
は、第２の実施の形態のＥ工程と同様に行うことができ
る。もちろん、同様に平坦化処理を行うのが望ましい。

【０１２３】このＥ工程に続いて、次のＦ工程を行う。
このＦ工程では、第２層間絶縁膜５７の表面から第１コ
ンタクトホール７５に連なる第３コンタクトホール８
７、および第２層間絶縁膜５７の表面から容量素子１１
の上部電極１５に連なる第４コンタクトホール８９をそ
れぞれ形成する（図１１（Ｂ））。また、このＦ工程を
行うに当たり、第２の実施の形態のＦ工程と同様に、第
３コンタクトホール形成用のエッチングマスクと、第４
コンタクトホール形成用のエッチングマスクとを個々に
用いてエッチングすることにより、この第３および第４
コンタクトホール８７、８９を形成しても良い。

【０１２４】このＦ工程に続いて、この第３および第４
コンタクトホール８７、８９の中にそれぞれ第２導体６
３を形成するＧ工程を行う（図１１（Ｃ））。

【０１２５】以上のような工程によって、スタック型半
導体記憶素子９３が製造できる。

【０１２６】（第４の実施の形態）この第４の実施の形
態では、第３の実施の形態のスタック型半導体記憶素子
９３の変形例につき説明する。

【０１２７】図１２は、第４の実施の形態のスタック型
の半導体記憶素子の断面を模式的に示す図である。図１
２に示すスタック型半導体記憶素子９３は、第１導体６
１および下部電極１３の境界に延在し、かつ、第１導体
６１および下部電極１３の間の反応を抑制するバリア膜
９５を更に具える。この点は第３の実施の形態と同様で
ある。

【０１２８】しかし、この第４の実施の形態のスタック
型半導体記憶素子９３では、このバリア膜９５が第３絶
縁膜９９および第２ストッパ膜１０７に埋め込まれるよ
うに設けられている。なお、第２ストッパ膜１０７およ
び第３絶縁膜９９は、容量素子１１の下部電極１３の側
から順次に設けられている。

【０１２９】また、図１２に示す例では、図１（Ｂ）に
示す容量素子１１が設けられているが、第２の実施の形
態と同様、これに限定されない。また、トランジスタ５
３もＭＯＳ型ＦＥＴに限定されない。

【０１３０】図１３〜図１５は、図６より続く図であ
る。これら図５、図６、図１３〜図１５は、図１２に示
す第４の実施の形態のスタック型半導体記憶素子９３の
代表的な製造過程を断面で模式的に示す図である。以
下、これらの図を参照して、スタック型半導体記憶素子
９３の製造工程につき説明する。なお、この製造工程の
流れにおいて、第３の実施の形態の製造工程と同一とな
る工程については記載を省略する。また、第３の実施の
形態にて説明した使用材料、数値条件等は特に断りがな
い限り、第４の実施の形態にも適用できる。

【０１３１】この第４の実施の形態では、第３の実施の
形態と同様にＡ工程、Ｂ工程、保護膜７９を形成する工
程およびＣ工程を行うことにより、図６（Ｃ）に示すプ
ラグ形成済みの構造体が得られる。

【０１３２】これらの工程に続いてＤ工程を行うが、こ
の第４の実施の形態では特に、このＤ工程に先立って、
次のＪ工程を行う。

【０１３３】すなわち、このＪ工程では先ず、第１層間
絶縁膜５５側から順次に、第３絶縁膜形成層１０９およ
び第２ストッパ膜形成層１１１をそれぞれ形成する（図
１３（Ａ））。特にこの図示例では、第１層間絶縁膜５
５および第３絶縁膜形成層１０９の間に密着膜形成層１
０１を形成している。

【０１３４】この第３絶縁膜形成層１０９は、例えばシ
リコン酸化膜として形成できる。また、第２ストッパ膜
形成層１１１は、例えばシリコン窒化膜として形成でき
る。ここでは、第３絶縁膜形成層１０９の膜厚を例えば
１０００Åとし、第２ストッパ膜形成層１１１の膜厚を
例えば５００Åとする。また、第３の実施の形態と同様
に、バリア膜としてイリジウムを用いる場合、密着膜形
成層１０１は、例えば窒化チタンで形成できる。この窒
化チタンの膜厚は、例えば１０００Åと設定できる。

【０１３５】このＪ工程では、次に第２ストッパ膜形成
層１１１および第３絶縁膜形成層１０９に開口部１１３
を形成する（図１３（Ｂ））。この図示例では、この開
口部１１３は、密着膜形成層１０１の表面まで達してい
る。また、この開口部１１３は、通常のフォトリソグラ
フィおよびエッチングを用いて形成できる。

【０１３６】このＪ工程では、続いて、開口部１１３を
含む第２ストッパ膜形成層１１１を覆うようにバリア膜
形成層１０３を形成する（図１３（Ｃ））。このバリア
膜形成層１０３は、開口部１１３の深さよりも厚く形成
しておく。ここでは、例えばバリア膜形成層１０３の膜
厚を３０００Åとした。なお、イリジウムからなるバリ
ア膜形成層１０３は、ＤＣマグネトロンスパッタにより
形成できる。

【０１３７】このＪ工程では、続いて、バリア膜形成層
１０３をＣＭＰ法で加工することにより、開口部１１３
に埋め込まれたバリア膜９５を形成する（図１４
（Ａ））。第３の実施の形態では、バリア膜形成層１０
３をエッチングすることにより、バリア膜９５を形成し
ていた。そのため、例えばバリア膜形成層１０３として
イリジウムを用いる場合、困難なイリジウムのエッチン
グを行う必要があった。しかしながら、このＪ工程のご
とくＣＭＰ法を用いると、イリジウムであっても容易に
加工できる。よって、第３の実施の形態よりも容易にバ
リア膜９５を形成することができる。

【０１３８】このＪ工程に続いて、次のＤ工程を行う。
すなわち、第１の実施の形態で述べた製造工程を行うこ
とにより、容量素子１１の下部電極１３が第２コンタク
トホール７７の第１導体６１と電気的に接続するように
容量素子１１を形成する（図１４（Ｂ））。このとき、
第２の実施の形態と同様に、下部電極１３および上部電
極１５として酸化イリジウムを用いるのが好適である。
また、第２の実施の形態と同様に、タンタル酸ストロン
チウムビスマスを強誘電体膜１７として用いることもで
きる。

【０１３９】ここでは、Ｊ工程を行っているので、この
Ｄ工程に続いて、次のＫ工程を行うのが望ましい。すな
わち、このＫ工程では、第２ストッパ膜形成層１１１、
第３絶縁膜形成層１０９および密着膜形成層１０１を加
工することにより、第２ストッパ膜１０７および第３絶
縁膜９９および密着膜９７を形成する（図１４
（Ｃ））。このＫ工程は、例えば、少なくとも容量素子
１１を覆うエッチングマスクを形成して行う。なお、こ
の図１４（Ｃ）に示すＫ工程では、第１コンタクトホー
ル７５の上にも密着膜９７が残存するように加工してい
る。この第１コンタクトホール７５上の密着膜９７は、
第３導体７３と同様の機能を有する膜となる。

【０１４０】このＫ工程に続いて、容量素子１１および
第１層間絶縁膜５５を覆うように第２層間絶縁膜５７を
形成するＥ工程を行う（図１５（Ａ））。このＥ工程
は、第２の実施の形態のＥ工程と同様に行うことができ
る。もちろん、同様に平坦化処理を行うのが望ましい。

【０１４１】このＥ工程に続いて、次のＦ工程を行う。
このＦ工程では、第２層間絶縁膜５７の表面から第１コ
ンタクトホール７５に連なる第３コンタクトホール８
７、および第２層間絶縁膜５７の表面から第２コンタク
トホール７７に連なる第４コンタクトホール８９をそれ
ぞれ形成する（図１５（Ｂ））。また、このＦ工程を行
うに当たり、第２の実施の形態のＦ工程と同様に、第３
コンタクトホール形成用のエッチングマスクと、第４コ
ンタクトホール形成用のエッチングマスクとを個々に用
いてエッチングすることにより、この第３および第４コ
ンタクトホール８７、８９を形成しても良い。

【０１４２】このＦ工程に続いて、この第３および第４
コンタクトホール８７、８９の中にそれぞれ第２導体６
３を形成するＧ工程を行う（図１５（Ｃ））。

【０１４３】以上のような工程によって、スタック型半
導体記憶素子９３が製造できる。

【０１４４】

【発明の効果】上述した説明から明らかなように、この
発明の容量素子によれば、強誘電体膜の側壁を保護する
絶縁膜を具えているので、下部電極に対してエッチング
またはこの容量素子を設ける下地に対してエッチング等
の加工を行う際、強誘電体膜がプラズマ等にさらされる
可能性を低減することができる。よって、強誘電体膜を
高温処理する回数が抑制できる。したがって、この容量
素子と一体に設けられたトランジスタの特性変化が抑制
できる。この容量素子は、プレーナ型或いはスタック型
の半導体記憶素子に用いることができる。

【０１４５】また、この発明の容量素子の製造方法によ
れば、強誘電体膜が絶縁膜の開口部に埋め込まれて成
る。よって、下部電極に対してエッチングまたはこの容
量素子を設ける下地に対してエッチング等の加工を行う
際、強誘電体膜がプラズマ等にさらされる可能性を低減
することができる。そのため、強誘電体膜を高温処理す
る回数が抑制できる。したがって、この容量素子と一体
に設けられたトランジスタの特性変化が抑制できる。こ
の容量素子の製造方法は、プレーナ型或いはスタック型
の半導体記憶素子の製造方法に利用できる。

【０１４６】また、特にＣＭＰ法を用いて強誘電体膜を
加工することにより、エッチングによるダメージを生じ
させることなく、強誘電体膜が形成できる。

【図面の簡単な説明】

【図１】第１の実施の形態のそれぞれの容量素子を断面
で模式的に示す図である。

【図２】第１の実施の形態の容量素子の製造方法の過程
を断面で模式的に示す図（その１）である。

【図３】第１の実施の形態の容量素子の製造方法の過程
を断面で模式的に示す図（その２）である。

【図４】第２の実施の形態の半導体記憶素子のプレーナ
型半導体記憶素子の断面を模式的に示す図である。

【図５】第２（第３および第４）の実施の形態の半導体
記憶素子のプレーナ型半導体記憶素子の製造方法の過程
を断面で模式的に示す図（その１）である。

【図６】第２（第３および第４）の実施の形態の半導体
記憶素子のプレーナ型半導体記憶素子の製造方法の過程
を断面で模式的に示す図（その２）である。

【図７】第２の実施の形態の半導体記憶素子のプレーナ
型半導体記憶素子の製造方法の過程を断面で模式的に示
す図（その３）である。

【図８】第２の実施の形態の半導体記憶素子のプレーナ
型半導体記憶素子の製造方法の過程を断面で模式的に示
す図（その４）である。

【図９】第３の実施の形態の半導体記憶素子のスタック
型半導体記憶素子の断面を模式的に示す図である。

【図１０】第３の実施の形態の半導体記憶素子のスタッ
ク型半導体記憶素子の製造方法の過程を断面で模式的に
示す図（その３）である。なお、この図は図６から連続
する図である。

【図１１】第３の実施の形態の半導体記憶素子のスタッ
ク型半導体記憶素子の製造方法の過程を断面で模式的に
示す図（その４）である。

【図１２】第４の実施の形態の半導体記憶素子のスタッ
ク型半導体記憶素子の断面を模式的に示す図である。

【図１３】第４の実施の形態の半導体記憶素子のスタッ
ク型半導体記憶素子の製造方法の過程を断面で模式的に
示す図（その３）である。なお、この図は図６から連続
する図である。

【図１４】第４の実施の形態の半導体記憶素子のスタッ
ク型半導体記憶素子の製造方法の過程を断面で模式的に
示す図（その４）である。

【図１５】第４の実施の形態の半導体記憶素子のスタッ
ク型半導体記憶素子の製造方法の過程を断面で模式的に
示す図（その５）である。

【図１６】従来の半導体素子の断面図である。

【符号の説明】

１１：容量素子 １３：下部電極 １５：上部電極 １７：強誘電体膜 １９：側壁 ２１：絶縁膜 ２３：第１絶縁膜 ２５；第１ストッパ膜 ２７：下地 ２９：下部電極形成層 ３１：絶縁膜形成層 ３３、１１３：開口部 ３５：第１絶縁膜形成層 ３７：第１ストッパ膜形成層 ３９：強誘電体膜形成層 ４３：上部電極形成層 ４７、１０５：エッチングマスク ４９：第２絶縁膜 ５１：プレーナ型半導体記憶素子 ５３：トランジスタ（ＭＯＳ型ＦＥＴ） ５５：第１層間絶縁膜 ５７：第２層間絶縁膜 ５９ａ：ソース ５９ｂ：ドレイン ６１：第１導体 ６３：第２導体 ６５：基板 ６７：素子間分離領域 ６９：ゲート酸化膜 ７１：ゲート電極 ７３：第３導体 ７５：第１コンタクトホール ７７：第２コンタクトホール ７９：保護膜 ８１：第３導体層 ８３：第３層間絶縁膜 ８７：第３コンタクトホール ８９：第４コンタクトホール ９１：第５コンタクトホール ９３：スタック型半導体記憶素子 ９５：バリア膜 ９７：密着膜 ９９：第３絶縁膜 １０１：密着膜形成層 １０３：バリア膜形成層 １０７：第２ストッパ膜 １０９：第３絶縁膜形成層 １１１：第２ストッパ膜形成層

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792 Ｆターム(参考） 5F001 AA17 AD12 AD62 AG07 AG29 AG30 5F038 AC05 AC09 AC15 AC18 DF05 EZ14 EZ17 5F083 AD21 FR01 FR02 JA14 JA15 JA17 JA36 JA38 JA39 JA40 JA43 MA05 MA06 MA17 MA20 PR03 PR06 PR07 PR15 PR22 PR23 PR33 PR39 PR40

Claims (29)

【特許請求の範囲】
1. 【請求項１】 下部電極と、上部電極と、これらの電極
   に挟まれた強誘電体膜と、前記下部電極および前記上部
   電極間に設けられていてかつ前記強誘電体膜の側壁を保
   護する絶縁膜とを具えることを特徴とする容量素子。
2. 【請求項２】 請求項１に記載の容量素子において、 前記絶縁膜は、前記下部電極側から順次に、該下部電極
   および前記上部電極間を絶縁する第１の絶縁膜と、前記
   容量素子の製造工程中に前記強誘電体膜に対する化学機
   械研磨用ストッパ膜として利用された第１のストッパ膜
   とを具えることを特徴とする容量素子。
3. 【請求項３】 請求項１に記載の容量素子において、 前記強誘電体膜を前記下部電極よりも幅狭としたことを
   特徴とする容量素子。
4. 【請求項４】 請求項１に記載の容量素子において、 前記下部電極を埋め込む第２の絶縁膜を更に具え、前記
   下部電極の表面が前記第２の絶縁膜の表面と同一面位置
   であり、および、前記強誘電体膜を前記第２の絶縁膜よ
   りも幅広としたことを特徴とする容量素子。
5. 【請求項５】 請求項１に記載の容量素子において、 前記強誘電体膜を前記上部電極よりも幅狭としたことを
   特徴とする容量素子。
6. 【請求項６】 請求項１に記載の容量素子において、 前記強誘電体膜をタンタル酸ストロンチウムビスマスを
   含む膜としたことを特徴とする容量素子。
7. 【請求項７】 請求項１に記載の容量素子において、 前記下部電極を酸化イリジウムを含む電極としたことを
   特徴とする容量素子。
8. 【請求項８】 請求項１に記載の容量素子において、 前記下部電極を白金を含む電極としたことを特徴とする
   容量素子。
9. 【請求項９】 少なくとも一つのトランジスタと、前記
   トランジスタを覆う第１の層間絶縁膜と、前記第１の層
   間絶縁膜の上側に設けられた請求項１に記載の容量素子
   と、前記容量素子および前記第１の層間絶縁膜を覆う第
   ２の層間絶縁膜と、前記トランジスタのソースまたはド
   レインから前記第１の層間絶縁膜表面に渡って設けられ
   た第１の導体と、前記第２の層間絶縁膜表面を経て前記
   容量素子の前記上部電極および前記第１の導体を電気的
   に接続する第２の導体とを具えることを特徴とするプレ
   ーナ型の半導体記憶素子。
10. 【請求項１０】 請求項９に記載の半導体記憶素子にお
    いて、 前記第１の層間絶縁膜および前記第２の層間絶縁膜の境
    界に延在する導体であって、前記第１の導体および前記
    第２の導体を電気的に接続しかつそれらの導体よりも幅
    広である第３の導体を、更に具えることを特徴とするプ
    レーナ型の半導体記憶素子。
11. 【請求項１１】 少なくとも一つのトランジスタと、前
    記トランジスタを覆う第１の層間絶縁膜と、前記第１の
    層間絶縁膜の上側に設けられた請求項１に記載の容量素
    子と、前記容量素子および前記第１の層間絶縁膜を覆う
    第２の層間絶縁膜と、前記トランジスタのソースまたは
    ドレインを前記容量素子の前記下部電極に電気的に接続
    する第１の導体とを具えることを特徴とするスタック型
    の半導体記憶素子。
12. 【請求項１２】 請求項１１に記載の半導体記憶素子に
    おいて、 前記第１の導体および前記容量素子の下部電極の境界に
    延在し、かつ、前記第１の導体および前記下部電極間の
    反応を抑制するバリア膜を更に具えることを特徴とする
    スタック型の半導体記憶素子。
13. 【請求項１３】 請求項１２に記載の半導体記憶素子に
    おいて、 前記下部電極の側から順次に、第２のストッパ膜および
    第３の絶縁膜を更に具え、かつ、前記バリア膜が、該第
    ２のストッパ膜および該第３の絶縁膜に埋め込まれて成
    ることを特徴とするスタック型の半導体記憶素子。
14. 【請求項１４】 下地上に下部電極形成層を形成する第
    １工程と、 前記下部電極形成層を覆うように絶縁膜形成層を形成す
    る第２工程と、 前記絶縁膜形成層にその表面から厚さの方向の一部分に
    渡り開口部を形成する第３工程と、 前記開口部および前記絶縁膜形成層を覆うように強誘電
    体膜形成層を形成する第４工程と、 前記強誘電体膜形成層を加工することにより、前記開口
    部に前記強誘電体膜形成層の部分を強誘電体膜として残
    存させる第５工程と、 前記強誘電体膜の上側に上部電極形成層を形成する第６
    工程と、 前記上部電極形成層を加工することにより、上部電極を
    形成する第７工程と、 前記絶縁膜形成層を加工することにより、絶縁膜を形成
    する第８工程と、 前記下部電極形成層を加工することにより、下部電極を
    形成する第９工程とを含むことを特徴とする容量素子の
    製造方法。
15. 【請求項１５】 請求項１４に記載の容量素子の製造方
    法において、 前記第５工程の加工を化学機械研磨法によって行い、か
    つ、前記強誘電体膜の表面を前記開口部の周囲の前記絶
    縁膜形成層の表面と同一面位置に形成することを特徴と
    する容量素子の製造方法。
16. 【請求項１６】 請求項１５に記載の容量素子の製造方
    法において、 前記第２工程を、 前記下部電極側から、前記下部電極および前記上部電極
    の間を絶縁する第１の絶縁膜形成層と、前記化学機械研
    磨法に対し前記強誘電体膜形成層よりも耐研磨特性の良
    い第１のストッパ膜形成層とを、順次に形成する工程と
    したことを特徴とする容量素子の製造方法。
17. 【請求項１７】 請求項１４に記載の容量素子の製造方
    法において、 前記強誘電体形成層を、タンタル酸ストロンチウムビス
    マスで形成することを特徴とする容量素子の製造方法。
18. 【請求項１８】 請求項１４に記載の容量素子の製造方
    法において、 前記下部電極形成層を、酸化イリジウムで形成すること
    を特徴とする容量素子の製造方法。
19. 【請求項１９】 請求項１４に記載の容量素子の製造方
    法において、 前記下部電極形成層を、白金で形成することを特徴とす
    る容量素子の製造方法。
20. 【請求項２０】 請求項１４に記載の容量素子の製造方
    法において、 前記強誘電体膜を、前記下部電極より幅狭に形成するこ
    とを特徴とする容量素子の製造方法。
21. 【請求項２１】 請求項１４に記載の容量素子の製造方
    法において、 前記第１工程よりも前に、第２の絶縁膜形成層を形成し
    たのち、前記第２の絶縁膜形成層にその表面から厚さ方
    向の一部分に渡り開口部を形成しておき、 前記第１工程では前記開口部および前記第２絶縁膜形成
    層を覆うように下部電極形成層を形成し、 前記第１工程および前記第２工程の間に前記第９工程を
    行い、および前記第９工程では前記下部電極形成層を加
    工することにより、前記下部電極形成層の部分を下部電
    極として残存させることを特徴とする容量素子の製造方
    法。
22. 【請求項２２】 請求項１４に記載の容量素子の製造方
    法において、 前記上部電極を、前記強誘電体膜より幅広に形成するこ
    とを特徴とする容量素子の製造方法。
23. 【請求項２３】 少なくとも一つのトランジスタが形成
    されている下地を覆うように第１の層間絶縁膜を形成す
    るＡ工程と、 前記トランジスタのソースおよびドレインから前記第１
    の層間絶縁膜表面に渡って第１および第２のコンタクト
    ホールを形成するＢ工程と、 前記第１および第２のコンタクトホール中にそれぞれ第
    １の導体を形成するＣ工程と、 請求項１４に記載の容量素子の製造方法を用いて前記第
    １の層間絶縁膜の上側に容量素子を形成するＤ工程と、 前記容量素子および前記第１の層間絶縁膜を覆うように
    第２の層間絶縁膜を形成するＥ工程と、 前記第２の層間絶縁膜の表面から前記第１および第２の
    コンタクトホールにそれぞれ連なる第３および第４のコ
    ンタクトホールと、前記第２の層間絶縁膜の表面から前
    記容量素子の前記上部電極に連なる第５のコンタクトホ
    ールとをそれぞれ形成するＦ工程と、 前記第３、第４および第５のコンタクトホール中にそれ
    ぞれ第２の導体を、該第４および第５のコンタクトホー
    ル中の第２導体が一体接続となるように、形成するＧ工
    程とを含むことを特徴とするプレーナ型の半導体記憶素
    子の製造方法。
24. 【請求項２４】 請求項２３に記載の半導体記憶素子の
    製造方法において、 前記Ｃ工程および前記Ｄ工程間に、前記第１の層間絶縁
    膜を覆うように第３の導体層を形成し、かつ、該第３の
    導体層を覆うように第３の層間絶縁膜を形成するＨ工程
    と、 前記Ｄ工程および前記Ｅ工程間に、前記第３の層間絶縁
    膜および前記第３の導体層を加工することにより、前記
    第１および第２のコンタクトホールの直上にこれらのコ
    ンタクトホールよりも幅広の第３の導体を形成するＩ工
    程とを更に含むことを特徴とするプレーナ型の半導体記
    憶素子の製造方法。
25. 【請求項２５】 請求項２３に記載の半導体記憶素子の
    製造方法において、 前記Ｆ工程を、前記第３および第４のコンタクトホール
    形成用のエッチングマスクと、前記第５のコンタクトホ
    ール形成用のエッチングマスクとを個々に用いてエッチ
    ングすることにより、前記第３、第４および第５のコン
    タクトホールを形成する工程としたことを特徴とするプ
    レーナ型の半導体記憶素子の製造方法。
26. 【請求項２６】 少なくとも一つのトランジスタが形成
    されている下地を覆うように第１の層間絶縁膜を形成す
    るＡ工程と、 前記トランジスタのソースおよびドレインから前記第１
    の層間絶縁膜表面に渡って第１および第２のコンタクト
    ホールを形成するＢ工程と、 前記第１および第２のコンタクトホール中にそれぞれ第
    １の導体を形成するＣ工程と、 請求項１４に記載の容量素子の製造方法を用いて、容量
    素子の下部電極が第２のコンタクトホールの前記第１の
    導体と電気的に接続するように当該容量素子を形成する
    Ｄ工程と、 前記容量素子および前記第１の層間絶縁膜を覆うように
    第２の層間絶縁膜を形成するＥ工程と、 前記第２の層間絶縁膜の表面から前記第１のコンタクト
    ホールに連なる第３のコンタクトホール、および、前記
    第２の層間絶縁膜の表面から容量素子の上部電極に連な
    る第４のコンタクトホールを形成するＦ工程と、 前記第３および第４のコンタクトホール中にそれぞれ第
    ２の導体を形成するＧ工程とを含むことを特徴とするス
    タック型の半導体記憶素子の製造方法。
27. 【請求項２７】 請求項２６に記載の半導体記憶素子の
    製造方法において、 前記Ｃ工程および前記Ｄ工程の間に、前記第１の層間絶
    縁膜の上側にバリア膜形成層を形成するＨ工程と、 前記Ｄ工程および前記Ｅ工程の間に、少なくとも前記容
    量素子を覆うように形成したエッチングマスクを介し
    て、前記バリア膜形成層をエッチングすることにより、
    バリア膜を形成するＩ工程とを更に含み、および前記エ
    ッチングマスクが、前記第２の層間絶縁膜の一部を構成
    することを特徴とするスタック型の半導体記憶素子の製
    造方法。
28. 【請求項２８】 請求項２６に記載の半導体記憶素子の
    製造方法において、 前記Ｃ工程および前記Ｄ工程の間に、 前記第１の層間絶縁膜側から順次に、第３の絶縁膜形成
    層および第２のストッパ膜形成層をそれぞれ形成し、前
    記第２のストッパ膜形成層および前記第３の絶縁膜形成
    層にその表面から厚さ方向に渡り開口部を形成し、前記
    開口部および前記第２のストッパ膜形成層を覆うように
    バリア膜形成層を形成し、かつ、前記バリア膜形成層を
    化学機械研磨法で加工することにより、前記開口部に埋
    め込まれたバリア膜を形成するＪ工程を更に含むことを
    特徴とするスタック型の半導体記憶素子の製造方法。
29. 【請求項２９】 請求項２６に記載の半導体記憶素子の
    製造方法において、 前記Ｆ工程を、前記第３のコンタクトホール形成用のエ
    ッチングマスクと、前記第４のコンタクトホール形成用
    のエッチングマスクとを個々に用いてエッチングするこ
    とにより、前記第３および第４のコンタクトホールを形
    成する工程としたことを特徴とするスタック型の半導体
    記憶素子の製造方法。