KR100500938B1 - 캐패시터 제조 방법 - Google Patents

캐패시터 제조 방법 Download PDF

Info

Publication number
KR100500938B1
KR100500938B1 KR10-2000-0086619A KR20000086619A KR100500938B1 KR 100500938 B1 KR100500938 B1 KR 100500938B1 KR 20000086619 A KR20000086619 A KR 20000086619A KR 100500938 B1 KR100500938 B1 KR 100500938B1
Authority
KR
South Korea
Prior art keywords
thin film
etching
ferroelectric thin
heat treatment
ferroelectric
Prior art date
Application number
KR10-2000-0086619A
Other languages
English (en)
Other versions
KR20020058510A (ko
Inventor
양우석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0086619A priority Critical patent/KR100500938B1/ko
Priority to US10/022,502 priority patent/US6458604B1/en
Publication of KR20020058510A publication Critical patent/KR20020058510A/ko
Application granted granted Critical
Publication of KR100500938B1 publication Critical patent/KR100500938B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 강유전체 캐패시터의 회복열처리를 세단계로 분리 실시하여 회복열처리를 온도를 낮춤으로써, 플러그의 산화를 효과적으로 막고 강유전체의 열화를 방지하여 전기적 특성과 전극용량의 향상을 기할 수 있는 캐패시터 제조 방법을 제공하기 위한 것으로서, 이를 위해 본 발명은 캐패시터 제조 방법에 있어서, 소스/드레인 접합상의 콘택홀 내부의 일정 영역에 리세스된 폴리실리콘 플러그와 실리사이드층 및 확산방지막을 형성한 후 평탄화하는 단계; 상기 결과물 전면에 접착층을 증착한 후 식각 선택적 식각을 통해 상기 확산방지막을 오픈시키는 단계; 상기 결과물 전면에 하부전극과 강유전체 박막 및 상부전극을 적층시키는 단계; 상기 상부전극을 플라즈마 식각하여 후 패턴을 형성한 후, 상기 플라즈마 충격에 의한 상기 강유전체 박막의 특성을 회복하기 위해 450 ~ 650도의 범위에서 제1회복열처리하는 단계; 및 상기 강유전체 박막 및 하부전극을 플라즈마 식각하여 패턴을 형성한 후, 450 ~ 600도의 범위에서 제2회복열처리하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터 제조 방법를 제공한다.

Description

캐패시터 제조 방법{Method for forming capacitor}
본 발명은 캐패시터 제조 방법에 관한 것으로, 더욱 상세하게는 강유전체 캐패시터 제조 방법에 관한 것이다.
반도체 장치에서 집적도가 높아짐에 따라 좁은 공간에서 높은 전극용량을 갖고 누설전류의 영향이 적어 전기적 특성이 우수한 캐패시터가 필요하게 되었다.
이를 위해 SBT(SrBi2Ta2O9) 또는 PZT((Pb,Zr)TiO3) 등의 강유전체 박막을 사용하게 되었다. 또한, 전기적 특성이 우수한 Pt 등을 전극물질로 사용하게 되었다.
한편, 강유전체를 이용한 반도체소자의 고집적화를 위해, 예컨대 DRAM(Dynamic Random Access Memory) 구조와 같이 폴리실리콘 등의 전도성 물질을 이용하여 플러그를 형성하는 구조의 셀을 제조함에 있어 강유전체의 결정화 및 잔류분극 값의 회복을 위한 열처리 공정은 플러그의 열적파괴 및 산화에 의한 콘택저항이 증가하므로, 이러한 열처리 온도를 650℃ 이하로 낮추는 것이 필요하다.
한편, 회복열처리 공정은 전극 식각 공정 후 플라즈마 충격에 의해 열화된 강유전체 특성을 회복시켜주기 위하여 실시하며, 이러한 회복열처리 온도를 낮추는 것이 중요한 문제로 대두되고 있는 바, 회복열처리는 전극 형성 후 실시하는 제1단계와 금속 배선을 위한 캐패시터 콘택홀 형성 후 실시하는 제2단계로 구분된다.
상기 두 단계의 회복열처리 중 특히, 제2단계의 경우 상부의 평탄화 절연막에 의해 캐패시터가 보호되지만, 제1단계의 경우 열처리 공정 시 캐패시터 측벽을 통한 플러그의 열적 파괴 및 산화가 발생하게 된다.
종래의 경우 통상적으로 상부전극 식각과 강유전체 및 하부전극의 식각이 완료된 후 1단계의 회복열처리를 실시하였다.
그러나, 이러한 1단계 회복열처리에서는 상부전극 식각 공정에서의 플라즈마 충격과 강유전체와 하부전극 식각 공정에서의 플라즈마 충격을 한꺼번에 제거해야하므로 높은 열처리 온도를 필요로 하며, 이에 따라 플러그의 열적 파괴 및 산화를 피할 수 없게 되며, 강유전체의 특성 회복이 감소하는 문제가 발생하게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 회복열처리를 세단계로 나누어 실시하여 열처리 온도를 낮춤으로써, 플러그의 열적파괴와 산화를 방지하며 강유전체의 열화를 최소화 하여 전극용량과 전기적 특성을 향상시킬 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 캐패시터 제조 방법에 있어서, 소스/드레인 접합상의 콘택홀 내부의 일정 영역에 리세스된 폴리실리콘 플러그와 실리사이드층 및 확산방지막을 형성한 후 평탄화하는 단계; 상기 결과물 전면에 접착층을 증착한 후 식각 선택적 식각을 통해 상기 확산방지막을 오픈시키는 단계; 상기 결과물 전면에 하부전극과 강유전체 박막 및 상부전극을 적층시키는 단계; 상기 상부전극을 플라즈마 식각하여 후 패턴을 형성한 후, 상기 플라즈마 충격에 의한 상기 강유전체 박막의 특성을 회복하기 위해 450 ~ 650도의 범위에서 제1회복열처리하는 단계; 및 상기 강유전체 박막 및 하부전극을 플라즈마 식각하여 패턴을 형성한 후, 450 ~ 600도의 범위에서 제2회복열처리하는 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터 제조 방법를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 캐패시터 제조 공정을 나타내는 단면도이다.
또한, 도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 캐패시터 제조 공정을 나타내는 단면도이다.
또한, 도 3a 내지 도 3d는 캐패시터 식각 공정에 따른 회복열처리의 온도의존성을 나타내는 그래프이다.
도 1a는 예컨대, DRAM 등의 통상적인 공정이 진행된 기판을 나타내며, 기판(10) 상에 소스/드레인 접합(11)과 필드산화막(12) 및 게이트 산화막(13)과 게이트전극(14)이 형성되어 있다. 계속해서 상기 게이트전극(14)과 비트라인(16)을 분리시키는 제1층간절연막(15)과 제2층간절연막(17)이 형성되어 있다.
이하 후속의 공정은 구체적으로 설명한다.
먼저, 상기 제1 및 제2 층간절연막(15,17)을 선택적으로 식각하여 제1콘택홀(도시하지 않음)을 형성한 후, 리세스된 폴리실리콘 플러그(18)와 실리사이드층(19) 및 확산방지막(20)을 상기 제1콘택홀(도시하지 않음) 내부의 일정 영역에 형성한다. 여기서, 상기 제2층간절연막(17)은 HTO(High Temperatyre Oxidation) 또는 BPSG(BoroPhospho Silicate Glass)에 의한 산화막을 이용하며, 상기 실리사이드층(19)은 통상적인 실리콘(Si)과 티타늄(Ti) 또는 코발트(Co)의 열반응에 의한 실리사이드를 이용한다. 또한, 상기 확산방지막(20)은 TiN, TiAlN 또는 TiSiN 등을 이용한다.
이어서, 도 1b에 도시된 바와 같이 결과물 전면에 접착층(Adhesion layer)(21)을 증착한 후 마스크 및 식각 공정을 통하여 상기 확산방지막(20)을 오픈시킨다. 이때, 접착층(21)은 SiO2 또는 Si3N4 등을 이용한다.
다음으로, 도 1c에 도시된 바와 같이 상기 접착층(21) 전면에 하부전극(22)과 강유전체 박막(23) 및 상부전극(24)을 순차적으로 적층하여 강유전체 캐패시터를 형성한다. 이때, 강유전체 결정화를 위한 열처리는 상기 상부전극(24) 형성 전 또는 후에 실시한다. 여기서, 상기 하부전극(22)은 Pt/IrO2/Ir 또는 IrO2/Ir을 사용한다.
또한, 강유전체는 PZT(PbZrxTi1-xO3)(x는 0.4 ∼ 0.6), SBT(SrxBiyTa2O9),SBTN(SrxBiy(Tai Nbj)2O9)(x는 0.7 ∼ 1.0, y는 2.0 ∼ 2.6, i는 0.6 ∼ 0.9, j는 0.1 ∼ 0.4) 또는 Bi4-xLaxTi3O12(x는 0.5 ∼ 0.9) 등을 이용하며, 상기 상부전극(24)은 IrO2/Pt계 화합물 또는 IrO2를 사용한다.
다음으로 도 1d에 도시된 바와 같이 상기 상부전극(24)을 식각 후 패턴을 형성하며, 450℃ 내지 650℃의 비교적 낮은 온도에서 제1회복열처리를 실시하여 상기 상부전극(24)의 식각 시 플라즈마 충격에 의해 열화된 강유전체의 잔류분극 값을 어느 정도 회복시킨다.
이때, 상기 제1회복열처리는 산소(O2), 질소(N2) 또는 아르곤(Ar)의 분위기에서 PZT의 경우 450℃ 내지 550℃의 온도 하에서 5분 내지 20분 동안 실시하며, BST, BLT 또는 SBTN의 경우 550℃ 내지 650℃의 온도 하에서 10분 내지 30분 동안 실시한다.
다음으로, 도 1e에 도시된 바와 같이 상기 강유전체 박막(23)과 하부전극(22)을 식각 후 패턴을 형성한 후 다시 450℃ 내지 600℃의 비교적 낮은 온도에서 제2회복열처리를 실시함으로써, 상기 강유전체 박막(23)과 하부전극(22)의 식각 시 플라즈마 충격만을 제거함으로써, 캐패시터의 전체적인 플라즈마 충격을 두번의 회복열처리를 통하여 실시하므로 650℃ 이상의 고온에서 실시하는 한번의 회복열처리에서 발생하는 강유전체의 특성 열화를 줄일 수 있으며 비교적 낮은 온도에서 강유전체의 충격을 최소화 할 수 있게 한다.
이때, 상기 제2회복열처리는 질소 또는 아르곤의 분위기에서 PZT의 경우 450℃ 내지 550℃의 온도 하에서 5분 내지 10분 동안 실시하며, BST, BLT 또는 SBTN의 경우 500℃ 내지 600℃의 온도 하에서 10분 내지 30분 동안 실시한다.
다음으로, 도 1f에 도시된 바와 같이 결과물 전면에 Al2O3 등의 수소확산방지막(25)과 실리콘산화막 또는 SOG(Spin On Glass) 등의 평탄화절연막(26)을 차례로 형성한다. 이후, 상기 수소확산방지막(25)과 평탄화절연막(26)을 식각 후 패턴을 형성하여 상기 상부전극(24)과 금속패턴을 형성하기 위한 제2콘택홀(도시하지 않음)을 형성한 후, 제3회복열처리를 실시하여 강유전체의 특성을 회복시키며 TiN 반사방지막(arc-TiN)/Al/TiN 등을 증착 및 식각 후 패턴을 형성하여 금속배선층(27)을 형성한다.
구체적으로, 금속패턴을 형성하기 위한 제2콘택홀(도시하지 않음) 형성 시 플라즈마 충격에 의한 강유전체 특성 열화를 최소화하기 위해 상기 평탄화절연막(26)의 상부는 플라즈마를 사용하지 않는 습식 송정으로 식각한 후, 나머지 하부를 플라즈마를 사용하는 건식 공정으로 식각한다.
또한, 상기 제3회복열처리는 산소, 질소 또는 아르곤의 분위기에서 PZT의 경우 450℃ 내지 550℃의 온도 하에서 5분 내지 20분 동안 실시하며, BST, BLT 또는 SBTN의 경우 550℃ 내지 650℃의 온도 하에서 10분 내지 30분 동안 실시한다.
도 3a 내지 도 3b는 상부전극을 플라즈마를 사용한 건식식각을 한 후 강유전체는 습식식각을 한 강유전체 캐패시터의 600℃의 회복열처리를 실시한 후의 특성 열화를 나타낸다.
또한, 3c 내지 도 3d는 상부전극을 플라즈마를 사용한 건식식각을 한 후 강유전체도 플라즈마를 사용한 건식식각 한 강유전체 캐패시터의 600℃의 회복열처리를 실시한 후의 특성 열화를 나타낸다.
도 3a 내지 도 3d의 각 세로축은 분극치(μC/㎠)를 나타내며, 가로축은 도 3a와 도 3c의 경우 스위칭사이클을 도 3b와 도 3d의 경우 구동전압(V)을 나타낸다.
여기서, +P*와 -P*는 각각 양과 음의 포화분극치를 나타내며, +PA와 -P A는 각각 양과 음의 잔류분극치를 나타낸다. 또한, ΔP는 잔류분극량을 나타낸다.
도 3a와 도 3b를 참조하면, 상부전극만 플라즈마에 의한 건식식각을 한 경우에는 1011 이상의 스위칭 사이클에도 600℃ 회복열처리에 의해 거의 변화없이 잔류분극량이 회복되는 것을 보인다.
구체적으로, 식각공정 이전(A)과 식각공정 후 600℃ 회복열처리를 한 후(B)의 특성 열화는 거의 발생하지 않는다.
그러나, 도 3c와 3d와 같이 상부전극을 플라즈마를 사용한 건식식각을 한 후 강유전체도 플라즈마를 사용한 건식식각 한 경우에는 600℃ 회복열처리에서 회복이 완전히 이루어지지 않고 감소하는 것을 나타낸다.
구체적으로, 식각공정 이전(A)과 식각공정 후 600℃ 회복열처리를 한 후(B)의 특성 열화가 발생한다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 캐패시터 제조 공정을 나타내는 단면도로서 오픈된 플러그 구조(Open Plug)를 나타낸다. 여기서, 상기 도 1a 내지 도 1f와 동일한 요소에 대해서는 동일부호를 부여하였다.
도 2a는 예컨대, DRAM 등의 통상적인 공정이 진행된 기판을 나타내며, 기판(10) 상에 소스/드레인 접합(11)과 필드산화막(12) 및 게이트 산화막(13)과 게이트전극(14)이 형성되어 있다. 계속해서 상기 게이트전극(14)과 비트라인(16)을 분리시키는 제1층간절연막(15)과 제2층간절연막(17)이 형성되어 있다.
이하 후속의 공정은 구체적으로 설명한다.
먼저, 상기 제1 및 제2 층간절연막(15,17)을 선택적으로 식각하여 제1콘택홀(도시하지 않음)을 형성한 후, 리세스된 폴리실리콘 플러그(18)와 실리사이드층(19)을 상기 제1콘택홀(도시하지 않음) 내부의 일정 영역에 형성한 후, 결과물 상에 확산방지막(20)을 형성한다. 여기서, 상기 제2층간절연막(17)은 HTO(High Temperatyre Oxidation) 또는 BPSG(BoroPhospho Silicate Glass)에 의한 산화막을 이용하며, 상기 실리사이드층(19)은 통상적인 실리콘(Si)과 티타늄(Ti) 또는 코발트(Co)의 열반응에 의한 실리사이드를 이용한다. 또한, 확산방지막(20)은 TiN, TiAlN 또는 TiSiN 등을 이용한다.
이어서, 도 2b에 도시된 바와 같이 상기 확산방지막(20) 전면에 하부전극(22)과 강유전체 박막(23) 및 상부전극(24)을 순차적으로 적층하여 강유전체 캐패시터를 형성한다. 이때, 강유전체 결정화를 위한 열처리는 상기 상부전극(24) 형성 전 또는 후에 실시한다. 여기서, 상기 하부전극(22)은 Pt/IrO2/Ir 또는 IrO2/Ir을 사용한다.
또한, 강유전체는 PZT(PbZrxTi1-xO3)(x는 0.4 ∼ 0.6), SBT(SrxBiyTa2O9),SBTN(SrxBiy(Tai Nbj)2O9)(x는 0.7 ∼ 1.0, y는 2.0 ∼ 2.6, i는 0.6 ∼ 0.9, j는 0.1 ∼ 0.4) 또는 Bi4-xLaxTi3O12(x는 0.5 ∼ 0.9) 등을 이용하며, 상기 상부전극(24)은 IrO2/Pt계 화합물 또는 IrO2를 사용한다.
다음으로 도 2c에 도시된 바와 같이 상기 상부전극(24)을 식각 후 패턴을 형성하며, 450℃ 내지 650℃의 비교적 낮은 온도에서 제1회복열처리를 실시하여 상기 상부전극(24)의 식각 시 플라즈마 충격에 의해 열화된 강유전체의 잔류분극 값을 어느 정도 회복시킨다.
이때, 상기 제1회복열처리는 산소(O2), 질소(N2) 또는 아르곤(Ar)의 분위기에서 PZT의 경우 450℃ 내지 550℃의 온도 하에서 5분 내지 20분 동안 실시하며, BST, BLT 또는 SBTN의 경우 550℃ 내지 650℃의 온도 하에서 10분 내지 30분 동안 실시한다.
다음으로, 도 2d에 도시된 바와 같이 상기 강유전체 박막(23)과 하부전극(22) 및 확산방지막(20)을 식각 후 패턴을 형성한 후 다시 450℃ 내지 600℃의 비교적 낮은 온도에서 제2회복열처리를 실시함으로써, 상기 강유전체 박막(23)과 하부전극(22)의 식각 시 플라즈마 충격만을 제거함으로써, 캐패시터의 전체적인 플라즈마 충격을 두번의 회복열처리를 통하여 실시하므로 650℃ 이상의 고온에서 실시하는 한번의 회복열처리에서 발생하는 강유전체의 특성 열화를 줄일 수 있으며 비교적 낮은 온도에서 강유전체의 충격을 최소화 할 수 있게 한다.
이후의 공정은 전술한 제1실시예와 동일한 구성에 의해 이루어진다.
전술한 것처럼 본 발명의 강유전체 캐패시터 제조 방법은, 강유전체 캐패시터의 회복열처리를 세단계로 분리 실시하므로서, 회복열처리 온도를 낮추어 강유전체의 특성 열화를 방지하여 폴리실리콘 플러그의 열적파괴 및 산화에 따른 콘택 저항을 최소화 함으로써, 강유전체 캐패시터의 전극용량 및 전기적 특성을 향상시킬 수 있음을 실시예를 통해 알아보았다.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 캐패시터 제조 방법에 있어서, 강유전체의 특성 열화를 최소화하며 전기적 특성과 전극용량을 향상시킬 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체소자 제조 공정을 나타내는 단면도,
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체소자 제조 공정을 나타내는 단면도,
도 3a 내지 도 3d는 캐패시터 식각 공정에 따른 회복열처리의 온도의존성을 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 기판
11 : 소스/드레인 접합
12 : 필드산화막
13 : 게이트 절연막
14 : 게이트 전극
15 : 제1층간절연막
16 : 비트라인
17 : 제2층간절연막
18 : 폴리실리콘 플러그
19 : 실리사이드층
20 : 확산방지막
21 : 접착층
22 : 하부전극
23 : 강유전체 박막
24 : 상부전극
25: 수소확산방지막
26 : 평탄화절연막
27 : 금속배선층

Claims (11)

  1. 캐패시터 제조 방법에 있어서,
    소스/드레인 접합상의 콘택홀 내부의 일정 영역에 리세스된 폴리실리콘 플러그와 실리사이드층 및 확산방지막을 형성한 후 평탄화하는 단계;
    상기 결과물 전면에 접착층을 증착한 후 식각 선택적 식각을 통해 상기 확산방지막을 오픈시키는 단계;
    상기 결과물 전면에 하부전극과 강유전체 박막 및 상부전극을 적층시키는 단계;
    상기 상부전극을 플라즈마 식각하여 후 패턴을 형성한 후, 상기 플라즈마 충격에 의한 상기 강유전체 박막의 특성을 회복하기 위해 450 ~ 650도의 범위에서 제1회복열처리하는 단계; 및
    상기 강유전체 박막 및 하부전극을 플라즈마 식각하여 패턴을 형성한 후, 450 ~ 600도의 범위에서 제2회복열처리하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 강유전체 박막은 PZT이고, 상기 제1회복열처리는 산소, 질소 또는 아르곤 중 어느 하나의 분위기 및 450℃ 내지 550℃의 온도 하에서 5분 내지 20분간 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 강유전체 박막은,
    BST, BLT 또는 SBTN 중 어느 하나이고, 상기 제1회복열처리는 산소, 질소 또는 아르곤 중 어느 하나의 분위기 및 550℃ 내지 650℃의 온도 하에서 10분 내지 30분간 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 강유전체받막은 PZT이고, 상기 제2회복열처리는 질소 또는 아르곤의 분위기 및 450℃ 내지 550℃의 온도 하에서 5분 내지 10분간 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 강유전체 박막은 BST, BLT 또는 SBTN 중 어느 하나이고, 상기 제2회복열처리는 질소 또는 아르곤의 분위기 및 500℃ 내지 600℃의 온도 하에서 10분 내지 30분간 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 결과물 전면에 수소확산방지막과 평탄화 절연막을 증착한 후, 상기 상부전극의 일부가 드러나도록 상기 절연막과 상기 수소확산방지막을 식각하는 단계; 및
    상기 결과물 전면에 제3회복열처리를 실시한 후, 드러난 상기 상부전극 상에 금속배선층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  7. 제 6 항에 있어서,
    상부전극 상부의 절연막 및 확산방지막 식각 공정은,
    상기 평탄화절연막을 습식식각하는 단계; 및
    상기 수소확산방지막을 플라즈마 식각하는 단계
    를 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
  8. 제 1 항에 있어서,
    상기 하부전극은,
    Pt계 금속/IrO2/Ir 또는 IrO2/Ir 중 어느 하나인 것을 특징으로 하는 캐패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 상부전극은,
    IrO2/Pt계 금속 또는 IrO2 중 어느 하나인 것을 특징으로 하는 캐패시터 제조 방법.
  10. 제 7 항에 있어서,
    상기 제3회복열처리는,
    상기 강유전체 박막이 PZT일 경우, 산소, 질소 또는 아르곤 중 어느 하나의 분위기 및 450℃ 내지 550℃의 온도 하에서 5분 내지 20분간 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
  11. 제 7 항에 있어서,
    상기 제3회복열처리는,
    상기 강유전체 박막이 BST, BLT 또는 SBTN 중 어느 하나일 경우, 산소, 질소 또는 아르곤 중 어느 하나의 분위기 및 550℃ 내지 650℃의 온도 하에서 10분 내지 30분간 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
KR10-2000-0086619A 2000-12-30 2000-12-30 캐패시터 제조 방법 KR100500938B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2000-0086619A KR100500938B1 (ko) 2000-12-30 2000-12-30 캐패시터 제조 방법
US10/022,502 US6458604B1 (en) 2000-12-30 2001-12-20 Method for fabricating capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0086619A KR100500938B1 (ko) 2000-12-30 2000-12-30 캐패시터 제조 방법

Publications (2)

Publication Number Publication Date
KR20020058510A KR20020058510A (ko) 2002-07-12
KR100500938B1 true KR100500938B1 (ko) 2005-07-14

Family

ID=19704044

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0086619A KR100500938B1 (ko) 2000-12-30 2000-12-30 캐패시터 제조 방법

Country Status (2)

Country Link
US (1) US6458604B1 (ko)
KR (1) KR100500938B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6730951B2 (en) * 2001-06-25 2004-05-04 Matsushita Electric Industrial Co., Ltd. Capacitor, semiconductor memory device, and method for manufacturing the same
US6773929B2 (en) * 2001-09-14 2004-08-10 Hynix Semiconductor Inc. Ferroelectric memory device and method for manufacturing the same
US20030224536A1 (en) * 2002-06-04 2003-12-04 Andreas Hilliger Contact formation
KR101004693B1 (ko) * 2003-11-28 2011-01-04 주식회사 하이닉스반도체 강유전체 메모리 소자 및 그 제조 방법
US20060278339A1 (en) * 2005-06-13 2006-12-14 Lam Research Corporation, A Delaware Corporation Etch rate uniformity using the independent movement of electrode pieces
US8138562B2 (en) * 2009-10-20 2012-03-20 Magic Technologies, Inc. Bit line preparation method in MRAM fabrication
JP5862290B2 (ja) * 2011-12-28 2016-02-16 富士通セミコンダクター株式会社 半導体装置とその製造方法
CN110783276B (zh) * 2019-11-12 2021-06-15 中国电子科技集团公司第十三研究所 0.4mm节距的主引线陶瓷小外形外壳及功率器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11220095A (ja) * 1998-01-30 1999-08-10 Sony Corp 誘電体キャパシタの製造方法
KR20000044906A (ko) * 1998-12-30 2000-07-15 김영환 페로일렉트릭 램 소자의 축전기 제조 방법
US6150184A (en) * 1996-08-20 2000-11-21 Ramtron International Corporation Method of fabricating partially or completely encapsulated top electrode of a ferroelectric capacitor
US6165802A (en) * 1998-04-17 2000-12-26 Symetrix Corporation Method of fabricating ferroelectric integrated circuit using oxygen to inhibit and repair hydrogen degradation

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5609927A (en) * 1995-06-06 1997-03-11 Texas Instruments Incorporated Processing methods for high-dielectric-constant materials

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150184A (en) * 1996-08-20 2000-11-21 Ramtron International Corporation Method of fabricating partially or completely encapsulated top electrode of a ferroelectric capacitor
JPH11220095A (ja) * 1998-01-30 1999-08-10 Sony Corp 誘電体キャパシタの製造方法
US6165802A (en) * 1998-04-17 2000-12-26 Symetrix Corporation Method of fabricating ferroelectric integrated circuit using oxygen to inhibit and repair hydrogen degradation
KR20000044906A (ko) * 1998-12-30 2000-07-15 김영환 페로일렉트릭 램 소자의 축전기 제조 방법

Also Published As

Publication number Publication date
US6458604B1 (en) 2002-10-01
KR20020058510A (ko) 2002-07-12
US20020086447A1 (en) 2002-07-04

Similar Documents

Publication Publication Date Title
US6097051A (en) Semiconductor device and method of fabricating
KR100355948B1 (ko) 반도체 기억장치 및 그 제조방법
JP2788835B2 (ja) 薄膜キャパシタおよびその製造方法
KR100500938B1 (ko) 캐패시터 제조 방법
US20010035550A1 (en) Semiconductor device and manufacturing method therefor
KR20010083237A (ko) 반도체기억장치
US6908867B2 (en) Method of manufacturing a FeRAM with annealing process
KR20010004369A (ko) 강유전체 메모리 소자의 캐패시터 및 그 제조 방법
KR100418570B1 (ko) 강유전체 메모리 소자 제조방법
KR20030003353A (ko) 반도체 소자의 커패시터 제조 방법
KR100545702B1 (ko) 강유전체 메모리 소자의 캐패시터 확산방지막 형성 방법
KR20030039893A (ko) 반도체 소자의 캐패시터 및 그 제조방법
KR100925028B1 (ko) 유전막 및 그 형성방법, 이를 이용한 반도체 소자의커패시터 및 그 형성방법
KR100498608B1 (ko) 강유전체 캐패시터 제조 방법
KR100321690B1 (ko) 에프램 소자의 캐패시터 제조 방법
KR100476379B1 (ko) 캐패시터의 제조 방법
KR100388465B1 (ko) 루테늄 하부전극을 갖는 강유전체 캐패시터 및 그 형성방법
KR100362182B1 (ko) 강유전체 메모리 소자의 제조 방법
JP2002299583A (ja) 半導体集積回路装置およびその製造方法
KR100388466B1 (ko) 루테늄 하부전극을 갖는 강유전체 캐패시터 및 그 형성방법
KR100600054B1 (ko) 강유전체 결정화 공정에 따른 폴리실리콘 플러그의 산화를방지할 수 있는 강유전체 메모리 소자 제조 방법
KR100399892B1 (ko) 강유전체 캐패시터 형성 방법
KR20020058570A (ko) 반도체장치 및 그 제조 방법
KR20020002613A (ko) 접촉 저항 증가 및 막의 들림을 효과적으로 방지할 수있는 반도체 메모리 소자 및 그 제조 방법
KR20020058522A (ko) 강유전체 캐패시터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee