JP2002299583A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2002299583A JP2002299583A JP2001103042A JP2001103042A JP2002299583A JP 2002299583 A JP2002299583 A JP 2002299583A JP 2001103042 A JP2001103042 A JP 2001103042A JP 2001103042 A JP2001103042 A JP 2001103042A JP 2002299583 A JP2002299583 A JP 2002299583A
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Abstract
(57)【要約】
【課題】 ＦｅＲＡＭメモリセルの強誘電体膜からなる
容量絶縁膜の膜質の劣化を防止し、ＦｅＲＡＭメモリセ
ルの特性を向上させる。 【解決手段】 メモリセル選択用（情報転送用）ＭＩＳ
ＦＥＴＱｓと、このＭＦＥＴＱｓに直列に接続されたキ
ャパシタＣの上部に、層間絶縁膜（ＴＥＯＳ膜１７）を
形成し、その上部に、例えば、ＴｉＮ膜（１９ａ、２１
ａ、２２ｓ）からなるバリア層で囲まれた第１層配線Ｍ
１を形成する。その結果、層間絶縁膜（ＴＥＯＳ膜１７
や第１層配線Ｍ１上のＴＥＯＳ膜２３等）中のＨ2Ｏと
第１層配線Ｍ１（Ａｌ膜２０ａ）との反応による水素の
発生を防止することができ、ＰＺＴ膜のような容量絶縁
膜の特性の劣化を低減することができる。
容量絶縁膜の膜質の劣化を防止し、ＦｅＲＡＭメモリセ
ルの特性を向上させる。 【解決手段】 メモリセル選択用（情報転送用）ＭＩＳ
ＦＥＴＱｓと、このＭＦＥＴＱｓに直列に接続されたキ
ャパシタＣの上部に、層間絶縁膜（ＴＥＯＳ膜１７）を
形成し、その上部に、例えば、ＴｉＮ膜（１９ａ、２１
ａ、２２ｓ）からなるバリア層で囲まれた第１層配線Ｍ
１を形成する。その結果、層間絶縁膜（ＴＥＯＳ膜１７
や第１層配線Ｍ１上のＴＥＯＳ膜２３等）中のＨ2Ｏと
第１層配線Ｍ１（Ａｌ膜２０ａ）との反応による水素の
発生を防止することができ、ＰＺＴ膜のような容量絶縁
膜の特性の劣化を低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＦｅＲＡＭ（強誘
電体メモリ、Ferro−electric Random Access Memory）
に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ＦｅＲＡＭ（強誘
電体メモリ、Ferro−electric Random Access Memory）
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】強誘電体メモリ（ＦｅＲＡＭ）は、強誘
電体であるＰＺＴ（Ｐｂ（ＺｒyＴｉZ）Ｏ3）等の分極
状態の２値性を利用した不揮発性メモリである。このＦ
ｅＲＡＭのメモリセルは、１個のメモリセル選択用（情
報転送用）ＭＩＳＦＥＴと１個の情報蓄積キャパシタと
で構成され、キャパシタの容量絶縁膜に、ＰＺＴ膜等の
強誘電体膜が用いられている。
電体であるＰＺＴ（Ｐｂ（ＺｒyＴｉZ）Ｏ3）等の分極
状態の２値性を利用した不揮発性メモリである。このＦ
ｅＲＡＭのメモリセルは、１個のメモリセル選択用（情
報転送用）ＭＩＳＦＥＴと１個の情報蓄積キャパシタと
で構成され、キャパシタの容量絶縁膜に、ＰＺＴ膜等の
強誘電体膜が用いられている。
【０００３】このＰＺＴ膜等の強誘電体は、反応性に富
んだ多元系イオン酸化物であるため製造工程における各
種処理などによって特性が劣化すやすい。
んだ多元系イオン酸化物であるため製造工程における各
種処理などによって特性が劣化すやすい。
【０００４】
【発明が解決しようとする課題】本発明者らは、ＦｅＲ
ＡＭの容量素子を開発している。この強誘電体膜は、Ｈ
2（水素）の存在により分極特性の劣化が生じる。
ＡＭの容量素子を開発している。この強誘電体膜は、Ｈ
2（水素）の存在により分極特性の劣化が生じる。
【０００５】この水素の発生原因の一つとして層間絶縁
膜中のＨ2Ｏが挙げられる。即ち、プラズマＣＶＤ（Che
mical Vapor Deposition）法により形成された酸化シリ
コン膜やＳＯＧ膜（Spin on Glass膜）中には、Ｈ2Ｏが
含まれ、このＨ2Ｏは、３００℃以上で、アルミニウム
（Ａｌ）等の金属配線と反応する。この反応により、Ｈ
2が発生し、ＰＺＴ膜中の酸素を引き抜き、その特性を
劣化させると考えられている。
膜中のＨ2Ｏが挙げられる。即ち、プラズマＣＶＤ（Che
mical Vapor Deposition）法により形成された酸化シリ
コン膜やＳＯＧ膜（Spin on Glass膜）中には、Ｈ2Ｏが
含まれ、このＨ2Ｏは、３００℃以上で、アルミニウム
（Ａｌ）等の金属配線と反応する。この反応により、Ｈ
2が発生し、ＰＺＴ膜中の酸素を引き抜き、その特性を
劣化させると考えられている。
【０００６】本発明の目的は、容量素子を構成する強誘
電体膜の膜質の劣化を防止する技術を提供することにあ
る。
電体膜の膜質の劣化を防止する技術を提供することにあ
る。
【０００７】また、本発明の他の目的は、強誘電体膜の
膜質を向上させることにより、ＦｅＲＡＭメモリセルの
特性を向上させる技術を提供することにある。
膜質を向上させることにより、ＦｅＲＡＭメモリセルの
特性を向上させる技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】（１）本発明の半導体集積回路装置は、半
導体基板の主表面に形成された情報転送用ＭＩＳＦＥＴ
と、前記情報転送用ＭＩＳＦＥＴに直列に接続されたキ
ャパシタとを有する半導体集積回路装置であって、
（ａ）前記半導体基板上に形成されたゲート絶縁膜およ
びその上部に形成されたゲート電極と、前記ゲート電極
の両側の半導体基板中に形成されたソース、ドレイン領
域とを有する前記情報転送用ＭＩＳＦＥＴと、（ｂ）第
１の導電性膜からなる下部電極と、前記下部電極上に形
成され、強誘電体材料からなる容量絶縁膜と、前記容量
絶縁膜上に形成され、第２の導電性膜からなる上部電極
とで構成される前記キャパシタと、（ｃ）前記情報転送
用ＭＩＳＦＥＴおよびキャパシタ上に形成された層間絶
縁膜と、（ｄ）前記層間絶縁膜上に形成された配線であ
って、バリア層で囲まれた配線と、を有する。
導体基板の主表面に形成された情報転送用ＭＩＳＦＥＴ
と、前記情報転送用ＭＩＳＦＥＴに直列に接続されたキ
ャパシタとを有する半導体集積回路装置であって、
（ａ）前記半導体基板上に形成されたゲート絶縁膜およ
びその上部に形成されたゲート電極と、前記ゲート電極
の両側の半導体基板中に形成されたソース、ドレイン領
域とを有する前記情報転送用ＭＩＳＦＥＴと、（ｂ）第
１の導電性膜からなる下部電極と、前記下部電極上に形
成され、強誘電体材料からなる容量絶縁膜と、前記容量
絶縁膜上に形成され、第２の導電性膜からなる上部電極
とで構成される前記キャパシタと、（ｃ）前記情報転送
用ＭＩＳＦＥＴおよびキャパシタ上に形成された層間絶
縁膜と、（ｄ）前記層間絶縁膜上に形成された配線であ
って、バリア層で囲まれた配線と、を有する。
【００１１】このような手段によれば、層間絶縁膜上に
形成された配線をバリア層で囲んだので、層間絶縁膜中
のＨ2Ｏと配線との反応による水素の発生を防止するこ
とができる。その結果、例えば、ＰＺＴ膜のようなキャ
パシタの容量絶縁膜の特性の劣化を低減することができ
る。
形成された配線をバリア層で囲んだので、層間絶縁膜中
のＨ2Ｏと配線との反応による水素の発生を防止するこ
とができる。その結果、例えば、ＰＺＴ膜のようなキャ
パシタの容量絶縁膜の特性の劣化を低減することができ
る。
【００１２】このバリア層には、例えば、ＴｉＮ等の金
属窒化物を使用することができる。また、素材の異なる
膜（例えば、金属窒化物やアルミニウム膜）を使用する
ことができる。特に、配線がアルミニウムからなる場合
には、その側壁を酸化アルミニウムで覆うことができ
る。
属窒化物を使用することができる。また、素材の異なる
膜（例えば、金属窒化物やアルミニウム膜）を使用する
ことができる。特に、配線がアルミニウムからなる場合
には、その側壁を酸化アルミニウムで覆うことができ
る。
【００１３】（２）本発明の半導体集積回路装置の製造
方法は、半導体基板の主表面に形成された情報転送用Ｍ
ＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに直列に接
続されたキャパシタとを有する半導体集積回路装置の製
造方法であって、（ａ）前記半導体基板上にゲート絶縁
膜およびゲート電極を形成し、前記ゲート電極の両側の
半導体基板中にソース、ドレイン領域を形成することに
より前記情報転送用ＭＩＳＦＥＴを形成する工程と、
（ｂ）第１の導電性膜、強誘電体材料からなる容量絶縁
膜および第２の導電性膜を順次堆積し、パターニングす
ることにより第１の導電性膜からなる下部電極、容量絶
縁膜および第２の導電性膜からなる上部電極とで構成さ
れる前記キャパシタを形成する工程と、（ｃ）前記情報
転送用ＭＩＳＦＥＴおよびキャパシタ上に、層間絶縁膜
を形成する工程と、（ｄ）前記層間絶縁膜上に第１のバ
リア層を形成する工程と、（ｅ）前記第１のバリア層上
に配線を形成する工程と、（ｆ）前記配線上に第２のバ
リア層を形成し、前記配線の側壁に第３のバリア層を形
成する工程と、を有する。
方法は、半導体基板の主表面に形成された情報転送用Ｍ
ＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに直列に接
続されたキャパシタとを有する半導体集積回路装置の製
造方法であって、（ａ）前記半導体基板上にゲート絶縁
膜およびゲート電極を形成し、前記ゲート電極の両側の
半導体基板中にソース、ドレイン領域を形成することに
より前記情報転送用ＭＩＳＦＥＴを形成する工程と、
（ｂ）第１の導電性膜、強誘電体材料からなる容量絶縁
膜および第２の導電性膜を順次堆積し、パターニングす
ることにより第１の導電性膜からなる下部電極、容量絶
縁膜および第２の導電性膜からなる上部電極とで構成さ
れる前記キャパシタを形成する工程と、（ｃ）前記情報
転送用ＭＩＳＦＥＴおよびキャパシタ上に、層間絶縁膜
を形成する工程と、（ｄ）前記層間絶縁膜上に第１のバ
リア層を形成する工程と、（ｅ）前記第１のバリア層上
に配線を形成する工程と、（ｆ）前記配線上に第２のバ
リア層を形成し、前記配線の側壁に第３のバリア層を形
成する工程と、を有する。
【００１４】このような手段によれば、層間絶縁膜上に
形成された配線を、第１から第３のバリア層で囲むこと
ができるので、層間絶縁膜中のＨ2Ｏと配線との反応に
よる水素の発生を防止することができ、高性能の半導体
集積回路装置を提供することができる。
形成された配線を、第１から第３のバリア層で囲むこと
ができるので、層間絶縁膜中のＨ2Ｏと配線との反応に
よる水素の発生を防止することができ、高性能の半導体
集積回路装置を提供することができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１６】（実施の形態１）本発明の実施の形態１で
あるＦｅＲＡＭの製造方法を図１〜図１８を用いて工程
順に説明する。
あるＦｅＲＡＭの製造方法を図１〜図１８を用いて工程
順に説明する。
【００１７】まず、図１に示すように、例えば、１０Ω
cm程度の比抵抗を有するｎ型の単結晶シリコンからなる
半導体基板１中に、ｐ型ウエル３およびｎ型ウエル４を
形成する。このｐ型ウエル３は、半導体基板１に、ｐ型
不純物、例えばホウ素（Ｂ）をイオン打ち込みした後、
半導体基板１をアニールして不純物を熱拡散させること
によって形成する。ｎ型ウエル４は、半導体基板１に、
ｎ型不純物、例えばリン（Ｐ）をイオン打ち込みした
後、半導体基板１をアニールして不純物を熱拡散させる
ことによって形成する。
cm程度の比抵抗を有するｎ型の単結晶シリコンからなる
半導体基板１中に、ｐ型ウエル３およびｎ型ウエル４を
形成する。このｐ型ウエル３は、半導体基板１に、ｐ型
不純物、例えばホウ素（Ｂ）をイオン打ち込みした後、
半導体基板１をアニールして不純物を熱拡散させること
によって形成する。ｎ型ウエル４は、半導体基板１に、
ｎ型不純物、例えばリン（Ｐ）をイオン打ち込みした
後、半導体基板１をアニールして不純物を熱拡散させる
ことによって形成する。
【００１８】次いで、半導体基板１の主表面に、素子分
離用のフィールド酸化膜２を形成する。このフィールド
酸化膜２は、周知のＬＯＣＯＳ（Local Oxidation of S
ilicon）法によって形成する。
離用のフィールド酸化膜２を形成する。このフィールド
酸化膜２は、周知のＬＯＣＯＳ（Local Oxidation of S
ilicon）法によって形成する。
【００１９】次に、フッ酸系の洗浄液を用いて半導体基
板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェ
ット洗浄した後、ウエット酸化によってｐ型ウエル３お
よびｎ型ウエル４のそれぞれの表面に清浄なゲート酸化
膜５を形成する。
板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェ
ット洗浄した後、ウエット酸化によってｐ型ウエル３お
よびｎ型ウエル４のそれぞれの表面に清浄なゲート酸化
膜５を形成する。
【００２０】次に、ゲート酸化膜５の上部に多結晶シリ
コン膜等の導電性膜を堆積し、次いで、酸化シリコン膜
等を薄く堆積し、パターニングする。これにより、ｎ型
ウエル４上の広いフィールド酸化膜２上に、多結晶シリ
コン膜を下部電極ＦＧ、酸化シリコン膜を容量絶縁膜６
とする容量素子Ｄを形成する。この容量素子Ｄの上部電
極は、ｐ型ウエル３およびｎ型ウエル４の主表面に形成
されるＭＩＳＦＥＴＱｓ、Ｑｐのゲート電極ＳＧと同時
に形成される。
コン膜等の導電性膜を堆積し、次いで、酸化シリコン膜
等を薄く堆積し、パターニングする。これにより、ｎ型
ウエル４上の広いフィールド酸化膜２上に、多結晶シリ
コン膜を下部電極ＦＧ、酸化シリコン膜を容量絶縁膜６
とする容量素子Ｄを形成する。この容量素子Ｄの上部電
極は、ｐ型ウエル３およびｎ型ウエル４の主表面に形成
されるＭＩＳＦＥＴＱｓ、Ｑｐのゲート電極ＳＧと同時
に形成される。
【００２１】次に、半導体基板１の上部に多結晶シリコ
ン膜等の導電性膜を堆積し、パターニングする。これに
より、ｐ型ウエル３およびｎ型ウエル４の主表面にゲー
ト電極ＳＧを形成する。また、フィールド酸化膜２上
に、配線や抵抗等に用いられる導電層ＳＧ１を形成す
る。さらに、容量絶縁膜６上に上部電極ＳＧ２を形成す
る。
ン膜等の導電性膜を堆積し、パターニングする。これに
より、ｐ型ウエル３およびｎ型ウエル４の主表面にゲー
ト電極ＳＧを形成する。また、フィールド酸化膜２上
に、配線や抵抗等に用いられる導電層ＳＧ１を形成す
る。さらに、容量絶縁膜６上に上部電極ＳＧ２を形成す
る。
【００２２】次いで、ｐ型ウエル３上のゲート電極ＳＧ
の両側に、ｎ型不純物、例えばリン（Ｐ）をイオン打ち
込みしてｎ型半導体領域７（ソース、ドレイン）を形成
する。また、ｎ型ウエル４上のゲート電極ＳＧの両側
に、ｐ型不純物、例えばホウ素（Ｂ）をイオン打ち込み
してｐ型半導体領域８（ソース、ドレイン）を形成す
る。次いで、半導体基板１の上部に、ＢＰＳＧ膜（boro
-phospho silicate glassfilm）９を堆積する。
の両側に、ｎ型不純物、例えばリン（Ｐ）をイオン打ち
込みしてｎ型半導体領域７（ソース、ドレイン）を形成
する。また、ｎ型ウエル４上のゲート電極ＳＧの両側
に、ｐ型不純物、例えばホウ素（Ｂ）をイオン打ち込み
してｐ型半導体領域８（ソース、ドレイン）を形成す
る。次いで、半導体基板１の上部に、ＢＰＳＧ膜（boro
-phospho silicate glassfilm）９を堆積する。
【００２３】この後、ｎ型半導体領域７およびｐ型半導
体領域８とゲート酸化膜５との界面の欠陥を回復させる
ために水素雰囲気下でアニールを行う。
体領域８とゲート酸化膜５との界面の欠陥を回復させる
ために水素雰囲気下でアニールを行う。
【００２４】以上の工程により、ＦｅＲＡＭを構成する
ｎチャネル型ＭＩＳＦＥＴＱｓと周辺回路を構成するｐ
チャネル型ＭＩＳＦＥＴＱｐが形成される。
ｎチャネル型ＭＩＳＦＥＴＱｓと周辺回路を構成するｐ
チャネル型ＭＩＳＦＥＴＱｐが形成される。
【００２５】次に、図２に示すように、酸化シリコン膜
９の上部に、下部電極となるＴｉ膜およびＰｔ膜の積層
膜１０を堆積し、次いで、ＰＺＴ膜１１を堆積する。
９の上部に、下部電極となるＴｉ膜およびＰｔ膜の積層
膜１０を堆積し、次いで、ＰＺＴ膜１１を堆積する。
【００２６】ここで、ＰＺＴ膜の組成について説明す
る。ＰＺＴは、Ｐｂ（ＺｒyＴｉz）Ｏ 3（ｘ＋ｙ＝１）
で表される。ＰＺＴ膜を構成するこれらの原子の組成比
は、ＰＺＴの結晶構造から導かれる。ＰＺＴ中のＰｂ原
子は、立方体の８つの隅に１個づつ配置され、Ｚｒもし
くはＴｉ原子が、立方体の中心に配置されている。さら
に、酸素原子は、立方体の各面の中心に配置されてい
る。従って、立方体中には、１個（１／８×８個）のＰ
ｂと、１個のＺｒもしくはＴｉと、３個（１／２×６
個）の酸素原子が存在する。ただし、このような結晶の
粒界には、ＰｂＯが存在する。
る。ＰＺＴは、Ｐｂ（ＺｒyＴｉz）Ｏ 3（ｘ＋ｙ＝１）
で表される。ＰＺＴ膜を構成するこれらの原子の組成比
は、ＰＺＴの結晶構造から導かれる。ＰＺＴ中のＰｂ原
子は、立方体の８つの隅に１個づつ配置され、Ｚｒもし
くはＴｉ原子が、立方体の中心に配置されている。さら
に、酸素原子は、立方体の各面の中心に配置されてい
る。従って、立方体中には、１個（１／８×８個）のＰ
ｂと、１個のＺｒもしくはＴｉと、３個（１／２×６
個）の酸素原子が存在する。ただし、このような結晶の
粒界には、ＰｂＯが存在する。
【００２７】また、ＰＺＴ中のＰｂ原子は、揮発しやす
い性質を有するため、ＰＺＴ膜１１の成膜時には、Ｐｂ
の組成比を１＋αとしたアモルファス状の膜を堆積す
る。このアモルファス状の膜は、成膜後に行われるアニ
ールにより結晶化する。
い性質を有するため、ＰＺＴ膜１１の成膜時には、Ｐｂ
の組成比を１＋αとしたアモルファス状の膜を堆積す
る。このアモルファス状の膜は、成膜後に行われるアニ
ールにより結晶化する。
【００２８】この後、ＰＺＴ膜１１を結晶化するための
アニールを行う。次いで、ＰＺＴ膜１１上に、上部電極
となるＰｔ膜１２を堆積する。次いで、Ｐｔ膜１２をパ
ターニングすることによって、ｐ型ウエル３上の広いフ
ィールド酸化膜２の上部に、上部電極１２ａを形成す
る。
アニールを行う。次いで、ＰＺＴ膜１１上に、上部電極
となるＰｔ膜１２を堆積する。次いで、Ｐｔ膜１２をパ
ターニングすることによって、ｐ型ウエル３上の広いフ
ィールド酸化膜２の上部に、上部電極１２ａを形成す
る。
【００２９】次に、図３に示すように、上部電極１２ａ
およびＰＺＴ膜１１上に、シールド膜となるＰＺＴ膜Ｂ
をスパッタリング法で堆積する。
およびＰＺＴ膜１１上に、シールド膜となるＰＺＴ膜Ｂ
をスパッタリング法で堆積する。
【００３０】次に、図４に示すように、上部電極１２ａ
上部にレジスト膜（図示せず）を形成し、このレジスト
膜をマスクに、ＰＺＴ膜Ｂをプラズマエッチングするこ
とによって、上部電極１２ａ上にシールド膜Ｂａを形成
する。この際、上部電極１２ａのパターンより、シール
ド膜Ｂａのパターンを大きくすれば、上部電極１２ａの
側部もシールド膜Ｂａで覆われることとなり、シールド
効果がより大きくなる。次いで、レジスト膜をアッシン
グにより除去する。次に、プラズマエッチングやアッシ
ングにより生じたＰＺＴ膜１１の欠陥を回復させるた
め、アニールを行う。
上部にレジスト膜（図示せず）を形成し、このレジスト
膜をマスクに、ＰＺＴ膜Ｂをプラズマエッチングするこ
とによって、上部電極１２ａ上にシールド膜Ｂａを形成
する。この際、上部電極１２ａのパターンより、シール
ド膜Ｂａのパターンを大きくすれば、上部電極１２ａの
側部もシールド膜Ｂａで覆われることとなり、シールド
効果がより大きくなる。次いで、レジスト膜をアッシン
グにより除去する。次に、プラズマエッチングやアッシ
ングにより生じたＰＺＴ膜１１の欠陥を回復させるた
め、アニールを行う。
【００３１】次に、ＰＺＴ膜１１上に、上部電極１２ａ
およびその周辺上部にレジスト膜（図示せず）を形成す
る。次いで、このレジスト膜をマスクに、ＰＺＴ膜１
１、Ｔｉ膜およびＰｔ膜の積層膜１０をプラズマエッチ
ングすることによって、上部電極１２ａ下に、容量絶縁
膜１１ａおよび下部電極１０ａを形成する（図５）。こ
こで、上部電極１２ａのパターンより、容量絶縁膜１１
ａ、下部電極１０ａおよびシールド膜Ｂａのパターンを
大きく形成するのは、下部電極１０ａ上に、下部電極１
０ａと後述する中間配線Ｌ１との接続領域を確保するた
めである。次いで、レジスト膜をアッシングにより除去
する。次に、プラズマエッチングやアッシングにより生
じたＰＺＴ膜１１の欠陥を回復させるため、アニールを
行う。
およびその周辺上部にレジスト膜（図示せず）を形成す
る。次いで、このレジスト膜をマスクに、ＰＺＴ膜１
１、Ｔｉ膜およびＰｔ膜の積層膜１０をプラズマエッチ
ングすることによって、上部電極１２ａ下に、容量絶縁
膜１１ａおよび下部電極１０ａを形成する（図５）。こ
こで、上部電極１２ａのパターンより、容量絶縁膜１１
ａ、下部電極１０ａおよびシールド膜Ｂａのパターンを
大きく形成するのは、下部電極１０ａ上に、下部電極１
０ａと後述する中間配線Ｌ１との接続領域を確保するた
めである。次いで、レジスト膜をアッシングにより除去
する。次に、プラズマエッチングやアッシングにより生
じたＰＺＴ膜１１の欠陥を回復させるため、アニールを
行う。
【００３２】以上の工程によりＦｅＲＡＭを構成するキ
ャパシタＣが形成される。このキャパシタＣは、上部電
極１２ａ、容量絶縁膜１１ａおよび下部電極１０ａで構
成され、上部電極１２ａは、シールド膜Ｂａでその上部
が覆われている。
ャパシタＣが形成される。このキャパシタＣは、上部電
極１２ａ、容量絶縁膜１１ａおよび下部電極１０ａで構
成され、上部電極１２ａは、シールド膜Ｂａでその上部
が覆われている。
【００３３】次いで、図６に示すように、ＣＶＤ法によ
り、テトラエトキシシランを材料とした酸化シリコン膜
（以下、ＴＥＯＳ膜という）１３を堆積する。
り、テトラエトキシシランを材料とした酸化シリコン膜
（以下、ＴＥＯＳ膜という）１３を堆積する。
【００３４】続いて、ＴＥＯＳ膜１３上に、ｎ型半導体
領域７（ソース、ドレイン）、ｐ型半導体領域８（ソー
ス、ドレイン）および容量素子Ｄの下部電極ＦＧ上に開
口部を有するレジスト膜（図示せず）を形成する。次い
で、図７に示すように、このレジスト膜をマスクに、ｎ
型半導体領域７（ソース、ドレイン）およびをｐ型半導
体領域８（ソース、ドレイン）上の酸化シリコン膜９、
１３をプラズマエッチングにより除去することによりコ
ンタクトホールＣ１を形成する。次いで、アッシングに
よりレジスト膜を除去し、コンタクトホールＣ１内を含
むＴＥＯＳ膜１３上にＰｔ膜（図示せず）を形成する。
次いで、Ｐｔ膜とｎ型半導体領域７（ソース、ドレイ
ン）、ｐ型半導体領域８（ソース、ドレイン）および容
量素子Ｄの下部電極ＦＧとの接触部にシリサイド層１４
を形成する。次いで、未反応のＰｔ膜を除去する。
領域７（ソース、ドレイン）、ｐ型半導体領域８（ソー
ス、ドレイン）および容量素子Ｄの下部電極ＦＧ上に開
口部を有するレジスト膜（図示せず）を形成する。次い
で、図７に示すように、このレジスト膜をマスクに、ｎ
型半導体領域７（ソース、ドレイン）およびをｐ型半導
体領域８（ソース、ドレイン）上の酸化シリコン膜９、
１３をプラズマエッチングにより除去することによりコ
ンタクトホールＣ１を形成する。次いで、アッシングに
よりレジスト膜を除去し、コンタクトホールＣ１内を含
むＴＥＯＳ膜１３上にＰｔ膜（図示せず）を形成する。
次いで、Ｐｔ膜とｎ型半導体領域７（ソース、ドレイ
ン）、ｐ型半導体領域８（ソース、ドレイン）および容
量素子Ｄの下部電極ＦＧとの接触部にシリサイド層１４
を形成する。次いで、未反応のＰｔ膜を除去する。
【００３５】続いて、キャパシタＣの上部電極１２ａお
よび下部電極１０ａ上に開口部を有するレジスト膜（図
示せず）を形成する。次いで、図８に示すように、上部
電極１２ａ上のシールド膜ＢａとＴＥＯＳ膜１３と、下
部電極１０ａ上のＴＥＯＳ膜１３と容量絶縁膜１１ａと
をプラズマエッチングにより除去することによりコンタ
クトホールＣ２を形成する。次いで、アッシングにより
レジスト膜を除去し、ＰＺＴ膜の膜質の改善のためにＯ
2（酸素）雰囲気下でアニールする。
よび下部電極１０ａ上に開口部を有するレジスト膜（図
示せず）を形成する。次いで、図８に示すように、上部
電極１２ａ上のシールド膜ＢａとＴＥＯＳ膜１３と、下
部電極１０ａ上のＴＥＯＳ膜１３と容量絶縁膜１１ａと
をプラズマエッチングにより除去することによりコンタ
クトホールＣ２を形成する。次いで、アッシングにより
レジスト膜を除去し、ＰＺＴ膜の膜質の改善のためにＯ
2（酸素）雰囲気下でアニールする。
【００３６】続いて、フィールド酸化膜２上の導電層Ｓ
Ｇ１および容量素子Ｄの上部電極ＳＧ２上に開口部を有
するレジスト膜（図示せず）を形成する。次いで、図９
に示すように、導電層ＳＧ１および上部電極ＳＧ２上の
酸化シリコン膜９および１３をプラズマエッチングによ
り除去することによりコンタクトホールＣ３を形成す
る。次いで、アッシングによりレジスト膜を除去する。
Ｇ１および容量素子Ｄの上部電極ＳＧ２上に開口部を有
するレジスト膜（図示せず）を形成する。次いで、図９
に示すように、導電層ＳＧ１および上部電極ＳＧ２上の
酸化シリコン膜９および１３をプラズマエッチングによ
り除去することによりコンタクトホールＣ３を形成す
る。次いで、アッシングによりレジスト膜を除去する。
【００３７】次いで、図１０に示すように、コンタクト
ホールＣ１、Ｃ２、Ｃ３内を含むＴＥＯＳ膜１３上に、
ＴｉＮ膜を堆積する。次いで、ＴｉＮ膜をパターニング
することにより中間配線Ｌ１を形成する。この中間配線
Ｌ１によって、ｎチャネル型ＭＩＳＦＥＴＱｓとキャパ
シタＣとが直列に接続される。即ち、ｎチャネル型ＭＩ
ＳＦＥＴＱｓのｎ型半導体領域７（ソース、ドレイン）
とキャパシタＣの上部電極１２ａとが、中間配線Ｌ１に
よって接続される。
ホールＣ１、Ｃ２、Ｃ３内を含むＴＥＯＳ膜１３上に、
ＴｉＮ膜を堆積する。次いで、ＴｉＮ膜をパターニング
することにより中間配線Ｌ１を形成する。この中間配線
Ｌ１によって、ｎチャネル型ＭＩＳＦＥＴＱｓとキャパ
シタＣとが直列に接続される。即ち、ｎチャネル型ＭＩ
ＳＦＥＴＱｓのｎ型半導体領域７（ソース、ドレイン）
とキャパシタＣの上部電極１２ａとが、中間配線Ｌ１に
よって接続される。
【００３８】次いで、図１１に示すように、中間配線Ｌ
１およびＴＥＯＳ膜１３上に、ＴＥＯＳ膜１７を形成す
る。
１およびＴＥＯＳ膜１３上に、ＴＥＯＳ膜１７を形成す
る。
【００３９】その後、ＴＥＯＳ膜１７上に第１層、第２
層配線Ｍ１、Ｍ２を形成する。以下、これらの配線形成
工程および配線間の層間絶縁膜の形成工程について説明
する。
層配線Ｍ１、Ｍ２を形成する。以下、これらの配線形成
工程および配線間の層間絶縁膜の形成工程について説明
する。
【００４０】まず、ＴＥＯＳ膜１７上に、開口部を有す
るレジスト膜（図示せず）を形成する。この開口部は、
例えば、キャパシタＣの下部電極１０ａ、ｎチャネル型
ＭＩＳＦＥＴＱｓのキャパシタＣと接続していないｎ型
半導体領域７（ソース、ドレイン）上または周辺回路領
域のｐ型半導体領域８（ソース、ドレイン）、容量素子
Ｄの電極ＦＧ、ＳＧ２上等に形成される。次いで、図１
２に示すように、このレジスト膜をマスクにＴＥＯＳ膜
１７をエッチングすることにより、コンタクトホール１
８を形成する。
るレジスト膜（図示せず）を形成する。この開口部は、
例えば、キャパシタＣの下部電極１０ａ、ｎチャネル型
ＭＩＳＦＥＴＱｓのキャパシタＣと接続していないｎ型
半導体領域７（ソース、ドレイン）上または周辺回路領
域のｐ型半導体領域８（ソース、ドレイン）、容量素子
Ｄの電極ＦＧ、ＳＧ２上等に形成される。次いで、図１
２に示すように、このレジスト膜をマスクにＴＥＯＳ膜
１７をエッチングすることにより、コンタクトホール１
８を形成する。
【００４１】次いで、コンタクトホール１８内を含むＴ
ＥＯＳ膜１７上にスパッタ法によりＴｉＮ膜１９、Ａｌ
膜２０およびＴｉＮ膜２１を順次堆積する。次に、これ
らの積層膜をパターニングすることにより第１層配線Ｍ
１（１９ａ、２０ａ、２１ａ）を形成する（図１３）。
ここで、Ａｌ膜２０は、Ａｌ金属のみではなく、Ａｌ−
Ｓｉ−ＣｕもしくはＡｌ−Ｓｉ等の合金である。また、
第１層配線Ｍ１上層のＴｉＮ膜１９は、後述するバリア
層としての役割だけでなく、フォトリソグラフィー時に
おける反射防止膜の役割も果たす。また、第１層配線Ｍ
１下層のＴｉＮ膜２０も、後述するバリア層としての役
割だけでなく、Ａｌ膜２０のエレクトロマイグレーショ
ンの防止膜としての役割も果たす。
ＥＯＳ膜１７上にスパッタ法によりＴｉＮ膜１９、Ａｌ
膜２０およびＴｉＮ膜２１を順次堆積する。次に、これ
らの積層膜をパターニングすることにより第１層配線Ｍ
１（１９ａ、２０ａ、２１ａ）を形成する（図１３）。
ここで、Ａｌ膜２０は、Ａｌ金属のみではなく、Ａｌ−
Ｓｉ−ＣｕもしくはＡｌ−Ｓｉ等の合金である。また、
第１層配線Ｍ１上層のＴｉＮ膜１９は、後述するバリア
層としての役割だけでなく、フォトリソグラフィー時に
おける反射防止膜の役割も果たす。また、第１層配線Ｍ
１下層のＴｉＮ膜２０も、後述するバリア層としての役
割だけでなく、Ａｌ膜２０のエレクトロマイグレーショ
ンの防止膜としての役割も果たす。
【００４２】次いで、図１４に示すように、第１層配線
Ｍ１（ＴｉＮ膜２１ａ）およびＴＥＯＳ膜１７上にＴｉ
Ｎ膜２２を堆積し、異方的にエッチングすることにより
第１層配線Ｍ１の側壁に、ＴｉＮ膜からなるサイドウォ
ール膜２２ｓを形成する（図１５）。
Ｍ１（ＴｉＮ膜２１ａ）およびＴＥＯＳ膜１７上にＴｉ
Ｎ膜２２を堆積し、異方的にエッチングすることにより
第１層配線Ｍ１の側壁に、ＴｉＮ膜からなるサイドウォ
ール膜２２ｓを形成する（図１５）。
【００４３】次いで、図１６に示すように、第１層配線
Ｍ１およびＴＥＯＳ膜１７上にＴＥＯＳ膜（層間絶縁
膜）２３を堆積する。
Ｍ１およびＴＥＯＳ膜１７上にＴＥＯＳ膜（層間絶縁
膜）２３を堆積する。
【００４４】このように、本実施の形態においては、第
１層配線Ｍ１を、緻密な膜であるＴｉＮ膜１９ａ、２１
ａおよび２２ｓで覆ったので、ＴＥＯＳ膜１７や２３中
のＨ 2Ｏと第１層配線中のＡｌ膜２０ａとの反応を防止
することができる。その結果、かかる反応によるＨ2の
発生を防止し、容量絶縁膜１１ａ中の酸素原子とＨ2の
反応を防止することができる。
１層配線Ｍ１を、緻密な膜であるＴｉＮ膜１９ａ、２１
ａおよび２２ｓで覆ったので、ＴＥＯＳ膜１７や２３中
のＨ 2Ｏと第１層配線中のＡｌ膜２０ａとの反応を防止
することができる。その結果、かかる反応によるＨ2の
発生を防止し、容量絶縁膜１１ａ中の酸素原子とＨ2の
反応を防止することができる。
【００４５】即ち、ＣＶＤ（Chemical Vapor Depositio
n）法により酸化シリコン膜や窒化シリコン膜等を形成
する際には、原料ガスの反応時に、水素やＨ2Ｏが発生
する。さらに、この水素やＨ2Ｏが、形成された酸化シ
リコン膜や窒化シリコン膜等に含まれる。この水素やＨ
2Ｏは、その後の熱処理によりイオン化し、ＰＺＴ膜中
まで到達し得る。
n）法により酸化シリコン膜や窒化シリコン膜等を形成
する際には、原料ガスの反応時に、水素やＨ2Ｏが発生
する。さらに、この水素やＨ2Ｏが、形成された酸化シ
リコン膜や窒化シリコン膜等に含まれる。この水素やＨ
2Ｏは、その後の熱処理によりイオン化し、ＰＺＴ膜中
まで到達し得る。
【００４６】このうちＨ2Ｏは、前述した通り、３００
℃以上で、アルミニウム（Ａｌ）等の金属配線と反応す
る。この反応により、Ｈ2のが発生し、ＰＺＴ膜中の酸
素を引き抜き、その特性を劣化させると考えられてい
る。
℃以上で、アルミニウム（Ａｌ）等の金属配線と反応す
る。この反応により、Ｈ2のが発生し、ＰＺＴ膜中の酸
素を引き抜き、その特性を劣化させると考えられてい
る。
【００４７】例えば、本実施の形態で用いたＴＥＯＳ膜
の場合、膜中の水素とＨ2Ｏとの比は、約１：１０であ
る。従って、Ｈ2Ｏの水素化を防止できれば、ＰＺＴ膜
中の劣化を抑制することができる。
の場合、膜中の水素とＨ2Ｏとの比は、約１：１０であ
る。従って、Ｈ2Ｏの水素化を防止できれば、ＰＺＴ膜
中の劣化を抑制することができる。
【００４８】続いて、図１７に示すように、層間絶縁膜
２３中にコンタクトホールを形成する。
２３中にコンタクトホールを形成する。
【００４９】次いで、コンタクトホール内を含む層間絶
縁膜２３上に第１層配線Ｍ１と同様に第２層配線Ｍ２を
形成する。即ち、ＴｉＮ膜２４、Ａｌ膜２５およびＴｉ
Ｎ膜２６を順次堆積し、これらの積層膜をパターニング
することにより第２層配線Ｍ２（２４ａ、２５ａ、２６
ａ）を形成する。次いで、第２層配線Ｍ２（ＴｉＮ膜２
６ａ）およびＴＥＯＳ膜２３上にＴｉＮ膜２７を堆積
し、異方的にエッチングすることにより第２層配線Ｍ２
の側壁にサイドウォール膜２７ｓを形成する。
縁膜２３上に第１層配線Ｍ１と同様に第２層配線Ｍ２を
形成する。即ち、ＴｉＮ膜２４、Ａｌ膜２５およびＴｉ
Ｎ膜２６を順次堆積し、これらの積層膜をパターニング
することにより第２層配線Ｍ２（２４ａ、２５ａ、２６
ａ）を形成する。次いで、第２層配線Ｍ２（ＴｉＮ膜２
６ａ）およびＴＥＯＳ膜２３上にＴｉＮ膜２７を堆積
し、異方的にエッチングすることにより第２層配線Ｍ２
の側壁にサイドウォール膜２７ｓを形成する。
【００５０】次いで、第２層配線Ｍ２およびＴＥＯＳ膜
２３上に、プラズマシリコン窒化膜（Ｐ−ＳｉＮ膜）等
からなるパッシベーション膜２８を堆積する。
２３上に、プラズマシリコン窒化膜（Ｐ−ＳｉＮ膜）等
からなるパッシベーション膜２８を堆積する。
【００５１】このように、本実施の形態においては、第
２層配線Ｍ２をＴｉＮ膜２４ａ、２６ａおよび２７ｓで
覆ったので、ＴＥＯＳ膜２３やその上部のパッシベーシ
ョン膜２８中のＨ2Ｏと第２層配線中のＡｌ膜２５ａと
の反応を防止することができる。その結果、かかる反応
によるＨ2の発生を防止し、ＰＺＴ膜（容量絶縁膜１１
ａ）中の酸素原子とＨ2の反応を防止することができ
る。なお、第２層配線Ｍ２およびＴＥＯＳ膜２３上に、
ＴＥＯＳ膜（層間絶縁膜）を形成し、さらに、上層の配
線を第１層配線と同様に形成した後、パッシベーション
膜を形成してもよい。
２層配線Ｍ２をＴｉＮ膜２４ａ、２６ａおよび２７ｓで
覆ったので、ＴＥＯＳ膜２３やその上部のパッシベーシ
ョン膜２８中のＨ2Ｏと第２層配線中のＡｌ膜２５ａと
の反応を防止することができる。その結果、かかる反応
によるＨ2の発生を防止し、ＰＺＴ膜（容量絶縁膜１１
ａ）中の酸素原子とＨ2の反応を防止することができ
る。なお、第２層配線Ｍ２およびＴＥＯＳ膜２３上に、
ＴＥＯＳ膜（層間絶縁膜）を形成し、さらに、上層の配
線を第１層配線と同様に形成した後、パッシベーション
膜を形成してもよい。
【００５２】図１８は、ＦｅＲＡＭ形成工程の各段階に
おけるＰＺＴ膜の分極量（μＣ／ｃｍ2）を示す図であ
る。グラフ（ａ）は、ＴｉＮ膜でＡｌ膜（第１層配線Ｍ
１）を覆った場合、グラフ（ｂ）は、ＴｉＮ膜で覆わな
かった場合を示す。グラフ（ａ）（ｂ）とも、キャパシ
タ形成後、中間配線形成後、第１層配線形成後、第２層
配線形成後、およびパッシベーション膜形成後と、工程
が進むにつれて分極量が低下している。しかしながら、
ＴｉＮ膜でＡｌ膜（第１層配線Ｍ１）を覆った場合
（ａ）は、覆わなかった場合（ｂ）より、グラフの傾き
が小さく、分極量の低下が抑えられていることがわか
る。また、パッシベーション膜形成後においては、Ｔｉ
Ｎ膜でＡｌ膜（第１層配線Ｍ１）を覆った場合（ａ）
は、分極量が約２３μＣ／ｃｍ2であり、覆わなかった
場合（ｂ）は、約７μＣ／ｃｍ2と比較し、かなりの分
極量の改善が認められた。
おけるＰＺＴ膜の分極量（μＣ／ｃｍ2）を示す図であ
る。グラフ（ａ）は、ＴｉＮ膜でＡｌ膜（第１層配線Ｍ
１）を覆った場合、グラフ（ｂ）は、ＴｉＮ膜で覆わな
かった場合を示す。グラフ（ａ）（ｂ）とも、キャパシ
タ形成後、中間配線形成後、第１層配線形成後、第２層
配線形成後、およびパッシベーション膜形成後と、工程
が進むにつれて分極量が低下している。しかしながら、
ＴｉＮ膜でＡｌ膜（第１層配線Ｍ１）を覆った場合
（ａ）は、覆わなかった場合（ｂ）より、グラフの傾き
が小さく、分極量の低下が抑えられていることがわか
る。また、パッシベーション膜形成後においては、Ｔｉ
Ｎ膜でＡｌ膜（第１層配線Ｍ１）を覆った場合（ａ）
は、分極量が約２３μＣ／ｃｍ2であり、覆わなかった
場合（ｂ）は、約７μＣ／ｃｍ2と比較し、かなりの分
極量の改善が認められた。
【００５３】また、本実施の形態においては、層間絶縁
膜としてＴＥＯＳ膜を用いたが、ＳＯＧ（Spin On Glas
s）膜を用いてもよい。このＳＯＧ膜の膜中の水素とＨ2
Ｏとの比は、約１：１００であり、Ｈ2Ｏの水素化の防
止による効果は大きい。また、膜中のＨ2Ｏの量も、Ｔ
ＥＯＳ膜より大きい。例えば、シリコン基板上にプラズ
マＣＶＤ法により膜厚６００ｎｍのＴＥＯＳ膜を堆積し
た場合、４５０℃においてこの膜からは１０15／ｃｍ2
程度のＨ２および１０16／ｃｍ2程度のＨ2Ｏが発生す
る。これに対し、ＳＯＧ膜の場合は、１０15／ｃｍ2程
度のＨ２および１０17／ｃｍ2程度のＨ2Ｏが発生する。
従って、ＳＯＧ膜が使用されるＦｅＲＡＭメモリセルに
は、本発明を適用してより効果的である。
膜としてＴＥＯＳ膜を用いたが、ＳＯＧ（Spin On Glas
s）膜を用いてもよい。このＳＯＧ膜の膜中の水素とＨ2
Ｏとの比は、約１：１００であり、Ｈ2Ｏの水素化の防
止による効果は大きい。また、膜中のＨ2Ｏの量も、Ｔ
ＥＯＳ膜より大きい。例えば、シリコン基板上にプラズ
マＣＶＤ法により膜厚６００ｎｍのＴＥＯＳ膜を堆積し
た場合、４５０℃においてこの膜からは１０15／ｃｍ2
程度のＨ２および１０16／ｃｍ2程度のＨ2Ｏが発生す
る。これに対し、ＳＯＧ膜の場合は、１０15／ｃｍ2程
度のＨ２および１０17／ｃｍ2程度のＨ2Ｏが発生する。
従って、ＳＯＧ膜が使用されるＦｅＲＡＭメモリセルに
は、本発明を適用してより効果的である。
【００５４】（実施の形態２）実施の形態１において
は、第１層配線Ｍ１や第２層配線Ｍ２の側壁をＴｉＮ膜
で覆ったが、これらの配線の側壁を酸化アルミニウム膜
で覆ってもよい。
は、第１層配線Ｍ１や第２層配線Ｍ２の側壁をＴｉＮ膜
で覆ったが、これらの配線の側壁を酸化アルミニウム膜
で覆ってもよい。
【００５５】なお、第１層配線Ｍ１を形成するまでの工
程は、図１〜図１３を参照しながら説明した実施の形態
１の場合と同様であるためその説明を省略する。また、
説明を容易にするため、配線（Ｍ１、Ｍ２）部の拡大図
を用いて、模式的に説明する。
程は、図１〜図１３を参照しながら説明した実施の形態
１の場合と同様であるためその説明を省略する。また、
説明を容易にするため、配線（Ｍ１、Ｍ２）部の拡大図
を用いて、模式的に説明する。
【００５６】図１９（ａ）は、ＴＥＯＳ膜１７（層間絶
縁膜１７）上に、ＴｉＮ膜１９ａ、Ａｌ膜２０ａおよび
ＴｉＮ膜２１ａからなる第１層配線Ｍ１が形成された状
態を示す。
縁膜１７）上に、ＴｉＮ膜１９ａ、Ａｌ膜２０ａおよび
ＴｉＮ膜２１ａからなる第１層配線Ｍ１が形成された状
態を示す。
【００５７】この第１層配線Ｍ１（１９ａ、２０ａ、２
１ａ）上を含むＴＥＯＳ膜１７上にスパッタ法により１
０ｎｍ程度のＡｌ膜２２２を堆積し、５００℃で酸化処
理を施し、Ａｌ2Ｏ3膜２２２ａを形成する(図１９
（ｂ）)。次いで、異方的にエッチングすることにより
第１層配線Ｍ１の側壁にサイドウォール膜２２２ｓを形
成する（図１９（ｃ））。以降の工程は、図１６および
図１７を参照しながら説明した実施の形態１の場合と同
様であるためその説明を省略する。
１ａ）上を含むＴＥＯＳ膜１７上にスパッタ法により１
０ｎｍ程度のＡｌ膜２２２を堆積し、５００℃で酸化処
理を施し、Ａｌ2Ｏ3膜２２２ａを形成する(図１９
（ｂ）)。次いで、異方的にエッチングすることにより
第１層配線Ｍ１の側壁にサイドウォール膜２２２ｓを形
成する（図１９（ｃ））。以降の工程は、図１６および
図１７を参照しながら説明した実施の形態１の場合と同
様であるためその説明を省略する。
【００５８】このように、本実施の形態においては、第
１層配線Ｍ１をＴｉＮ膜１９ａ、２１ａおよびＡｌ2Ｏ3
膜２２２ｓで覆ったので、ＴＥＯＳ膜１７や第１層配線
上部に形成されるＴＥＯＳ膜２３中のＨ2Ｏと第１層配
線中のＡｌ膜２０ａとの反応を防止することができる。
その結果、かかる反応によるＨ2の発生を防止し、ＰＺ
Ｔ膜中の酸素原子とＨ2の反応を防止することができ
る。
１層配線Ｍ１をＴｉＮ膜１９ａ、２１ａおよびＡｌ2Ｏ3
膜２２２ｓで覆ったので、ＴＥＯＳ膜１７や第１層配線
上部に形成されるＴＥＯＳ膜２３中のＨ2Ｏと第１層配
線中のＡｌ膜２０ａとの反応を防止することができる。
その結果、かかる反応によるＨ2の発生を防止し、ＰＺ
Ｔ膜中の酸素原子とＨ2の反応を防止することができ
る。
【００５９】なお、第１層配線Ｍ１上のＴＥＯＳ膜２３
（層間絶縁膜２３）上部に形成される第２層配線Ｍ２も
第１層配線Ｍ１と同様に、ＴｉＮ膜およびＡｌ2Ｏ3膜で
覆うことができる。
（層間絶縁膜２３）上部に形成される第２層配線Ｍ２も
第１層配線Ｍ１と同様に、ＴｉＮ膜およびＡｌ2Ｏ3膜で
覆うことができる。
【００６０】また、Ａｌ2Ｏ3２２２ａは、絶縁性を有す
るため、異方性エッチングを行わず、この第１層配線
（１９ａ、２０ａ、２１ａ）およびＴＥＯＳ膜１７上に
残存させてもよい。また、実施の形態１と同様に、層間
絶縁膜としてＳＯＧ膜を用いてもよい。
るため、異方性エッチングを行わず、この第１層配線
（１９ａ、２０ａ、２１ａ）およびＴＥＯＳ膜１７上に
残存させてもよい。また、実施の形態１と同様に、層間
絶縁膜としてＳＯＧ膜を用いてもよい。
【００６１】図２０は、ＦｅＲＡＭ形成工程の各段階に
おけるＰＺＴ膜の分極量（μＣ／ｃｍ2）を示す図であ
る。グラフ（ａ）は、配線側面を１０ｎｍのＡｌ2Ｏ3膜
で覆った場合、グラフ（ｂ）は、配線側面を５ｎｍのＡ
ｌ2Ｏ3膜で覆った場合、グラフ（ｃ）は、Ａｌ2Ｏ3膜等
で配線を覆わなかった場合を示す。配線側面をＡｌ2Ｏ3
膜で覆った場合（ａ）、（ｂ）は、覆わなかった場合
（ｃ）より、グラフの傾きが小さく、分極量の低下が抑
えられていることがわかる。また、配線側面をＡｌ2Ｏ3
膜で覆った場合でもその膜厚が、厚い方（１０ｎｍの場
合）が、より分極量の低下が抑えられることがわかる。
また、グラフ（ａ）、（ｂ）および（ｃ）のパッシベー
ション膜形成後における分極量は、それぞれ、約２３μ
Ｃ／ｃｍ 2、約１５μＣ／ｃｍ2および約７μＣ／ｃｍ2
であった。
おけるＰＺＴ膜の分極量（μＣ／ｃｍ2）を示す図であ
る。グラフ（ａ）は、配線側面を１０ｎｍのＡｌ2Ｏ3膜
で覆った場合、グラフ（ｂ）は、配線側面を５ｎｍのＡ
ｌ2Ｏ3膜で覆った場合、グラフ（ｃ）は、Ａｌ2Ｏ3膜等
で配線を覆わなかった場合を示す。配線側面をＡｌ2Ｏ3
膜で覆った場合（ａ）、（ｂ）は、覆わなかった場合
（ｃ）より、グラフの傾きが小さく、分極量の低下が抑
えられていることがわかる。また、配線側面をＡｌ2Ｏ3
膜で覆った場合でもその膜厚が、厚い方（１０ｎｍの場
合）が、より分極量の低下が抑えられることがわかる。
また、グラフ（ａ）、（ｂ）および（ｃ）のパッシベー
ション膜形成後における分極量は、それぞれ、約２３μ
Ｃ／ｃｍ 2、約１５μＣ／ｃｍ2および約７μＣ／ｃｍ2
であった。
【００６２】（実施の形態３）実施の形態１において
は、第１層配線Ｍ１や第２層配線Ｍ２の側壁に酸化アル
ミニウム膜からなるサイドウォール膜を形成することに
より、その側壁を覆ったが、これらの配線を構成するア
ルミニウム膜を酸化することにより、配線の側壁に酸化
アルミニウムを形成してもよい。
は、第１層配線Ｍ１や第２層配線Ｍ２の側壁に酸化アル
ミニウム膜からなるサイドウォール膜を形成することに
より、その側壁を覆ったが、これらの配線を構成するア
ルミニウム膜を酸化することにより、配線の側壁に酸化
アルミニウムを形成してもよい。
【００６３】なお、第１層配線Ｍ１を形成するまでの工
程は、図１〜図１３を参照しながら説明した実施の形態
１の場合と同様であるためその説明を省略する。また、
説明を容易にするため、配線（Ｍ１、Ｍ２）部の拡大図
を用いて、模式的に説明する。
程は、図１〜図１３を参照しながら説明した実施の形態
１の場合と同様であるためその説明を省略する。また、
説明を容易にするため、配線（Ｍ１、Ｍ２）部の拡大図
を用いて、模式的に説明する。
【００６４】図２１（ａ）は、ＴＥＯＳ膜１７（層間絶
縁膜１７）上に、ＴｉＮ膜１９ａ、Ａｌ膜２０ａおよび
ＴｉＮ膜２１ａからなる第１層配線Ｍ１が形成された状
態を示す。
縁膜１７）上に、ＴｉＮ膜１９ａ、Ａｌ膜２０ａおよび
ＴｉＮ膜２１ａからなる第１層配線Ｍ１が形成された状
態を示す。
【００６５】この第１層配線Ｍ１（１９ａ、２０ａ、２
１ａ）に対し、酸素雰囲気中で５００℃の熱処理を施
し、第１層配線を構成するアルミニウム膜２０ａの露出
部（配線側壁）にＡｌ2Ｏ3膜２２２ｂを形成する（図２
１（ｂ））。以降の工程は、図１６および図１７を参照
しながら説明した実施の形態１の場合と同様であるため
その説明を省略する。
１ａ）に対し、酸素雰囲気中で５００℃の熱処理を施
し、第１層配線を構成するアルミニウム膜２０ａの露出
部（配線側壁）にＡｌ2Ｏ3膜２２２ｂを形成する（図２
１（ｂ））。以降の工程は、図１６および図１７を参照
しながら説明した実施の形態１の場合と同様であるため
その説明を省略する。
【００６６】このように、本実施の形態においては、第
１層配線Ｍ１をＴｉＮ膜１９ａ、２１ａおよびＡｌ2Ｏ3
２２２ｂで覆ったので、ＴＥＯＳ膜１７や第１層配線上
部に形成されるＴＥＯＳ膜２３中のＨ2Ｏと第１層配線
中のＡｌ膜２０ａとの反応を防止することができる。そ
の結果、かかる反応によるＨ2の発生を防止し、ＰＺＴ
膜中の酸素原子とＨ2の反応を防止することができる。
また、実施の形態２のように異方性エッチングを行わな
くてよいので、このエッチング時に発生する異物の影響
を低減することができる。
１層配線Ｍ１をＴｉＮ膜１９ａ、２１ａおよびＡｌ2Ｏ3
２２２ｂで覆ったので、ＴＥＯＳ膜１７や第１層配線上
部に形成されるＴＥＯＳ膜２３中のＨ2Ｏと第１層配線
中のＡｌ膜２０ａとの反応を防止することができる。そ
の結果、かかる反応によるＨ2の発生を防止し、ＰＺＴ
膜中の酸素原子とＨ2の反応を防止することができる。
また、実施の形態２のように異方性エッチングを行わな
くてよいので、このエッチング時に発生する異物の影響
を低減することができる。
【００６７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００６８】特に、前記実施の形態においては、配線を
覆う膜としてＴｉＮ膜やＡｌ2Ｏ3膜を用いたが、配線と
層間絶縁膜中のＨ2Ｏの反応を防止する緻密な膜として
は、ＩｒＯ膜、ＳｒＯ膜、ＰＺＴ膜等が考えられる。ま
た、金属硼化物や金属炭化物による膜も考えられる。
覆う膜としてＴｉＮ膜やＡｌ2Ｏ3膜を用いたが、配線と
層間絶縁膜中のＨ2Ｏの反応を防止する緻密な膜として
は、ＩｒＯ膜、ＳｒＯ膜、ＰＺＴ膜等が考えられる。ま
た、金属硼化物や金属炭化物による膜も考えられる。
【００６９】さらに、本実施の形態においては、容量絶
縁膜用の強誘電体膜としてＰＺＴ膜を使用したが、これ
に限定されるものではなく、例えば、ＰＬＺＴ（Ｐｂ
1-xＬａx（ＺｒyＴｉz）Ｏ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ
2Ｏ9）などといった酸素含有する、高〜強誘電体を主要
な成分とする誘電体膜であってもよい。
縁膜用の強誘電体膜としてＰＺＴ膜を使用したが、これ
に限定されるものではなく、例えば、ＰＬＺＴ（Ｐｂ
1-xＬａx（ＺｒyＴｉz）Ｏ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ
2Ｏ9）などといった酸素含有する、高〜強誘電体を主要
な成分とする誘電体膜であってもよい。
【００７０】また、本実施の形態においては、ＦｅＲＡ
Ｍを例に説明したが、ＤＲＡＭメモリセルにおいても、
酸素含有する高誘電体膜（例えば、ＢＳＴ[ＢａXＳｒ
1-xＴｉＯ3]やＳＴＯ[ＳｒＴｉＯ3]等）が用いられ、こ
のようなＤＲＡＭメモリセルに、本発明を適用すること
も可能である。
Ｍを例に説明したが、ＤＲＡＭメモリセルにおいても、
酸素含有する高誘電体膜（例えば、ＢＳＴ[ＢａXＳｒ
1-xＴｉＯ3]やＳＴＯ[ＳｒＴｉＯ3]等）が用いられ、こ
のようなＤＲＡＭメモリセルに、本発明を適用すること
も可能である。
【００７１】また、本実施の形態において説明したＦｅ
ＲＡＭのメモリセルの構造の他、図２２に示すような、
選択用ＭＩＳＦＥＴＱｓのソース、ドレイン領域７上の
プラグＰ１を介してキャパシタＣが接続される構造のメ
モリセルに、本発明を適用してもよい。
ＲＡＭのメモリセルの構造の他、図２２に示すような、
選択用ＭＩＳＦＥＴＱｓのソース、ドレイン領域７上の
プラグＰ１を介してキャパシタＣが接続される構造のメ
モリセルに、本発明を適用してもよい。
【００７２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００７３】層間絶縁膜上に形成された配線をバリア層
で囲んだので、層間絶縁膜中のＨ2Ｏと配線との反応に
よる水素の発生を防止することができる。その結果、例
えば、ＰＺＴ膜のようなキャパシタの容量絶縁膜の特性
の劣化を低減することができる。また、ＦｅＲＡＭメモ
リセルの特性を向上させることができる。
で囲んだので、層間絶縁膜中のＨ2Ｏと配線との反応に
よる水素の発生を防止することができる。その結果、例
えば、ＰＺＴ膜のようなキャパシタの容量絶縁膜の特性
の劣化を低減することができる。また、ＦｅＲＡＭメモ
リセルの特性を向上させることができる。
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の効果を示すための図である。
【図１９】図１９（ａ）〜（ｃ）は、本発明の実施の形
態２である半導体集積回路装置の製造方法を示す基板の
要部断面図である。
態２である半導体集積回路装置の製造方法を示す基板の
要部断面図である。
【図２０】本発明の効果を示すための図である。
【図２１】図２１（ａ）および（ｂ）は、本発明の実施
の形態３である半導体集積回路装置の製造方法を示す基
板の要部断面図である。
の形態３である半導体集積回路装置の製造方法を示す基
板の要部断面図である。
【図２２】他のＦｅＲＡＭメモリセル構造を示す図であ
る。
る。
１ 半導体基板 ２ フィールド酸化膜 ３ ｐ型ウエル ４ ｎ型ウエル ５ ゲート酸化膜 ６ 容量絶縁膜 ７ ｎ型半導体領域 ８ ｐ型半導体領域 ９ ＢＰＳＧ膜（酸化シリコン膜） １０ 積層膜 １０ａ 下部電極 １１ ＰＺＴ膜 １１ａ 容量絶縁膜 １２ Ｐｔ膜 １２ａ 上部電極 １３ ＴＥＯＳ膜 １４ シリサイド層 １６ ＴｉＮ膜 １７ ＴＥＯＳ膜（層間絶縁膜） １８ コンタクトホール １９ａ ＴｉＮ膜 ２０ａ Ａｌ膜 ２１ａ ＴｉＮ膜 ２２ｓ サイドウォール膜 ２３ ＴＥＯＳ膜（層間絶縁膜） ２４ａ ＴｉＮ膜 ２５ａ Ａｌ膜 ２６ａ ＴｉＮ膜 ２７ ＴｉＮ膜 ２７ｓ サイドウォール膜 ２８ パッシベーション膜 ２２２ Ａｌ膜 ２２２ａ Ａｌ2Ｏ3膜 ２２２ｂ Ａｌ2Ｏ3膜 ２２２ｓ Ａｌ2Ｏ3膜（サイドウォール膜） Ｂ ＰＺＴ膜 Ｂａ シールド膜 Ｃ キャパシタ Ｃ１ コンタクトホール Ｃ２ コンタクトホール Ｃ３ コンタクトホール Ｄ 容量素子 ＦＧ 下部電極 Ｌ１ 中間配線 Ｍ１ 第１層配線 Ｍ２ 第２層配線 Ｐ１ プラグ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用（情報転送用）ＭＩＳＦＥＴ ＳＧ ゲート電極 ＳＧ１ 導電層 ＳＧ２ 上部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６２１Ｚ ６５１ (72)発明者 吉住 圭一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 藤原 徹男 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 末永 和史 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Ｆターム(参考） 5F033 HH08 HH09 HH33 JJ01 JJ08 JJ09 JJ25 JJ33 KK01 KK04 KK08 KK09 KK33 MM08 MM10 MM12 MM13 NN06 NN07 PP15 QQ03 QQ08 QQ09 QQ12 QQ16 QQ37 QQ70 QQ73 QQ76 RR03 RR04 RR06 RR15 SS04 SS11 SS15 TT02 TT08 VV10 VV16 XX00 XX18 XX20 5F058 BA07 BA11 BD01 BD12 BF02 BF12 BF25 BH03 5F083 AD21 FR02 GA21 JA14 JA15 JA35 JA36 JA38 JA39 JA40 JA56 KA20 MA04 MA05 MA17 MA19 PR03 PR09 PR18 PR29 PR44 PR52 ZA01
Claims (5)
- 【請求項１】 半導体基板の主表面に形成された情報転
送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに直
列に接続されたキャパシタとを有する半導体集積回路装
置であって、 （ａ）前記半導体基板上に形成されたゲート絶縁膜およ
びその上部に形成されたゲート電極と、前記ゲート電極
の両側の半導体基板中に形成されたソース、ドレイン領
域とを有する前記情報転送用ＭＩＳＦＥＴと、 （ｂ）第１の導電性膜からなる下部電極と、前記下部電
極上に形成され、強誘電体材料からなる容量絶縁膜と、
前記容量絶縁膜上に形成され、第２の導電性膜からなる
上部電極とで構成される前記キャパシタと、 （ｃ）前記情報転送用ＭＩＳＦＥＴおよびキャパシタ上
に形成された層間絶縁膜と、 （ｄ）前記層間絶縁膜上に形成された配線であって、バ
リア層で囲まれた配線と、 を有することを特徴とする半導体集積回路装置。 - 【請求項２】 半導体基板の主表面に形成された情報転
送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに直
列に接続されたキャパシタとを有する半導体集積回路装
置であって、 （ａ）前記半導体基板上に形成されたゲート絶縁膜およ
びその上部に形成されたゲート電極と、前記ゲート電極
の両側の半導体基板中に形成されたソース、ドレイン領
域とを有する前記情報転送用ＭＩＳＦＥＴと、 （ｂ）第１の導電性膜からなる下部電極と、前記下部電
極上に形成され、強誘電体材料からなる容量絶縁膜と、
前記容量絶縁膜上に形成され、第２の導電性膜からなる
上部電極とで構成される前記キャパシタと、 （ｃ）前記情報転送用ＭＩＳＦＥＴおよびキャパシタ上
に形成された層間絶縁膜と、 （ｄ）前記層間絶縁膜上に形成された配線であって、金
属窒化物からなる膜で囲まれた配線と、 を有することを特徴とする半導体集積回路装置。 - 【請求項３】 半導体基板の主表面に形成された情報転
送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに直
列に接続されたキャパシタとを有する半導体集積回路装
置であって、 （ａ）前記半導体基板上に形成されたゲート絶縁膜およ
びその上部に形成されたゲート電極と、前記ゲート電極
の両側の半導体基板中に形成されたソース、ドレイン領
域とを有する前記情報転送用ＭＩＳＦＥＴと、 （ｂ）第１の導電性膜からなる下部電極と、前記下部電
極上に形成され、強誘電体材料からなる容量絶縁膜と、
前記容量絶縁膜上に形成され、第２の導電性膜からなる
上部電極とで構成される前記キャパシタと、 （ｃ）前記情報転送用ＭＩＳＦＥＴおよびキャパシタ上
に形成された層間絶縁膜と、 （ｄ）前記層間絶縁膜上に形成された配線であって、そ
の上面と底面が金属窒化物からなる膜で覆われ、その側
面が酸化アルミニウム膜で覆われた配線と、 を有することを特徴とする半導体集積回路装置。 - 【請求項４】 半導体基板の主表面に形成された情報転
送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに直
列に接続されたキャパシタとを有する半導体集積回路装
置であって、 （ａ）前記半導体基板上に形成されたゲート絶縁膜およ
びその上部に形成されたゲート電極と、前記ゲート電極
の両側の半導体基板中に形成されたソース、ドレイン領
域とを有する前記情報転送用ＭＩＳＦＥＴと、 （ｂ）第１の導電性膜からなる下部電極と、前記下部電
極上に形成され、強誘電体材料からなる容量絶縁膜と、
前記容量絶縁膜上に形成され、第２の導電性膜からなる
上部電極とで構成される前記キャパシタと、 （ｃ）前記情報転送用ＭＩＳＦＥＴおよびキャパシタ上
に形成された層間絶縁膜と、 （ｄ）前記層間絶縁膜上に形成されたアルミニウムから
なる配線であって、その上面と底面が金属窒化物からな
る膜で覆われ、その側面が酸化アルミニウム膜で覆われ
た配線と、 を有することを特徴とする半導体集積回路装置。 - 【請求項５】 半導体基板の主表面に形成された情報転
送用ＭＩＳＦＥＴと、前記情報転送用ＭＩＳＦＥＴに直
列に接続されたキャパシタとを有する半導体集積回路装
置の製造方法であって、 （ａ）前記半導体基板上にゲート絶縁膜およびゲート電
極を形成し、前記ゲート電極の両側の半導体基板中にソ
ース、ドレイン領域を形成することにより前記情報転送
用ＭＩＳＦＥＴを形成する工程と、 （ｂ）第１の導電性膜、強誘電体材料からなる容量絶縁
膜および第２の導電性膜を順次堆積し、パターニングす
ることにより第１の導電性膜からなる下部電極、容量絶
縁膜および第２の導電性膜からなる上部電極とで構成さ
れる前記キャパシタを形成する工程と、 （ｃ）前記情報転送用ＭＩＳＦＥＴおよびキャパシタ上
に、層間絶縁膜を形成する工程と、 （ｄ）前記層間絶縁膜上に第１のバリア層を形成する工
程と、 （ｅ）前記第１のバリア層上に配線を形成する工程と、 （ｆ）前記配線上に第２のバリア層を形成し、前記配線
の側壁に第３のバリア層を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001103042A JP2002299583A (ja) | 2001-04-02 | 2001-04-02 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001103042A JP2002299583A (ja) | 2001-04-02 | 2001-04-02 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299583A true JP2002299583A (ja) | 2002-10-11 |
Family
ID=18956159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001103042A Pending JP2002299583A (ja) | 2001-04-02 | 2001-04-02 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002299583A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008277514A (ja) * | 2007-04-27 | 2008-11-13 | Toshiba Corp | 半導体装置 |
| JP2009088443A (ja) * | 2007-10-03 | 2009-04-23 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US8362533B2 (en) | 2007-04-27 | 2013-01-29 | Kabushiki Kaisha Toshiba | Semiconductor device including a transistor and a ferroelectric capacitor |
-
2001
- 2001-04-02 JP JP2001103042A patent/JP2002299583A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008277514A (ja) * | 2007-04-27 | 2008-11-13 | Toshiba Corp | 半導体装置 |
| US8362533B2 (en) | 2007-04-27 | 2013-01-29 | Kabushiki Kaisha Toshiba | Semiconductor device including a transistor and a ferroelectric capacitor |
| JP2009088443A (ja) * | 2007-10-03 | 2009-04-23 | Hitachi Ltd | 半導体装置およびその製造方法 |
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