JP2002305289A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JP2002305289A
JP2002305289A JP2001107011A JP2001107011A JP2002305289A JP 2002305289 A JP2002305289 A JP 2002305289A JP 2001107011 A JP2001107011 A JP 2001107011A JP 2001107011 A JP2001107011 A JP 2001107011A JP 2002305289 A JP2002305289 A JP 2002305289A
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insulating film
integrated circuit
circuit device
semiconductor integrated
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Hiromichi Waki
弘道 脇
Keiichi Yoshizumi
圭一 吉住
Mitsuhiro Mori
光廣 森
Kazufumi Suenaga
和史 末永
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 ＦｅＲＡＭメモリセルの強誘電体膜からなる
容量絶縁膜の膜質の劣化を防止し、ＦｅＲＡＭメモリセ
ルの特性を向上させる。 【解決手段】ＦｅＲＡＭメモリセルのキャパシタＣ上
に、キャパシタＣを構成する容量絶縁膜１１ａ（ＰＺＴ
膜）よりＰｂの組成比が多いＰＺＴ膜を、堆積した後、
異方性エッチングを施すことにより、キャパシタＣの側
壁にサイドウォール膜ＳＷを形成する。その結果、例え
ば、キャパシタＣ上に形成されるＴＥＯＳ膜中の水素や
Ｈ2Ｏ等の影響を低減することができ、容量絶縁膜１１
ａの特性劣化を低減させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＦｅＲＡＭ（強誘
電体メモリ、Ferro−electric Random Access Memory）
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】強誘電体メモリ（ＦｅＲＡＭ）は、強誘
電体であるＰＺＴ（Ｐｂ（ＺｒyＴｉZ）Ｏ3）等の分極
状態の２値性を利用した不揮発性メモリである。このＦ
ｅＲＡＭのメモリセルは、１個のメモリセル選択用ＭＩ
ＳＦＥＴと１個の情報キャパシタとで構成され、キャパ
シタの容量絶縁膜に、ＰＺＴ膜が用いられている。
【０００３】このＰＺＴ膜等の強誘電体は、反応性に富
んだ酸素を多く含むため製造工程における各種処理など
によって特性が劣化すやすい。
【０００４】例えば、特開平２０００-９１５４０号公
報には、キャパシタ下部電極１０２ａを、キャパシタ誘
電体膜１０４ａの両側の側壁スペーサ１２０ａを用いて
加工することによって、乾式エッチング時のキャパシタ
誘電体膜１０４ａの側壁損傷を最小化する技術が記載さ
れている。
【０００５】また、特開平１１−１３５７３６号公報に
は、下部電極８、容量絶縁膜（誘電体膜）９及び上部電
極１０から成る容量部を水素バリア膜７、１１、１２に
より完全に覆うことにより強誘電体および高誘電体材料
の劣化を防止する技術が記載されている。
【０００６】
【発明が解決しようとする課題】本発明者らは、ＦｅＲ
ＡＭに関する研究・開発を行っている。このＦｅＲＡＭ
メモリセルについて、リテンション（Retention）試験
時に、メモリセルの特性劣化が見られた。このリテンシ
ョン試験とは、メモリセルの保持時間（情報キャパシタ
に記憶された情報をリードできる時間）を測定する試験
である。この際、加速試験を行うため、高温下にさら
し、温度ストレスが加えられる。
【０００７】このような試験時に、メモリセルの特性劣
化が見られるのは、層間絶縁膜中のＨ2（水素）もしく
はＨ2Ｏ（水）により、強誘電体膜の分極特性が劣化す
るのが原因ではないかと考えられる。即ち、プラズマＣ
ＶＤ（Chemical Vapor Deposition）法により酸化シリ
コン膜や窒化シリコン膜等を形成する際には、原料ガス
の反応時に、水素やＨ2Ｏが発生する。さらに、この水
素やＨ2Ｏが、形成された酸化シリコン膜や窒化シリコ
ン膜等に含まれる。また、ＳＯＧ膜を加熱処理すること
によって酸化シリコン膜を形成する際には、その加熱処
理によって水素やＨ 2Ｏが発生する。その他、水洗浄時
の水等も原因の一つと考えられる。
【０００８】また、メモリセルの微細化の要求により、
強誘電体膜（容量素子）の面積が小さくなるに伴い、そ
の特性の確保がますます重要なものとなってくる。
【０００９】本発明の目的は、容量素子を構成する強誘
電体膜の膜質の劣化を防止する技術を提供することにあ
る。
【００１０】また、本発明の他の目的は、強誘電体膜の
膜質を向上させることにより、ＦｅＲＡＭメモリセルの
特性を向上させる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】（１）本発明の半導体集積回路装置の製造
方法は、第１の導電性膜からなる下部電極、容量絶縁膜
（第１絶縁膜）および第２の導電性膜からなる上部電極
とで構成されるキャパシタの側壁にサイドウォール膜
（第２絶縁膜）を形成するものである。また、このキャ
パシタ上の絶縁膜をキャパシタ表面が露出するまで研磨
し、その上に配線を形成するものである。また、このキ
ャパシタ上の絶縁膜中にビアホール（開口部）を形成
し、ビアホール内を含む絶縁膜上に導電性膜を形成する
ことにより配線を形成するものである。
【００１４】（２）本発明の半導体集積回路装置の製造
方法は、第１の導電性膜からなる下部電極、容量絶縁膜
（第１絶縁膜）および第２の導電性膜からなる上部電極
とで構成されるキャパシタおよびその上部を覆うシール
ド膜（第２絶縁膜）の側壁にサイドウォール膜（第３絶
縁膜）を形成するものである。また、このキャパシタ上
の絶縁膜およびシールド膜をキャパシタ表面が露出する
まで研磨し、その上に配線を形成するものである。ま
た、このキャパシタ上の絶縁膜およびシールド膜中にビ
アホール（開口部）を形成し、ビアホール内を含む絶縁
膜上に導電性膜を形成することにより配線を形成するも
のである。
【００１５】（３）本発明の半導体集積回路装置は、第
１の導電性膜からなる下部電極、容量絶縁膜（第１絶縁
膜）および第２の導電性膜からなる上部電極とで構成さ
れるキャパシタの側壁にサイドウォール膜（第２絶縁
膜）を有するものである。
【００１６】（４）本発明の半導体集積回路装置は、第
１の導電性膜からなる下部電極、容量絶縁膜（第１絶縁
膜）および第２の導電性膜からなる上部電極とで構成さ
れるキャパシタおよびその上部を覆うシールド膜（第２
絶縁膜）の側壁にサイドウォール膜（第３絶縁膜）を有
するものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００１８】（実施の形態１）本発明の実施の形態１で
あるＦｅＲＡＭの製造方法を図１〜図１６を用いて工程
順に説明する。
【００１９】まず、図１に示すように、例えば、１０Ω
cm程度の比抵抗を有するｐ型の単結晶シリコンからなる
半導体基板１中に、ｐ型ウエル３を形成する。このｐ型
ウエル３は、半導体基板１に、ｐ型不純物、例えばホウ
素（Ｂ）をイオン打ち込みした後、半導体基板１をアニ
ールして不純物を熱拡散させることによって形成する。
【００２０】次いで、半導体基板１の主表面に、素子分
離用のフィールド酸化膜２を形成する。このフィールド
酸化膜２は、周知のＬＯＣＯＳ（Local Oxidation of s
ilicon）法によって形成する。このフィールド酸化膜２
で囲まれた領域をアクティブ領域Ａｃとする（図２参
照）。
【００２１】次に、フッ酸系の洗浄液を用いて半導体基
板１（ｐ型ウエル３）の表面をウェット洗浄した後、ウ
エット酸化によってｐ型ウエル３の表面に清浄なゲート
酸化膜５を形成する。
【００２２】次に、半導体基板１の上部に多結晶シリコ
ン膜等の導電性膜を堆積し、パターニングすることによ
り、ｐ型ウエル３の主表面にゲート電極Ｇを形成する。
【００２３】次いで、ｐ型ウエル３上のゲート電極Ｇの
両側に、ｎ型不純物、例えばリン（Ｐ）をイオン打ち込
みしてｎ型半導体領域７ａ、７ｂ（ソース、ドレイン領
域）を形成する。次いで、半導体基板１の上部に、例え
ば、ＢＰＳＧ（boro-phosphosilicate glass film）膜
等の酸化シリコン膜９を堆積し、アニールした後、その
表面をＣＭＰ（Chemical Mechanical Polishing）法に
より研磨するとによって平坦化する。
【００２４】以上の工程により、ＦｅＲＡＭメモリセル
を構成するｎチャネル型ＭＩＳＦＥＴＱｎ（メモリセル
選択用ＭＩＳＦＥＴ）が形成される。図２は、図１に示
す半導体基板１の要部平面図であり、図１は、図２のＡ
−Ａ断面と対応する。
【００２５】次に、図３に示すように、酸化シリコン膜
９上のレジスト膜（図示せず）をマスクに、ｎチャネル
型ＭＩＳＦＥＴＱｎのソース、ドレイン領域７ａ上（共
通のソース、ドレイン領域７ｂを除く）の酸化シリコン
膜を除去することによりコンタクトホールＣ１を形成す
る。次いで、コンタクトホールＣ１内を含む酸化シリコ
ン膜９上に、チタン（Ｔｉ）膜および窒化チタン（Ｔｉ
Ｎ）膜の積層膜（図示せず）を堆積し、次いで、タング
ステン（Ｗ）等の高融点金属膜を堆積する。続いて、コ
ンタクトホールＣ１外部のＴｉ膜およびＴｉＮ膜の積層
膜および高融点金属膜をＣＭＰ法により除去することに
より、プラグＰ１を形成する。Ｔｉ膜は、ｎ型半導体領
域７ａ（半導体基板１）との電気的接続を確保する役割
を有し、ＴｉＮ膜は、バリア膜としての役割を有する。
【００２６】なお、Ｔｉ膜を堆積する前に、Ｐｔ膜等を
堆積し、ソース、ドレイン領域７ａ上にシリサイド層を
形成してもよい。このシリサイド層は、ソース、ドレイ
ン領域７ａとプラグＰ１との接続抵抗を低減するために
形成する。
【００２７】次いで、プラグＰ１上を含む酸化シリコン
膜９の上部に、下部電極となるＴｉ膜および白金（Ｐ
ｔ）膜の積層膜１０を堆積し、次いで、強誘電体膜であ
るＰＺＴ膜１１を堆積する。
【００２８】ここで、ＰＺＴ膜の組成について説明す
る。ＰＺＴは、Ｐｂ（ＺｒyＴｉz）Ｏ 3（ｙ＋ｚ＝１）
で表される。ＰＺＴ膜を構成するこれらの原子の組成比
は、ＰＺＴの結晶構造から導かれる。ＰＺＴ中のＰｂ原
子は、立方体の８つの隅に１個づつ配置され、Ｚｒもし
くはＴｉ原子が、立方体のほぼ中心に配置されている。
さらに、酸素原子は、立方体の各面の中心に配置されて
いる。従って、立方体中には、１個（１／８×８個）の
Ｐｂと、１個のＺｒもしくはＴｉと、３個（１／２×６
個）の酸素原子が存在する。ただし、このような結晶の
粒界には、酸化鉛が存在する。
【００２９】また、ＰＺＴ中のＰｂ原子は、揮発しやす
い性質を有するため、ＰＺＴ膜１１の成膜時には、Ｐｂ
の組成比を１＋α1としたアモルファス状の膜を堆積す
る。このアモルファス状の膜は、成膜後に行われるアニ
ールにより結晶化する。
【００３０】この後、ＰＺＴ膜１１を結晶化するための
アニールを行う。次いで、ＰＺＴ膜１１上に、上部電極
となるＰｔ膜１２を堆積する。
【００３１】図４は、図３に示す半導体基板１の要部平
面図であり、図３は、図４のＡ−Ａ断面と対応する。
【００３２】次いで、図５に示すように、Ｐｔ膜１２上
のレジスト膜（図示せず）をマスクに、積層膜１０、を
ＰＺＴ膜１１およびＰｔ膜１２をプラズマエッチングす
ることによって、プラグＰ１上に、Ｔｉ膜および白金
（Ｐｔ）膜の積層膜１０から成る下部電極１０ａ、ＰＺ
Ｔ膜１１から成る容量絶縁膜１１ａ、およびＰｔ膜１２
から成る上部電極１２ａを形成する。この下部電極１０
ａ、容量絶縁膜１１ａおよび上部電極１２ａによりキャ
パシタＣを構成する。次いで、レジスト膜をアッシング
により除去する。次に、プラズマエッチングやアッシン
グにより生じたＰＺＴ膜１１の欠陥を回復させるため、
アニールを行う。図６は、図５に示す半導体基板１の要
部平面図であり、図５は、図６のＡ−Ａ断面と対応す
る。
【００３３】次いで、図７に示すように、上部電極１２
ａおよび酸化シリコン膜９上に、ＰＺＴ膜Ｓ１をスパッ
タリング法で堆積する。
【００３４】ここで、ＰＺＴ膜Ｓ１も、ＰＺＴ膜１１と
同様に、その成膜時においてＰｂの組成比が１＋α
2（α2＞α1）である、アモルファス状の膜である。
【００３５】次いで、図８に示すように、ＰＺＴ膜Ｓ１
を、異方的にエッチングすることにより、キャパシタＣ
（上部電極１２ａ、容量絶縁膜１１ａおよび下部電極１
０ａ）の側壁にＰＺＴ膜よりなるサイドウォール膜ＳＷ
を形成する。このサイドウォール膜ＳＷは、追って詳細
に説明するように、容量絶縁膜１１ａの特性を確保する
ために形成する。
【００３６】以上の工程によりＦｅＲＡＭを構成するキ
ャパシタＣが形成される。このキャパシタＣは、上部電
極１２ａ、容量絶縁膜１１ａおよび下部電極１０ａで構
成され、その側壁にはサイドウォール膜ＳＷが形成され
ている。
【００３７】このように、本実施の形態によれば、プラ
グＰ１上にキャパシタＣを形成したので、ＦｅＲＡＭメ
モリセルの小面積化が図れる。また、単一のキャパシタ
Ｃとこれに直列に接続されたＭＩＳＦＥＴとで１つのセ
ルを構成すること（１Ｔ１Ｃセル）としたので、さらな
るＦｅＲＡＭメモリセルの小面積化が図れる。
【００３８】また、キャパシタＣの側壁のサイドウォー
ル膜ＳＷを、異方性エッチングにより形成することがで
き、特別なマスクを必要とせず、微細化されたメモリセ
ルの製造プロセスに対応することができる。
【００３９】次いで、図９（ａ）に示すように、ＣＶＤ
法により、テトラエトキシシランを材料とした酸化シリ
コン膜（以下、ＴＥＯＳ膜という）１３ａを堆積する。
さらに、ＳＯＧ（Spin On Glass）膜１３ｂを塗布し、
熱処理を施すことにより、その表面を平坦化する。
【００４０】続いて、図９（ｂ）に示すように、プラズ
マドライエッチング技術を用いて、ＳＯＧ膜１３ｂおよ
びＴＥＯＳ膜１３ａを、ＳＯＧ膜１３ｂが完全に除去さ
れるまで全面エッチバックを行い、ＴＥＯＳ膜１３ａ表
面を平坦化する。次いで、ＴＥＯＳ膜１３ａ上に、さら
に、ＴＥＯＳ膜１３ｃを堆積する。
【００４１】続いて、図１０に示すように、ＴＥＯＳ膜
１３ｃおよびＴＥＯＳ膜１３ａを、上部電極１２ａが露
出するまで、ＣＭＰ法により研磨する。ここで、上部電
極１２ａのエッチングレートをＴＥＯＳ膜１３ａに対し
て遅くなるよう制御することで、精度よく上部電極１２
ａの表面を露出させることができる。
【００４２】続いて、図１１に示すように、上部電極１
２ａ上を含むＴＥＯＳ膜１３ａ上に、ＴｉＮ膜Ｍ１ａ、
Ａｌ膜Ｍ１ｂおよびＴｉＮ膜Ｍ１ｃを順次、堆積するこ
とにより、第１層配線Ｍ１を形成する。この第１層配線
Ｍ１は、接地電位が供給される、プレート配線である。
【００４３】このように、本実施の形態によれば、ＣＭ
Ｐ法により上部電極１２ａを露出させた後、第１層配線
Ｍ１を形成したので、第１層配線Ｍ１と上部電極１２ａ
との接続を自己整合的に行うことができる。その結果、
プラグ等を介して接続する場合と比較し、マスクを低減
でき、また、合わせ余裕分、微細化することができる。
従って、微細化されたメモリセルの製造プロセスに対応
することができる。
【００４４】次いで、図１２に示すように、第１層配線
Ｍ１を選択的にエッチングすることによって、ｎチャネ
ル型ＭＩＳＦＥＴＱｎの共通のソース、ドレイン領域７
ｂ上部に位置する開口部ＯＡ２を形成する。この開口部
ＯＡ２は、後述する第２層配線Ｍ２（ビット線）と、ｎ
チャネル型ＭＩＳＦＥＴＱｎの共通のソース、ドレイン
領域７ｂと、を接続するためのプラグＰ３を通すために
形成される。従って、プラグＰ３（第２層配線）と第１
層配線Ｍ１とのショートを防止するため、開口部ＯＡ２
の径は、プラグＰ３の径より大きく形成する必要があ
る。
【００４５】次いで、開口部ＯＡ２内を含む第１層配線
Ｍ１上に、ＴＥＯＳ膜２０ａを堆積し、さらに、ＳＯＧ
膜２０ｂを塗布し、熱処理を施す。次いで、ＳＯＧ膜２
０ｂを全面エッチバックして、その表面を平坦化した
後、さらにＴＥＯＳ膜２０ｃを堆積することにより層間
絶縁膜２０（２０ａ、２０ｂ、２０ｃ）を形成する。こ
のＳＯＧ膜２０ｂは、ＳＯＧ膜１３ｂと同様に、平坦化
のために形成される。図１３は、図１２に示す半導体基
板１の要部平面図であり、図１２は、図１３のＡ−Ａ断
面と対応する。
【００４６】次いで、図１４に示すように、ｎチャネル
型ＭＩＳＦＥＴＱｎの共通のソース、ドレイン領域７ｂ
上の酸化シリコン膜９、ＴＥＯＳ膜１３ａおよび層間絶
縁膜２０を除去することにより、コンタクトホールＣ３
を形成する。このコンタクトホールＣ３は、開口部ＯＡ
２中を通りソース、ドレイン領域７ｂ上まで延在してい
る。
【００４７】次いで、コンタクトホールＣ３内を含む層
間絶縁膜２０上に、Ｔｉ膜およびＴｉＮ膜の積層膜を堆
積（図示せず）した後、Ｗ膜を堆積し、コンタクトホー
ルＣ３外部のＴｉ膜およびＴｉＮ膜の積層膜およびＷ膜
をＣＭＰ法により除去することによりプラグＰ３を形成
する。
【００４８】次いで、プラグＰ３上を含む層間絶縁膜２
０上に、ＴｉＮ膜、Ａｌ膜およびＴｉＮ膜を順次、堆積
し、パターニングすることにより、第２層配線Ｍ２（ビ
ット線）を形成する。なお、コンタクトホールＣ３内お
よび層間絶縁膜２０上に導電性膜（例えば、Ｔｉ膜およ
びＴｉＮ膜の積層膜とＡｌ膜）を堆積した後、この導電
性膜をパターニングすることにより、接続部と配線（Ｍ
２）を同時に形成してもよい。
【００４９】次いで、第２層配線Ｍ２および層間絶縁膜
上に、ＴＥＯＳ膜２５を堆積した後、第２層配線Ｍ２上
のＴＥＯＳ膜を選択的に除去することによりパッド部
（図示せず）を開孔する。このパッド部には、外部電圧
が印加される。図１５は、図１４に示す半導体基板１の
要部平面図であり、図１４は、図１５のＡ−Ａ断面と対
応する。なお、ＦｅＲＡＭメモリセルアレイは、図１６
に示すように、図１５に示すアクティブ領域Ａｃが複
数、千鳥状に配置される。
【００５０】このように、本実施の形態においては、キ
ャパシタＣの側壁にサイドウォール膜ＳＷを形成したの
で、酸化シリコン膜９やＴＥＯＳ膜１３ａ等に含まれる
水素やＨ2Ｏが容量絶縁膜１１ａ中に、侵入することを
防止することができる。その結果、酸化シリコン膜９や
ＴＥＯＳ膜１３ａ中の水素やＨ2Ｏが、容量絶縁膜１１
ａ中の酸素と反応することによる強誘電体膜の分極特性
の劣化を防ぐことができる。
【００５１】また、サイドウォール膜をＰＺＴ膜により
形成したので、サイドウォール膜ＳＷ中の酸素が反応対
象となり、容量絶縁膜１１ａ中の酸素原子との反応を防
止することができる。即ち、サイドウォール膜ＳＷ自身
が犠牲となり、容量絶縁膜１１ａに対する水素等の影響
を低減することができる。
【００５２】また、上部電極１２ａおよび下部電極１０
ａに用いられるＰｔは、触媒作用を有し、Ｈ2をＨ+（水
素イオン）化する。このＨ+が、上部電極１２ａもしく
は下部電極１０ａ中を拡散し、容量絶縁膜１１ａ中に到
達した場合には、その結晶性を破壊すると考えられる。
しかしながら、本実施の形態によれば、キャパシタＣの
側壁にサイドウォール膜ＳＷを形成したので、サイドウ
ォール膜中の酸化鉛がこれら電極１０ａ、１２ａ中に拡
散する。この酸化鉛は、触媒毒となり、前述のＰｔの触
媒作用を抑えることができる。
【００５３】一方、前述した通り、Ｐｂは揮発しやすい
性質を有するため、容量絶縁膜１１ａ中のＰｂが拡散
し、欠陥が生じる。しかしながら、本実施の形態におい
ては、キャパシタＣの側壁にサイドウォール膜ＳＷを構
成するＰＺＴのＰｂの組成比を大きくした（α2＞α1）
ので、容量絶縁膜１１ａのＰｂの欠損を補償することが
できる。即ち、サイドウォール膜ＳＷ中のＰｂが、容量
絶縁膜１１ａ側部から補給され、欠陥を回復させること
ができる。
【００５４】また、接地電位が供給される配線（Ｍ１）
をプレート配線（平板状の配線）としたので、容量絶縁
膜１１ａ中に、水素やＨ2Ｏが侵入することを防止する
ことができる。特に、ＴｉＮ膜Ｍ１ａ、Ｍ１ｃは、緻密
であり、水素やＨ2Ｏに対するバリア性が高く、これら
の膜をプレート配線に用いればより効果的である。
【００５５】結果として、本実施の形態によれば、容量
絶縁膜１１ａの特性を確保することができ、残留分極量
Ｑｓｗ（特にＱｏｓ）を大きくすることができる。ま
た、残留分極量Ｑｓｗのばらつきを抑えることができ
る。Ｑｏｓとは、リテンション試験後の残留分極量をい
う。
【００５６】（実施の形態２）本発明の実施の形態２で
あるＦｅＲＡＭの製造方法を図１７〜図２５を用いて工
程順に説明する。なお、図１〜図４を参照しながら説明
した上部電極となるＰｔ膜１２の堆積工程までは、実施
の形態１の場合と同様であるためその説明を省略する。
【００５７】次いで、図１７に示すように、Ｐｔ膜１２
上に、ＰＺＴ膜Ｓ２１をスパッタリング法で堆積する。
ここで、ＰＺＴ膜Ｓ２１も、ＰＺＴ膜１１と同様に、そ
の成膜時においてＰｂの組成比が１＋α2（α2＞α1）
である、アモルファス状の膜である。
【００５８】その後、図１８に示すように、ＰＺＴ膜Ｓ
２１上のレジスト膜（図示せず）をマスクに、積層膜１
０、をＰＺＴ膜１１、Ｐｔ膜１２およびＰＺＴ膜Ｓ２１
をプラズマエッチングすることによって、プラグＰ１上
に、Ｔｉ膜および白金（Ｐｔ）膜の積層膜１０から成る
下部電極１０ａ、ＰＺＴ膜１１から成る容量絶縁膜１１
ａ、およびＰｔ膜１２から成る上部電極１２ａを形成す
るとともに、上部電極１２ａ上に、ＰＺＴ膜Ｓ２１から
成るシールド膜Ｓを形成する。この下部電極１０ａ、容
量絶縁膜１１ａおよび上部電極１２ａによりキャパシタ
Ｃを構成し、シールド膜Ｓは、キャパシタＣの上部に残
存する。次いで、レジスト膜をアッシングにより除去す
る。次に、プラズマエッチングやアッシングにより生じ
たＰＺＴ膜（１１ａ、Ｓ）の欠陥を回復させるため、ア
ニールを行う。
【００５９】次いで、図１９に示すように、シールド膜
Ｓおよび酸化シリコン膜９上に、ＰＺＴ膜Ｓ２２をスパ
ッタリング法で堆積する。ここで、ＰＺＴ膜Ｓ２２も、
ＰＺＴ膜Ｓ２１、１１等と同様に、その成膜時において
Ｐｂの組成比が１＋α2（α2＞α1）である、アモルフ
ァス状の膜である。
【００６０】次いで、図２０に示すように、ＰＺＴ膜Ｓ
２２を、異方的にエッチングすることにより、キャパシ
タＣ（上部電極１２ａ、容量絶縁膜１１ａおよび下部電
極１０ａ）の側壁にＰＺＴ膜よりなるサイドウォール膜
ＳＷを形成する。このサイドウォール膜ＳＷおよび前述
のシールド膜Ｓは、追って詳細に説明するように、容量
絶縁膜１１ａの特性を確保するために形成する。
【００６１】以上の工程によりＦｅＲＡＭを構成するキ
ャパシタＣが形成される。このキャパシタＣは、上部電
極１２ａ、容量絶縁膜１１ａおよび下部電極１０ａで構
成され、その上部にはシールド膜Ｓが形成され、その側
壁にはサイドウォール膜ＳＷが形成されている。
【００６２】次いで、図２１（ａ）に示すように、プラ
ズマＣＶＤ法により、ＴＥＯＳ膜１３ａを堆積した後、
さらに、ＳＯＧ膜１３ｂを塗布し、熱処理を施すことに
より、その表面を平坦化する。
【００６３】続いて、図２１（ｂ）に示すように、プラ
ズマドライエッチング技術を用いて、ＳＯＧ膜１３ｂお
よびＴＥＯＳ膜１３ａを、ＳＯＧ膜１３ｂが完全に除去
されるまで全面エッチバックを行い、ＴＥＯＳ膜１３ａ
表面を平坦化する。次いで、ＴＥＯＳ膜１３ａ上に、さ
らに、ＴＥＯＳ膜１３ｃを堆積する。
【００６４】続いて、図２２に示すように、ＴＥＯＳ膜
１３ａ、１３ｂおよびシールド膜Ｓを、上部電極１２ａ
が露出するまで、ＣＭＰ法により研磨する。ここで、上
部電極１２ａのエッチングレートをＴＥＯＳ膜１３ａや
シールド膜Ｓに対して遅くなるよう制御することで、精
度よく上部電極１２ａの表面を露出させることができ
る。この研磨の際、サイドウォール膜ＳＷの上部も研磨
される。
【００６５】このように、本実施の形態によれば、前記
研磨工程まで、キャパシタＣの上部および側壁が、シー
ルド膜Ｓおよびサイドウォール膜ＳＷで覆われているた
め、容量絶縁膜１１ａの特性劣化を低減させることがで
きる。特に、前記研磨工程までのＴＥＯＳ膜１３ａ等形
成時（プラズマＣＶＤ時）、ＳＯＧ膜１３ｂ等の加熱処
理時もしくは水洗浄時等に発生する水素やＨ2Ｏ等の影
響を低減することができる。水洗浄は、エッチング後の
残渣を除去するために行われ、例えば、キャパシタＣの
プラズマエッチング時にも行われる。
【００６６】続いて、実施の形態１の場合と同様に、上
部電極１２ａ上を含むＴＥＯＳ膜１３ａ上に、第１層配
線Ｍ１を形成し（図２３）、第１層配線Ｍ１を選択的に
エッチングすることによって、ｎチャネル型ＭＩＳＦＥ
ＴＱｎの共通のソース、ドレイン領域７ｂ上部に、位置
する開口部ＯＡ２を形成する。次いで、開口部ＯＡ２内
を含む第１層配線Ｍ１上に、層間絶縁膜２０を形成する
（図２４）。次いで、ｎチャネル型ＭＩＳＦＥＴＱｎの
共通のソース、ドレイン領域７ｂ上に、コンタクトホー
ルＣ３を形成し、コンタクトホール内にプラグＰ３を形
成した後、第２層配線Ｍ２（ビット線）を形成する（図
２５）。この第２層配線Ｍ２および層間絶縁膜２０上に
は、ＴＥＯＳ膜２５が堆積され、パッド部が形成され
る。
【００６７】このように、本実施の形態によれば、キャ
パシタＣの上部および側壁が、シールド膜Ｓおよびサイ
ドウォール膜ＳＷで覆われているため、容量絶縁膜１１
ａの特性劣化を低減させることができる。特に、キャパ
シタＣの形成時や加工時の水素やＨ2Ｏ等の影響を低減
することができる。
【００６８】また、キャパシタＣの側壁にはサイドウォ
ール膜ＳＷが残存しているため、実施の形態１と同様の
効果を有する。また、プラグＰ１上にキャパシタＣが形
成されている点、ＣＭＰ法により上部電極１２ａを露出
させ、第１層配線を形成している点、およびキャパシタ
Ｃの側壁のサイドウォール膜ＳＷを異方性エッチングに
より形成している点も実施の形態１と同様であるため、
微細化されたメモリセルの製造プロセスに対応すること
ができる。
【００６９】また、接地電位が供給される配線（Ｍ１）
をＴｉＮ膜を有するプレート状の配線としたので、容量
絶縁膜１１ａ中に、水素やＨ2Ｏが侵入することを防止
することができる。
【００７０】（実施の形態３）本発明の実施の形態３で
あるＦｅＲＡＭの製造方法を図２６〜図３０を用いて工
程順に説明する。なお、図１７〜図２０を参照しながら
説明したキャパシタＣ、その上部のシールド膜Ｓおよび
その側壁のサイドウォール膜ＳＷの形成工程までは、実
施の形態２の場合と同様であるためその説明を省略す
る。
【００７１】次いで、図２６（ａ）に示すように、プラ
ズマＣＶＤ法により、ＴＥＯＳ膜１３ａを堆積した後、
さらに、ＳＯＧ膜１３ｂを塗布し、熱処理を施す。続い
て、プラズマドライエッチング技術を用いて、ＳＯＧ膜
１３ｂおよびＴＥＯＳ膜１３ａを、ＳＯＧ膜１３ｂが完
全に除去されるまで全面エッチバックを行い、ＴＥＯＳ
膜１３ａ表面を平坦化する。次いで、ＴＥＯＳ膜１３ａ
上に、さらに、ＴＥＯＳ膜１３ｃを堆積する。続いて、
ＴＥＯＳ膜１３ｃ上に、バリア膜ＢａとなるＴｉＮ膜１
５を堆積する。
【００７２】次いで、図２７に示すように、ＴｉＮ膜１
５を選択的にエッチングすることにより、上部電極１２
ａ上部およびｎチャネル型ＭＩＳＦＥＴＱｎの共通のソ
ース、ドレイン領域７ｂ上部に、位置する開口部ＯＡ１
を形成する。この開口部ＯＡ１は、後述する第１層配線
Ｍ１と、上部電極１２ａとのを接続するためのプラグＰ
２や、第２層配線（ビット線）と、ｎチャネル型ＭＩＳ
ＦＥＴＱｎの共通のソース、ドレイン領域７ｂと、を接
続するためのプラグＰ３を通すために形成される。従っ
て、第１層配線と第２層配線がバリア膜Ｂａを介してシ
ョートすることを防止するため、開口部ＯＡ１の径は、
プラグＰ２、Ｐ３の径より大きく形成する必要がある。
【００７３】次いで、開口部ＯＡ１内を含むバリア膜Ｂ
ａ上に、ＴＥＯＳ膜１６ａを堆積する。次いで、ＳＯＧ
膜１６ｂを塗布し、熱処理を施す。次いで、ＳＯＧ膜１
６ｂを全面エッチバックして、その表面を平坦化した
後、さらにＴＥＯＳ膜１６ｃを堆積することにより層間
絶縁膜１６（１６ａ、１６ｂ、１６ｃ）を形成する。こ
のＳＯＧ膜１６ｂは、平坦化のために形成される。
【００７４】続いて、図２８に示すように、上部電極１
２ａ上の層間絶縁膜１６、シールド膜Ｓ、ＴＥＯＳ膜１
３ｃおよびＴＥＯＳ膜１３ａを除去することにより、コ
ンタクトホールＣ２を形成する。このコンタクトホール
Ｃ２は、開口部ＯＡ１中を通り上部電極１２ａ上まで延
在している。
【００７５】次いで、コンタクトホールＣ２内を含む層
間絶縁膜１６上に、ＴｉＮ膜１７を堆積した後、Ｗ膜１
８を堆積し、コンタクトホールＣ２外部のＴｉＮ膜１７
およびＷ膜１８をＣＭＰ法により除去することによりプ
ラグＰ２を形成する。ここで、プラグＰ２においては、
後述するプラグＰ３と異なり、Ｔｉ膜とＴｉＮ膜との積
層膜を用いないのは、Ｔｉ膜中のＴｉがＰｔ膜中を拡散
し、ＰＺＴ膜の劣化を引き起こすのを防止するためであ
る。
【００７６】続いて、プラグＰ２上を含む層間絶縁膜１
６上に、ＴｉＮ膜、Ａｌ膜およびＴｉＮ膜を順次、堆積
することにより、第１層配線Ｍ１を形成する。この第１
層配線Ｍ１は、接地電位が供給される、プレート配線で
ある。なお、コンタクトホールＣ２内および層間絶縁膜
１６上に導電性膜（例えば、Ｔｉ膜とＡｌ膜）を堆積す
ることにより、接続部と配線（Ｍ１）を同時に形成して
もよい。
【００７７】このように、本実施の形態によれば、上部
電極１２ａ上と第１層配線Ｍ１とをプラグＰ２を介して
接続したので、ＣＭＰ法により上部電極１２ａの表面を
露出させる実施の形態１等と比較し、ＣＭＰ法による研
磨の面内ばらつきや、研磨精度等を考慮する必要がな
い。面内ばらつきとは、半導体基板１上の凹凸や、基板
自身のそりなどにより、ウエハの部位により研磨量がば
らついてしまうことをいう。従って、ウエハのどの位置
においても上部電極１２ａが露出するよう研磨するに
は、半導体基板１上の凹凸等を解消する必要があり、ま
た、研磨の微妙なコントロールが必要となる。
【００７８】次いで、図２９に示すように、第１層配線
Ｍ１を選択的にエッチングすることによって、ｎチャネ
ル型ＭＩＳＦＥＴＱｎの共通のソース、ドレイン領域７
ｂ上部に、位置する開口部ＯＡ２を形成する。この開口
部ＯＡ２は、後述する第２層配線（ビット線）と、ｎチ
ャネル型ＭＩＳＦＥＴＱｎの共通のソース、ドレイン領
域７ｂと、を接続するためのプラグＰ３を通すために形
成される。従って、プラグＰ３（第２層配線）と第１層
配線Ｍ１とのショートを防止するため、開口部ＯＡ１と
同様、開口部ＯＡ２の径は、プラグＰ３の径より大きく
形成する必要がある。
【００７９】次いで、開口部ＯＡ２内を含む第１層配線
Ｍ１上に、ＴＥＯＳ膜２０ａを堆積し、さらに、ＳＯＧ
膜２０ｂを塗布し、熱処理を施す。次いで、ＳＯＧ膜２
０ｂを全面エッチバックして、その表面を平坦化した
後、さらにＴＥＯＳ膜２０ｃを堆積することにより層間
絶縁膜２０（２０ａ、２０ｂ、２０ｃ）を形成する。こ
のＳＯＧ膜２０ｂは、ＳＯＧ膜１３ｂと同様に、平坦化
のために形成される。
【００８０】次いで、ｎチャネル型ＭＩＳＦＥＴＱｎの
共通のソース、ドレイン領域７ｂ上の酸化シリコン膜
９、ＴＥＯＳ膜１３ａ、ＳＯＧ膜１３ｂおよび層間絶縁
膜１６、２０を除去することにより、コンタクトホール
Ｃ３を形成する。このコンタクトホールＣ３は、開口部
ＯＡ２およびＯＡ１中を通りソース、ドレイン領域７ｂ
上まで延在している。
【００８１】次いで、コンタクトホールＣ３内を含む層
間絶縁膜２０上に、Ｔｉ膜およびＴｉＮ膜の積層膜２１
を堆積した後、Ｗ膜２２を堆積し、コンタクトホールＣ
３外部のＴｉ膜およびＴｉＮ膜の積層膜２１およびＷ膜
２２をＣＭＰ法により除去することによりプラグＰ３を
形成する。Ｔｉ膜は、前述した通りプラグＰ３とソー
ス、ドレイン領域７ｂとの導電性を確保するために形成
される。
【００８２】次いで、プラグＰ３上を含む層間絶縁膜２
０上に、ＴｉＮ膜、Ａｌ膜およびＴｉＮ膜を順次、堆積
し、パターニングすることにより、第２層配線Ｍ２（ビ
ット線）を形成する。なお、コンタクトホールＣ３内お
よび層間絶縁膜２０上に導電性膜（例えば、Ｔｉ膜およ
びＴｉＮ膜の積層膜とＡｌ膜）を堆積した後、この導電
性膜をパターニングすることにより、接続部と配線（Ｍ
２）を同時に形成してもよい。
【００８３】次いで、第２層配線Ｍ２および層間絶縁膜
上に、ＴＥＯＳ膜２５を堆積した後、第２層配線Ｍ２上
のＴＥＯＳ膜を選択的に除去することによりパッド部
（図示せず）を開孔する。図３０は、図２９に示す半導
体基板１の要部平面図であり、図２９は、図３０のＡ−
Ａ断面と対応する。
【００８４】このように、本実施の形態によれば、ＴＥ
ＯＳ膜１３ｃと層間絶縁膜１６との間に、バリア膜Ｂａ
を形成したので、容量絶縁膜１１ａ中に、水素やＨ2Ｏ
が侵入することを防止することができる。また、前述し
た通り、ＴｉＮ膜は、緻密であり、水素やＨ2Ｏに対す
るバリア性が高く、これらの膜をバリア膜Ｂａに用いれ
ばより効果的である。また、実施の形態１と同様に、接
地電位が供給される配線（Ｍ１）をＴｉＮ膜を有するプ
レート状の配線としたので、この配線によっても容量絶
縁膜１１ａ中に、水素やＨ2Ｏが侵入することを防止す
ることができる。
【００８５】また、本実施の形態によれば、キャパシタ
Ｃの上部および側壁には、シールド膜Ｓおよびサイドウ
ォール膜ＳＷが残存しているため、キャパシタＣの形成
時や加工時の水素やＨ2Ｏ等の影響のみならず、メモリ
セル形成後（リテンション試験時や使用時）の水素やＨ
2Ｏ等の影響のを低減することができる。
【００８６】また、プラグＰ１上にキャパシタＣが形成
されている点、ＣＭＰ法により上部電極１２ａを露出さ
せ、第１層配線を形成している点、およびキャパシタＣ
の側壁のサイドウォール膜ＳＷを異方性エッチングによ
り形成している点も実施の形態１と同様であるため、微
細化されたメモリセルの製造プロセスに対応することが
できる。
【００８７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００８８】特に、前記実施の形態においては、キャパ
シタＣの上部電極としてＰｔ膜およびＴｉ膜の積層膜を
用い、下部電極としてＰｔ膜を用いたが、これに限定さ
れるものではなく、これらの電極には、Ｐｔ、Ｉｒ、Ｉ
ｒＯ2、Ｒｕ、ＲｕＯ2等の白金族金属またはその酸化物
もしくは複酸化物を主要な構成要素とする単層膜、ある
いはこれから選択された２種以上の導電膜で構成される
積層膜を用いても良い。
【００８９】また、前記実施の形態においては、容量絶
縁膜用の強誘電体膜としてＰＺＴ膜を使用したが、これ
に限定されるものではなく、例えば、ＰＬＺＴ（Ｐｂ
1-xＬａx（ＺｒyＴｉz）Ｏ3）などといったＰｂを含有
し、高〜強誘電体を主要な成分とする誘電体膜であって
もよい。
【００９０】また、前記実施の形態においては、ＦｅＲ
ＡＭを例に説明したが、Ｐｂを含有し、高〜強誘電体を
主要な成分とする誘電体膜を用いる半導体装置、例えば
ＤＲＡＭ（Dynamic Random Access Memory）、システム
ＬＳＩ（Large Scale Integrated Circuit）等に広く適
用可能である。
【００９１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００９２】本発明の一実施例によれば、容量素子を構
成する強誘電体膜の膜質の劣化を低減することができ
る。
【００９３】また、強誘電体膜の膜質を向上させること
により、ＦｅＲＡＭメモリセルの特性を向上させること
ができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部平面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部平面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部平面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図９】（ａ）および（ｂ）は、本発明の実施の形態１
である半導体集積回路装置の製造方法を示す基板の要部
断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部平面図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部平面図である。
【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部平面図である。
【図１７】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２１】（ａ）および（ｂ）は、本発明の実施の形態
２である半導体集積回路装置の製造方法を示す基板の要
部断面図である。
【図２２】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２６】（ａ）および（ｂ）は、本発明の実施の形態
３である半導体集積回路装置の製造方法を示す基板の要
部断面図である。
【図２７】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部平面図である。
【符号の説明】
１ 半導体基板 ２ フィールド酸化膜 ３ ｐ型ウエル ５ ゲート酸化膜 ７ａ、７ｂ ｎ型半導体領域 ９ 酸化シリコン膜 １０ Ｔｉ膜およびＰｔ膜の積層膜 １０ａ 下部電極 １１ ＰＺＴ膜 １１ａ 容量絶縁膜 １２ Ｐｔ膜 １２ａ 上部電極 １３ａ ＴＥＯＳ膜 １３ｂ ＳＯＧ膜 １５ ＴｉＮ膜 １６ 層間絶縁膜 １６ａ ＴＥＯＳ膜 １６ｂ ＳＯＧ膜 １７ ＴｉＮ膜 １８ Ｗ膜 ２０ 層間絶縁膜 ２０ａ ＴＥＯＳ膜 ２０ｂ ＳＯＧ膜 ２１ Ｔｉ膜およびＴｉＮ膜の積層膜 ２２ Ｗ膜 ２５ ＴＥＯＳ膜 Ａｃ アクティブ領域 Ｂａ バリア膜 Ｃ キャパシタ Ｃ１ コンタクトホール Ｃ２ コンタクトホール Ｃ３ コンタクトホール Ｇ ゲート電極 Ｍ１ 第１層配線 Ｍ１ａ ＴｉＮ膜 Ｍ１ｂ Ａｌ膜 Ｍ１ｃ ＴｉＮ膜 Ｍ２ 第２層配線 ＯＡ１ 開口部 ＯＡ２ 開口部 Ｐ１ プラグ Ｐ２ プラグ Ｐ３ プラグ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｓ シールド膜 Ｓ１ ＰＺＴ膜 Ｓ２１ ＰＺＴ膜 Ｓ２２ ＰＺＴ膜 ＳＷ サイドウォール膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 21/90 Ａ (72)発明者 森 光廣 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 末永 和史 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Ｆターム(参考） 5F033 HH04 HH07 HH08 HH18 HH33 HH35 JJ01 JJ08 JJ18 JJ19 JJ25 JJ33 KK01 KK07 KK18 KK35 LL04 MM05 MM08 MM13 NN06 NN07 NN40 QQ08 QQ09 QQ10 QQ12 QQ16 QQ31 QQ37 QQ48 QQ58 QQ65 QQ70 QQ74 RR01 RR04 RR15 SS04 SS11 SS22 TT02 TT06 VV05 VV10 VV16 XX00 XX01 XX03 XX09 5F083 FR02 GA11 JA15 JA35 JA38 JA39 JA40 JA43 MA06 MA17 MA19 NA08 PR39 PR40

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面に形成されたメモリ
    セル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩ
    ＳＦＥＴに直列に接続されたキャパシタとを有する半導
    体集積回路装置の製造方法であって、 （ａ）前記半導体基板上にゲート絶縁膜およびゲート電
    極を形成し、前記ゲート電極の両側の半導体基板中にソ
    ース、ドレイン領域を形成するこよにより、前記半導体
    基板主表面に前記メモリセル選択用ＭＩＳＦＥＴを形成
    する工程と、 （ｂ）前記メモリセル選択用ＭＩＳＦＥＴ上に層間絶縁
    膜を形成する工程と、 （ｃ）前記層間絶縁膜上に第１の導電性膜、強誘電体材
    料からなる第１絶縁膜および第２の導電性膜を順次堆積
    し、パターニングすることにより第１の導電性膜からな
    る下部電極、第１絶縁膜および第２の導電性膜からなる
    上部電極とで構成されるキャパシタを形成する工程と、 （ｄ）前記キャパシタ上を含む層間絶縁膜上に、強誘電
    体材料膜を堆積し、異方的にエッチングすることによ
    り、前記キャパシタの側壁に第２絶縁膜を形成する工程
    と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  2. 【請求項２】 前記（ｂ）工程と（ｃ）工程との間に、 前記ソース、ドレイン領域上の前記層間絶縁膜を除去す
    ることにより開口部を形成した後、前記開口部内に第３
    の導電性膜を埋め込む工程を有し、 前記（ｃ）工程のキャパシタの下部電極は、前記第３の
    導電性膜上に形成されることを特徴とする請求項１記載
    の半導体集積回路装置の製造方法。
  3. 【請求項３】 前記（ｃ）工程の第１の導電性膜、第１
    絶縁膜および第２の導電性膜は、同一マスクを用いてパ
    ターニングされることを特徴とする請求項１記載の半導
    体集積回路装置の製造方法。
  4. 【請求項４】 前記第１絶縁膜および第２絶縁膜は、Ｐ
    ＺＴ膜（Ｐｂx（ＺｒyＴｉz）Ｏ3）から成ることを特徴
    とする請求項１記載の半導体集積回路装置の製造方法。
  5. 【請求項５】 前記第１絶縁膜は、ＰＺＴ膜（Ｐｂ
    x1（ＺｒyＴｉz）Ｏ3）から成り、前記第２絶縁膜は、
    ＰＺＴ膜（Ｐｂx2（ＺｒyＴｉz）Ｏ3、Ｘ２＞Ｘ１）か
    ら成ることを特徴とする請求項１記載の半導体集積回路
    装置の製造方法。
  6. 【請求項６】 前記半導体集積回路装置の製造方法は、
    さらに、 （ｅ）前記キャパシタおよび第２絶縁膜上を含む層間絶
    縁膜上に、第３絶縁膜を形成した後、前記上部電極表面
    が露出するまで前記第３絶縁膜を研磨する工程と、 （ｆ）前記上部電極表面上を含む前記第３絶縁膜上に、
    第３の導電性膜を堆積し、パターニングすることにより
    配線を形成する工程と、 を有することを特徴とする請求項１記載の半導体集積回
    路装置の製造方法。
  7. 【請求項７】 前記配線は、平板状に形成されることを
    特徴とする請求項６記載の半導体集積回路装置の製造方
    法。
  8. 【請求項８】 前記配線は、平板状に形成され、ＴｉＮ
    膜を有することを特徴とする請求項６記載の半導体集積
    回路装置の製造方法。
  9. 【請求項９】 半導体基板の主表面に形成されたメモリ
    セル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩ
    ＳＦＥＴに直列に接続されたキャパシタとを有する半導
    体集積回路装置の製造方法であって、 （ａ）前記半導体基板上にゲート絶縁膜およびゲート電
    極を形成し、前記ゲート電極の両側の半導体基板中にソ
    ース、ドレイン領域を形成するこよにより、前記半導体
    基板主表面に前記メモリセル選択用ＭＩＳＦＥＴを形成
    する工程と、 （ｂ）前記メモリセル選択用ＭＩＳＦＥＴ上に層間絶縁
    膜を形成する工程と、 （ｃ）前記層間絶縁膜上に第１の導電性膜、強誘電体材
    料からなる第１絶縁膜、第２の導電性膜および強誘電体
    材料からなる第２絶縁膜を順次堆積し、これらをパター
    ニングすることにより第１の導電性膜からなる下部電
    極、前記第１絶縁膜からなる容量絶縁膜、第２の導電性
    膜からなる上部電極および第２絶縁膜からなるシールド
    膜を形成する工程と、 （ｄ）前記シールド膜上を含む層間絶縁膜上に、強誘電
    体材料膜を堆積し、異方的にエッチングすることによ
    り、前記下部電極、容量絶縁膜、上部電極およびシール
    ド膜の側壁に第３絶縁膜を形成する工程と、 を有することを特徴とする半導体集積回路装置の製造方
    法。
  10. 【請求項１０】 前記（ｂ）工程と（ｃ）工程との間
    に、 前記ソース、ドレイン領域上の前記層間絶縁膜を除去す
    ることにより開口部を形成した後、前記開口部内に第３
    の導電性膜を埋め込む工程を有し、 前記（ｃ）工程のキャパシタの下部電極は、前記第３の
    導電性膜上に形成されることを特徴とする請求項９記載
    の半導体集積回路装置の製造方法。
  11. 【請求項１１】 前記（ｃ）工程の第１の導電性膜、強
    誘電体材料からなる第１絶縁膜、第２の導電性膜および
    強誘電体材料からなる第２絶縁膜は、同一マスクを用い
    て、同時にパターニングされることを特徴とする請求項
    ９記載の半導体集積回路装置の製造方法。
  12. 【請求項１２】 前記第１絶縁膜、第２絶縁膜および第
    ３絶縁膜は、ＰＺＴ膜（Ｐｂx（ＺｒyＴｉz）Ｏ3）から
    成ることを特徴とする請求項９記載の半導体集積回路装
    置の製造方法。
  13. 【請求項１３】 前記第１絶縁膜は、ＰＺＴ膜（Ｐｂx1
    （ＺｒyＴｉz）Ｏ3）から成り、前記第２絶縁膜および
    第３絶縁膜は、ＰＺＴ膜（Ｐｂx2（ＺｒyＴｉz）Ｏ3、
    Ｘ２＞Ｘ１）から成ることを特徴とする請求項９記載の
    半導体集積回路装置の製造方法。
  14. 【請求項１４】 前記半導体集積回路装置の製造方法
    は、さらに、 （ｅ）前記シールド膜および第３絶縁膜上を含む層間絶
    縁膜上に、第４絶縁膜を形成した後、前記上部電極表面
    が露出するまで前記第４絶縁膜およびシールド膜を研磨
    する工程と、 （ｆ）前記上部電極表面上を含む前記絶縁膜上に、第３
    の導電性膜を堆積し、パターニングすることにより配線
    を形成する工程と、 を有することを特徴とする請求項９記載の半導体集積回
    路装置の製造方法。
  15. 【請求項１５】 前記配線は、平板状に形成されること
    を特徴とする請求項１４記載の半導体集積回路装置の製
    造方法。
  16. 【請求項１６】 前記配線は、平板状に形成され、Ｔｉ
    Ｎ膜を有することを特徴とする請求項１４記載の半導体
    集積回路装置の製造方法。
  17. 【請求項１７】 前記半導体集積回路装置の製造方法
    は、さらに、 （ｅ）前記シールド膜および第３絶縁膜上を含む層間絶
    縁膜上に、第４絶縁膜を形成した後、前記上部電極上
    の、前記シールド膜および前記第４絶縁膜を除去するこ
    とにより開口部を形成する工程と、 （ｆ）前記開口部内を含む前記第４絶縁膜上に、第３の
    導電性膜を堆積し、パターニングすることにより配線を
    形成する工程と、 を有することを特徴とする請求項９記載の半導体集積回
    路装置の製造方法。
  18. 【請求項１８】 前記半導体集積回路装置の製造方法
    は、さらに、 （ｅ）前記シールド膜および第３絶縁膜上を含む層間絶
    縁膜上に、第４絶縁膜を形成した後、前記キャパシタ上
    の前記シールド膜および第４絶縁膜を除去することによ
    り第１開口部を形成する工程と、 （ｆ）前記第１開口部内に第３の導電性膜を埋めこむ工
    程と、 （ｇ）前記第３の導電性膜上を含む前記第４絶縁膜上
    に、第４の導電性膜を堆積し、パターニングすることに
    より、前記ソース、ドレイン領域上部に第２開口部を有
    する第１の配線を形成する工程と、 （ｈ）前記第２開口部内を含む前記第１の配線上に、第
    ５絶縁膜を堆積する工程と、 （ｉ）前記ソース、ドレイン領域上の前記層間絶縁膜、
    第４および第５絶縁膜を除去することにより前記第２開
    口部内を通り前記ソース、ドレイン領域表面まで延在す
    る第３開口部を形成する工程と、 （ｊ）前記第３開口部内に第５の導電性膜を埋めこむ工
    程と、 （ｋ）前記第５の導電性膜上を含む前記第５絶縁膜上
    に、第６の導電性膜を堆積し、パターニングすることに
    より、第２の配線を形成する工程と、 を有することを特徴とする請求項９記載の半導体集積回
    路装置の製造方法。
  19. 【請求項１９】 前記（ｆ）工程は、前記第１開口部底
    部および側壁にＴｉＮ膜を形成する工程と、前記ＴｉＮ
    膜上に高融点金属膜を形成するする工程と、を有し、 前記（ｊ）工程は、前記第３開口部底部および側壁にＴ
    ｉ膜およびＴｉＮ膜の積層膜を形成する工程と、前記積
    層膜上に高融点金属膜を形成する工程と、を有すること
    を特徴とする請求項１８記載の半導体集積回路装置の製
    造方法。
  20. 【請求項２０】 前記半導体集積回路装置も製造方法
    は、さらに、 （ｅ）前記シールド膜および第３絶縁膜上を含む層間絶
    縁膜上に、第４絶縁膜を形成する工程と、 （ｆ）前記第４絶縁膜上に、高融点金属化合物からなる
    膜であって、前記キャパシタ上部に第１開口部を有する
    高融点金属化合物膜を形成する工程と、 （ｇ）前記開口部内を含む高融点金属化合物膜上に、第
    ５絶縁膜を形成し、前記キャパシタ上部のシールド膜お
    よび第４、第５絶縁膜を除去することにより、前記第１
    開口部内を通り前記キャパシタ表面まで延在する第２開
    口部を形成する工程と、 （ｈ）前記第２開口部内を含む前記第２の絶縁膜上に、
    第３の導電性膜を堆積し、パターニングすることにより
    配線を形成する工程と、 を有することを特徴とする請求項９記載の半導体集積回
    路装置の製造方法。
  21. 【請求項２１】 半導体基板の主表面に形成されたメモ
    リセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用Ｍ
    ＩＳＦＥＴに直列に接続されたキャパシタとを有する半
    導体集積回路装置であって、 （ａ）前記半導体基板上に形成されたゲート絶縁膜およ
    びゲート電極と、前記ゲート電極の両側の半導体基板中
    に形成されたソース、ドレイン領域とを有する前記メモ
    リセル選択用ＭＩＳＦＥＴと、 （ｂ）前記メモリセル選択用ＭＩＳＦＥＴ上に形成され
    た層間絶縁膜と、 （ｃ）前記層間絶縁膜上に形成された第１の導電性膜、
    強誘電体材料からなる第１絶縁膜および第２の導電性膜
    の積層膜からなるキャパシタと、 （ｄ）前記キャパシタの側壁に形成された第２絶縁膜
    と、 を有することを特徴とする半導体集積回路装置。
  22. 【請求項２２】 前記キャパシタ中の第１の導電性膜と
    前記ＭＩＳＦＥＴのソース、ドレイン領域とは、前記層
    間絶縁膜中に形成された第３導電性膜を介して接続され
    ていることを特徴とする請求項２１記載の半導体集積回
    路装置。
  23. 【請求項２３】 前記第１絶縁膜および第２絶縁膜は、
    ＰＺＴ膜（Ｐｂx（ＺｒyＴｉz）Ｏ3）から成ることを特
    徴とする請求項２１記載の半導体集積回路装置。
  24. 【請求項２４】 前記第１絶縁膜は、ＰＺＴ膜（Ｐｂx1
    （ＺｒyＴｉz）Ｏ3）から成り、前記第２絶縁膜は、Ｐ
    ＺＴ膜（Ｐｂx2（ＺｒyＴｉz）Ｏ3、Ｘ２＞Ｘ１）から
    成ることを特徴とする請求項２１記載の半導体集積回路
    装置。
  25. 【請求項２５】 前記半導体集積回路装置は、さらに、 （ｅ）前記層間絶縁膜上に形成された第３絶縁膜であっ
    て、その表面内に前記上部電極表面が露出している第３
    絶縁膜と、 （ｆ）前記上部電極表面上に形成された配線と、 を有することを特徴とする請求項２１記載の半導体集積
    回路装置。
  26. 【請求項２６】 前記配線は、平板状であることを特徴
    とする請求項２５記載の半導体集積回路装置。
  27. 【請求項２７】 前記配線は、平板状であり、ＴｉＮ膜
    を有することを特徴とする請求項２５記載の半導体集積
    回路装置。
  28. 【請求項２８】 半導体基板の主表面に形成されたメモ
    リセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用Ｍ
    ＩＳＦＥＴに直列に接続されたキャパシタとを有する半
    導体集積回路装置であって、 （ａ）前記半導体基板上に形成されたゲート絶縁膜およ
    びゲート電極と、前記ゲート電極の両側の半導体基板中
    に形成されたソース、ドレイン領域とを有する前記メモ
    リセル選択用ＭＩＳＦＥＴと、 （ｂ）前記メモリセル選択用ＭＩＳＦＥＴ上に形成され
    た層間絶縁膜と、 （ｃ）前記層間絶縁膜上に形成された第１の導電性膜、
    強誘電体材料からなる第１絶縁膜および第２の導電性膜
    の積層膜からなるキャパシタと、 （ｄ）前記キャパシタ上に形成された強誘電体材料から
    なる第２絶縁膜と、 （ｅ）前記キャパシタおよび第２絶縁膜の側壁に形成さ
    れた第３絶縁膜と、 を有することを特徴とする半導体集積回路装置。
  29. 【請求項２９】 前記キャパシタ中の第１の導電性膜と
    前記ＭＩＳＦＥＴのソース、ドレイン領域とは、前記層
    間絶縁膜中に形成された第３導電性膜を介して接続され
    ていることを特徴とする請求項２８記載の半導体集積回
    路装置。
  30. 【請求項３０】 前記容量絶縁膜、第２絶縁膜および第
    ３絶縁膜は、ＰＺＴ膜（Ｐｂx（ＺｒyＴｉz）Ｏ3）から
    成ることを特徴とする請求項２８記載の半導体集積回路
    装置。
  31. 【請求項３１】 前記第１絶縁膜は、ＰＺＴ膜（Ｐｂx1
    （ＺｒyＴｉz）Ｏ3）から成り、前記第２絶縁膜および
    第３絶縁膜は、ＰＺＴ膜（Ｐｂx2（ＺｒyＴｉz）Ｏ3、
    Ｘ２＞Ｘ１）から成ることを特徴とする請求項２８記載
    の半導体集積回路装置。
  32. 【請求項３２】 前記半導体集積回路装置は、さらに、 （ｆ）前記層間絶縁膜上に形成された第４絶縁膜と、 （ｇ）前記第４絶縁膜上に形成された配線と、 （ｈ）前記第４絶縁膜および第２絶縁膜中に形成され、
    前記配線と前記キャパシタ表面とを接続する接続部と、 を有することを特徴とする請求項２８記載の半導体集積
    回路装置。
  33. 【請求項３３】 前記半導体集積回路装置は、さらに、 （ｅ）前記キャパシタおよびメモリセル選択用ＭＩＳＦ
    ＥＴ上に形成された第１および第２の配線と、 （ｆ）前記第１の配線と前記キャパシタ表面とを接続す
    る第１の接続部と、 （ｇ）前記第２の配線と前記メモリセル選択用ＭＩＳＦ
    ＥＴのソース、ドレイン領域とを接続する第２の接続部
    と、 を有することを特徴とする請求項２８記載の半導体集積
    回路装置。
  34. 【請求項３４】 前記第１の接続部は、前記キャパシタ
    表面に形成されたＴｉＮ膜と、前記ＴｉＮ膜上に形成さ
    れた高融点金属膜とを有し、 前記第２の接続部は、前記ソース、ドレイン領域上に形
    成されたＴｉ膜およびＴｉＮ膜の積層膜と、前記積層膜
    上に形成された高融点金属膜と、を有することを特徴と
    する請求項３３記載の半導体集積回路装置。
  35. 【請求項３５】 前記半導体集積回路装置は、さらに、 （ｆ）前記層間絶縁膜上に形成された第４絶縁膜と、 （ｇ）前記第４絶縁膜中に形成され、開口部を有する高
    融点金属化合物からなる高融点金属化合物膜と、 （ｈ）前記第４絶縁膜および第２絶縁膜中に形成され、
    前記開口部内を通り前記キャパシタ表面まで延在する接
    続部と、 （ｉ）前記接続部上に形成された配線と、 を有することを特徴とする請求項２８記載の半導体集積
    回路装置。
  36. 【請求項３６】 半導体基板の主表面に形成されたメモ
    リセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用Ｍ
    ＩＳＦＥＴに直列に接続されたキャパシタとを有する半
    導体集積回路装置であって、 （ａ）前記半導体基板上に形成されたゲート絶縁膜およ
    びゲート電極と、前記ゲート電極の両側の半導体基板中
    に形成されたソース、ドレイン領域とを有する前記メモ
    リセル選択用ＭＩＳＦＥＴと、 （ｂ）前記メモリセル選択用ＭＩＳＦＥＴ上に形成され
    た第１絶縁膜と、 （ｃ）前記第１絶縁膜上に形成され、前記キャパシタの
    一方の電極として機能する第１導体膜と、 （ｄ）前記第１導体膜上に形成され、前記キャパシタの
    誘電体膜として機能する第１強誘電体材料からなる第２
    絶縁膜と、 （ｅ）前記第２絶縁膜上に形成され、前記キャパシタの
    他方の電極として機能する第２導体膜と、 （ｆ）前記第２導体膜上に形成され、第２強誘電体材料
    からなる第３絶縁膜と、 （ｇ）前記第１導体膜、第２絶縁膜、第２導体膜および
    第３絶縁膜の側壁を覆うように形成され、第３強誘電体
    材料からなる第４絶縁膜と、からなることを特徴とする
    半導体集積回路装置。
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