KR102125746B1 - 강유전체 디바이스 및 그 제조방법 - Google Patents

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고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼
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Abstract

강유전체 디바이스의 특징인 비휘발 기억보유와 다수 회 고쳐쓰기 내성을 가지면서, 종래의 스트론튬과 비스무트와 탄탈의 산화물(Sr-Bi-Ta-O)을 주성분으로 하는 강유전체를 이용한 강유전체 디바이스보다 메모리 윈도우가 넓고, 또한 미세화에 적응한 강유전체 디바이스 및 그 제조방법을 제공한다. 반도체 상에 직접 또는 절연체를 통하여, 적합한 성막원료를 이용한 유기금속 기상성장법으로 성막한 스트론튬과 칼슘과 비스무트와 탄탈의 산화물(Sr-Ca-Bi-Ta-O)을 주성분으로 하는 제1 강유전체와 도체를 적층하고, 에칭 가공한 게이트 스택의 측면에 제2 강유전체와 절연체를 성막한 후에 제1 강유전성을 발현시키기 위한 열처리를 한다.

Description

강유전체 디바이스 및 그 제조방법{Ferroelectric Device and Method for Manufacturing Same}
본 발명은, 강유전체 디바이스 및 그 제조방법에 관한 것으로, 예를 들어 게이트 절연막이 강유전체를 포함하는 적층 구조인 반도체 트랜지스터 등의 강유전체 디바이스 및 그 제조방법에 관한 것이다.
게이트 절연막에 강유전체를 이용한 트랜지스터는, 데이터 기억, 데이터의 판독, 기록이 단일한 트랜지스터로 이루어지므로, 차세대 고집적 메모리로서 기대되고 있다. 이러한 트랜지스터는, 강유전체의 전기분극의 방향에 대응하여 트랜지스터의 전기전도가 제어된다. 도체, 강유전체, 반도체의 MFS(Metal-Ferroelectrics-Semiconductor) 적층 구조를 가지는 MFS 트랜지스터가 원형인데, 최근에는 반도체와 강유전체의 양쪽의 특징을 손상하지 않도록, 그 사이에 버퍼가 되는 절연체를 삽입한 구조도 연구되고 있다(예를 들어, 특허문헌 1, 2를 참조). 이러한 구조를 가지는 트랜지스터는, MFIS(Metal-Ferroelectrics-Insulator-Semiconductor) 트랜지스터라고 불리고 있다.
이러한 MFS 또는 MFIS 트랜지스터는, 원리적으로는 (1) 전기분극을 이용하고 있기 때문에, 전원을 끊어도 데이터가 소실되지 않는다, (2) 판독 동작은 트랜지스터의 소스·드레인 사이의 채널의 전기전도를 보는 것만으로 좋고, 판독 동작 후에도 데이터의 내용은 파괴되지 않는다, (3) 데이터의 판독, 기록 속도가 DRAM 정도로 고속이라고 하는 특징을 가지는 것이 기대되고 있다.
하지만, 종래의 MFS 또는 MFIS 트랜지스터는, 데이터를 기록한 후, 길어도 1일 정도에서 메모리 트랜지스터 동작으로서 보면 데이터가 소실되어 버린다고 하는 문제를 안고 있었다(예를 들어, 비특허문헌 1, 2를 참조).
즉, 종래의 MFS 또는 MFIS 트랜지스터에서는, 실용화가 가능한 정도의 기간 데이터를 보유하고 있는 것이 불가능하였다. 이것은 주로 버퍼층 및 강유전체의 리크 전류가 크기 때문에, 강유전체와 버퍼층의 계면 부근에 전하가 축적되어 이 전하가 강유전체 내의 전기분극을 차폐하고, 트랜지스터의 채널의 전기전도를 강유전체의 전기분극에 의하여 제어할 수 없게 되기 때문이다.
또한, 강유전체에 데이터를 기록할 때에 MFS 또는 MFIS에 전압을 가하는 것인데, 버퍼층의 비유전률이 작으면 전압의 대부분이 버퍼층 쪽으로 가해진다는 문제도 있었다.
그게 대하여 본 발명자는, 특허문헌 3, 특허문헌 4에 있어서, 실용화가 가능하고, 어느 정도의 기간 데이터를 보유할 수 있는 MFS 또는 MFIS 트랜지스터, 즉 반도체 강유전체 디바이스 및 그 제조방법을 제공하고 있다.
특허문헌 3에서는, 절연체 버퍼층을 Hf1 - xAl2XO2 +X+Y 또는 질소를 도핑한 HfO2 +u로 구성함으로써, 절연체 버퍼층과 강유전체의 양쪽의 리크 전류를 낮게 억제할 수 있어, 데이터 보유기간이 정말로 충분히 긴 메모리 트랜지스터가 실현되는 기술을 제공하고 있다.
특허문헌 4에서는, 소스 영역과 드레인 영역을 가지는 반도체 기판 또는 반도체 영역 상에, 하프늄 산화물을 주성분으로 하는 절연체 버퍼층, 강유전체막 및 게이트 전극이 이 순서대로 적층되어 있는 트랜지스터를 가지는 반도체 강유전체 기억 디바이스의 제조방법으로서, 반도체 표면처리, 절연체 버퍼층 형성, 강유전체막 형성, 게이트 전극형성 및 열처리 공정을 포함하고, 상기 절연체 버퍼층 형성을 질소와 산소의 몰비가 1:1~1:10-7인 혼합가스의 분위기 하에서 행하는 것을 특징으로 하는 반도체 강유전체 기억 디바이스의 제조방법을 제공하고 있다.
이러한 MFS 또는 MFIS 트랜지스터에서는 강유전체로서 Sr-Bi-Ta-O 등의 스트론튬(Sr)과 비스무트(Bi)와 탄탈(Ta)의 산화물인 SBT를 주성분으로 하는 강유전체를 이용하는 경우가 많았는데, MFS 또는 MFIS 트랜지스터의 미세화의 개발 중에, 게이트 길이 및 강유전체막의 막두께를 작게 하는 것이 요청되게 되었다.
강유전체의 막두께를 200nm 이하로 하여도 넓은 메모리 윈도우를 가지는 MFIS 트랜지스터의 연구에 발명자는 주력하여, Sr-Bi-Ta-O 등의 스트론튬(Sr)과 칼슘(Ca)과 비스무트(Bi)와 탄탈(Ta)의 산화물인 SCBT를 주성분으로 하는 강유전체가 적합한 MFS 또는 MFIS 트랜지스터를 제공하는 것을 특허문헌 5 및 비특허문헌 3에 공표하였다. 미세한 강유전체 디바이스의 개발예로서, SBT를 강유전체로서 이용한 게이트 길이 260nm의 MFIS 트랜지스터를 공표하였다(비특허문헌 4).
또한, MFS 또는 MFIS 트랜지스터는, 그 게이트 스택을 강유전체층 또는 버퍼층과 강유전체층의 적층으로 피포함으로써, 메모리 윈도우가 확장되어, 측벽 보호층으로서의 역할을 겸하는 것이 기록되어 있다(특허문헌 6).
특허문헌 1: 일본공개특허공보 2001-291841호 특허문헌 2: 일본공개특허공보 2002-353420호 특허문헌 3: 일본공개특허공보 2004-304143호 특허문헌 4: 일본공개특허공보 2009-44195호 특허문헌 5: 국제공개공보 WO2013183547 A1 특허문헌 6: 일본특허공보 제4822547호
비특허문헌 1: S.　Migita　et　al.,　Integrated　Ferroelectrics　Vol.　40,　pp.135-143,　2001 비특허문헌 2: 미기타 신지 외 저서, 전자정보통신 학회논문지 Vol.J85-C　No.1（2002년 1월호）pp.14-22 비특허문헌 3: Wei　Zhang,　Mitsue　Takahashi　and　Shigeki　Sakai,　Semiconductor　Science　and　Technology,　vol.28,　085003　(7pp),　2013. 비특허문헌 4: Le Van Hai,　Mitsue　Takahashi　and　Shigeki　Sakai,　 2011IEEE Proceedings of the 3rd InternationalMemory Workshop p.175.
Sr-Ca-Bi-Ta-O 등의 스트론튬(Sr)과 칼슘(Ca)과 비스무트(Bi)와 탄탈(Ta)의 산화물인 SCBT는, Sr-Bi-Ta-O 등의 스트론튬(Sr)과 비스무트(Bi)와 탄탈(Ta)의 산화물인 SBT보다 MFS 또는 MFIS 트랜지스터 등의 강유전체 디바이스를 미세화하기 위하여 적합한 재료인데, 지금까지 펄스 레이저 퇴적(PLD)법으로 성막해왔다. PLD법은 실험실에서의 연구에는 뛰어나지만, 생산성, 양산성에 뛰어난 방법이 아니다. 조성의 제어성이 뛰어난 것도 아니다.
또한, SCBT를 유기금속 기상성장(MOCVD)법으로 성막할 때에, MFS 또는 MFIS 트랜지스터 등의 강유전체 디바이스 용도에 적합한 착체 원료, 특히 Ca를 도입하기 위한 착체 원료에 대하여는 알려져 있지 않고, SCBT의 최적의 조성도 불분명하였다.
또한 최근에, 비특허문헌 4와 같이 MFS 또는 MFIS 트랜지스터의 미세화 연구가 게이트 길이 260nm까지 진전되고, 종래의 게이트 스택의 측면 보호를 목적으로 하는 제2 강유전체층의 물리막 두께도 얇게 100nm 이하로, 보다 바람직하게는 10nm 이하로 하는 것이 요구되고 있다.
하지만, 미세화 연구를 더욱 진행하여 게이트 길이가 260nm보다 짧은 강유전체 트랜지스터를 실제로 제작해보면, 게이트 길이가 260nm 이상인 강유전체 트랜지스터에서는 발생하지 않는 각종 과제가 발생하는 것을 본 발명자는 알게 되었다. 예를 들어, 메모리 윈도우가 좁아지는 것, 데이터 보유 시간이 저하되는 것 등이다.
더욱이, 미세화에 따라 고집적화되어 밀집하게 배치되는 경우에는, 인접 MFS 또는 MIFS 트랜지스터 사이의 물리적 거리가 짧기 때문에, 데이터의 오기록을 방지할 목적으로, 인접 MFS 또는 MFIS 트랜지스터 사이의 소자 분리를 목적으로 하는 절연체에는 비유전률이 낮고 SiO2 환산 막두께가 큰 것이 요구되고 있다. 이러한 인접 트랜지스터 사이의 소자 분리를 목적으로 하는 절연체의 대부분을 비유전률이 높은 것으로 알려진 강유전체가 차지하는 것은, 강유전체 디바이스의 미세화를 진행하는 데에 바람직하지 않다.
또한, 게이트 스택의 측면은 에칭이나 이온 주입에 의한 손상을 받는데, 게이트 길이가 미세화된 강유전체 디바이스에서는, 게이트 스택에서 차지하는 측면 근접 체적이 상대적으로 커져서 에칭 데미지나 이온 주입 데미지의 영향이 크게 현재화(顯在化)하는 것을 알 수 있었다. 게이트 스택의 측면의 에칭 데미지의 회복 목적으로는, 게이트 스택 중의 제1 강유전체의 측면에, 다른 절연체를 통하지 않고, 제1 강유전체와 같은 구성 원소에 의한 제2 강유전체를 접촉시킨 상태에서 열처리하는 것이 바람직하다는 것을 알 수 있었다.
또한, 강유전체 디바이스의 제조에서는 일반적으로, 게이트 스택 중의 제1 강유전체의 강유전성을 발현시키기 위한 열처리 공정이 필요하다. 제2 강유전체를 게이트 측면에 성막한 후에 열처리한 경우, 반도체, 예를 들어 Si의 표면이 산화함으로써, 비유전률이 작은 반도체 산화물, 예를 들어 SiO2의 막이 반도체의 표면에 성장하는 것은 피할 수 없다. 이러한 반도체 산화물의 비유전률이 작고 물리막 두께가 클수록, 즉 SiO2 환산 막두께가 클수록, MFS 또는 MFIS 게이트 도체에 인가되는 총전압 중 제1 강유전체에 분배되는 전압이 감소한다. 그 결과, MFS 또는 MFIS 트랜지스터 등의 강유전체 디바이스의 메모리 윈도우가 작아지는 문제가 발생한다.
이러한 비유전률이 작은 반도체 산화물은, 에칭 후의 게이트 스택의 바깥측, 즉 측면에 가까운 측의 반도체 표면에 있어서, 측면으로부터 멀어진 안측보다 두껍게 성장하는 경향이 있다. 따라서, 게이트 스택에서 차지하는 측면 근방의 체적이 상대적으로 커지는 미세화된 강유전체 디바이스의 제조에서는 특히, 외계로부터 게이트 스택으로의 산소 투과를 억제하는 역할을 하기에 충분한 물리막 두께로 적합한 재료에 의한 절연체로 게이트 스택을 피복하고나서 열처리하는 것이 필요하다.
한편, 상술한 각종 과제는 본 발명자가 비로소 발견한 것이다.
본 발명의 목적은, 강유전체 디바이스의 특징인 비휘발 기억보유와 다수 회 고쳐쓰기 내성을 가지면서, 종래의 성막방법보다 생산성·양산성과 재료조성의 제어성에 뛰어난 성막방법에 의하여, 적절한 성막원료를 사용하여 적절한 조성으로 성막된 메모리 윈도우가 넓은 강유전체 SCBT를 이용하여, 게이트 스택의 측면의 에칭 데미지를 완화하고, 또한 반도체 표면의 산화 성장을 억제할 수 있으며, 메모리 윈도우도 넓고 미세화에도 적응한 강유전체 디바이스의 제조가 가능한 강유전체 디바이스의 제조방법 및 강유전체 디바이스를 제공하는 것이다.
제 1 항에 따른 발명은, 반도체 상에 절연체, 강유전체, 도체가 이 순서대로 퇴적된 적층 구조, 또는 반도체 상에 강유전체, 도체가 이 순서대로 퇴적된 적층 구조 중 어느 것을 가지고, 상기 강유전체는 스트론튬과 칼슘과 비스무트와 탄탈을 포함하는 착체를 용매에 용해한 원료용액을 반송가스 중에 분산한 기액 2상 상태의 원료가스를, 기액 2상 상태를 유지한 상태로 기화실로 도입하여 기화실에 있어서 기화를 행한 후에 성막실로 도입하는 유기금속 기상성장법에 의하여 제작하는 것을 특징으로 하는 강유전체 디바이스의 제조방법이다.
제 2 항에 따른 발명은, 반도체 상에 절연체, 제1 강유전체, 도체가 이 순서대로 퇴적된 적층으로 이루어지는 게이트 스택, 또는 강유전체, 도체가 이 순서대로 퇴적된 적층으로 이루어지는 게이트 스택 중 어느 것을 가지고, 상기 게이트 스택 측면의 적어도 제1 강유전체에 접촉하도록 제2 강유전체와 비유전률 10 이하의 절연체를 이 순서대로 적층한 후, 열처리를 행하는 것을 특징으로 하는 강유전체 디바이스의 제조방법이다.
제 3 항에 따른 발명은, 반도체 상에 절연체, 제1 강유전체, 도체가 이 순서대로 적층된 구조로 이루어지는 게이트 스택, 또는 강유전체, 도체가 이 순서대로 퇴적된 적층으로 이루어지는 게이트 스택 중 어느 것을 형성하고, 상기 게이트 스택 측면의 적어도 제1 강유전체에 접촉하도록 스트론튬과 칼슘과 비스무트와 탄탈의 산화물을 주성분으로 하는 제2 강유전체를 유기금속 기상성장법으로 제작하는 것을 특징으로 하는 강유전체 디바이스의 제조방법이다.
제 4 항에 따른 발명은, 상기 제2 강유전체는 100나노미터 이하의 두께인 것을 특징으로 하는 제 2 항 또는 제 3 항에 기재된 강유전체 디바이스의 제조방법이다.
제 5 항에 따른 발명은, 상기 제2 강유전체는 10나노미터 이하의 두께인 것을 특징으로 하는 제 4 항에 기재된 강유전체 디바이스의 제조방법이다.
제 6 항에 따른 발명은, 상기 제2 강유전체가, 스트론튬과 칼슘과 비스무트와 탄탈을 포함하는 착체를 용매에 용해한 원료용액을 반송가스 중에 분산한 기액 2상 상태의 원료가스를, 기액 2상 상태를 유지한 상태로 기화실로 도입하여 기화실에 있어서 기화를 행한 후에 성막실로 도입하는 유기금속 기상성장법에 의하여 제작되는 것을 특징으로 하는 제 2 항 내지 제 5 항 중 어느 한 항에 기재된 강유전체 디바이스의 제조방법이다.
제 7 항에 따른 발명은, 상기 제2 강유전체를 제작한 후, 상기 게이트 스택 측면의 제2 강유전체를 남기고 비게이트부의 반도체 표면의 제2 강유전체를 제거하며, 그 상태로 반도체 표면에 소스·드레인 영역을 형성하는 제 2 항 내지 제 6 항 중 어느 한 항에 기재된 강유전체 디바이스의 제조방법이다.
제 8 항에 따른 발명은, 상기 제2 강유전체의 제거는 마스크 레스로 행하는 제 7 항에 기재된 강유전체 디바이스의 제조방법이다.
제 9 항에 따른 발명은, 상기 반도체 표면의 제2 강유전체의 제거는 RIE법에 의하여 행하는 제 7 항 또는 제 8 항에 기재된 강유전체 디바이스의 제조방법이다.
제 10 항에 따른 발명은, 상기 칼슘을 포함하는 착체가 Ca[Ta(OC2H5)5(OC2H4OCH3)]2 또는 Ca(C11H19O2)2인 것을 특징으로 하는 제 2 항 내지 제 9 항 중 어느 한 항에 기재된 강유전체 디바이스의 제조방법이다.
제 11 항에 따른 발명은, 상기 제1 강유전체의 주성분은 스트론튬과 칼슘과 비스무트와 탄탈의 산화물로서, 스트론튬과 칼슘의 비를 1-x:x로 나타내었을 때에 x가 0.5 이하인 것을 특징으로 하는 제 1 항 내지 제 10 항 중 어느 한 항에 기재된 강유전체 디바이스의 제조방법이다.
제 12 항에 따른 발명은, 상기 제2 강유전체의 주성분은 스트론튬과 칼슘과 비스무트와 탄탈의 산화물로서, 스트론튬과 칼슘의 비를 1-x:x로 나타내었을 때에 x가 0.5 이하인 것을 특징으로 하는 제 2 항 내지 제 11 항 중 어느 한 항에 기재된 강유전체 디바이스의 제조방법이다.
제 13 항에 따른 발명은, 게이트 길이가 200nm 이하인 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 강유전체 디바이스의 제조방법이다.
제 14 항에 따른 발명은, 반도체 상에 절연체, 강유전체, 도체가 이 순서대로 퇴적된 적층 구조, 또는 반도체 상에 강유전체, 도체가 이 순서대로 퇴적된 적층 구조 중 어느 것을 가지고, 상기 강유전체가 유기금속 기상성장법으로 제작된 강유전체로서, 상기 유기금속 기상성장법은 스트론튬과 칼슘과 비스무트와 탄탈을 포함하는 착체를 용매에 용해한 원료용액을 반송가스 중에 분산한 기액 2상 상태의 원료가스를, 기액 2상 상태를 유지한 상태로 기화실에 도입하여 기화실에 있어서 기화를 행한 후에 성막실로 도입하는 방법인 것을 특징으로 하는 강유전체 디바이스이다.
제 15 항에 따른 발명은, 반도체 상에 절연체, 제1 강유전체, 도체가 이 순서대로 퇴적된 적층으로 이루어지는 게이트 스택, 또는 강유전체, 도체가 이 순서대로 퇴적된 적층으로 이루어지는 게이트 스택 중 어느 것을 가지고, 상기 게이트 스택 측면의 적어도 제1 강유전체에 접촉하도록 제2 강유전체와 비유전률 10 이하의 절연체를 이 순서대로 적층하며, 상기 제2 강유전체와 비유전률 10 이하의 절연체의 형성 후에 열처리를 거치는 것을 특징으로 하는 강유전체 디바이스이다.
제 16 항에 따른 발명은, 반도체 상에 절연체, 제1 강유전체, 도체가 이 순서대로 퇴적된 적층으로 이루어지는 게이트 스택, 또는 강유전체, 도체가 이 순서대로 퇴적된 적층으로 이루어지는 게이트 스택 중 어느 것을 가지고, 상기 게이트 스택 측면의 적어도 제1 강유전체에 접촉하도록 제2 강유전체가 퇴적되며, 상기 제2 강유전체는 유기금속 기상성장법으로 제작된 스트론튬과 칼슘과 비스무트와 탄탈의 산화물을 주성분으로 하는 강유전체인 것을 특징으로 하는 강유전체 디바이스이다.
제 17 항에 따른 발명은, 상기 제2 강유전체를 제작한 후, 상기 게이트 스택 측면의 제2 강유전체를 남기고 반도체 표면의 제2 강유전체를 제거하며, 그 상태로 반도체 표면에 소스·드레인 영역을 형성하는 제 15 항 또는 제 16 항에 기재된 강유전체 디바이스이다.
제 18 항에 따른 발명은, 상기 게이트 스택 및 그 측면에 형성된 제2 강유전체를 마스크로서 이온 주입을 행함으로써 자기 정합적으로 게이트가 형성되어 있는 제 17 항에 기재된 강유전체 디바이스이다.
제 19 항에 따른 발명은, 반도체 표면에는 그 열산화물을 실질적으로 포함하고 있지 않은 것을 특징으로 하는 제 14 항 내지 제 18 항 중 어느 한 항에 기재된 강유전체 디바이스이다.
제 20 항에 따른 발명은, 상기 제1 강유전체는, 소스·드레인에 주입하는 불순물을 포함하고 있지 않은 것을 특징으로 하는 제 15 항 내지 제 19 항 중 어느 한 항에 기재된 강유전체 디바이스이다.
제 21 항에 따른 발명은, 상기 제2 강유전체는 100나노미터 이하의 두께인 것을 특징으로 하는 제 15 항 내지 제 20 항 중 어느 한 항에 기재된 강유전체 디바이스이다.
제 22 항에 따른 발명은, 상기 제2 강유전체는 10나노미터 이하의 두께인 것을 특징으로 하는 제 21 항에 기재된 강유전체 디바이스이다.
제 23 항에 따른 발명은, 상기 제2 강유전체가, 스트론튬과 칼슘과 비스무트와 탄탈을 포함하는 착체를 용매에 용해한 원료용액을 반송가스 중에 분산한 기액 2상 상태의 원료가스를, 기액 2상 상태를 유지한 상태로 기화실로 도입하여 기화실에 있어서 기화를 행한 후에 성막실로 도입하는 유기금속 기상성장법에 의하여 제작되는 것을 특징으로 하는 제 14 항 내지 제 22 항 중 어느 한 항에 기재된 강유전체 디바이스이다.
제 24 항에 따른 발명은, 상기 칼슘을 포함하는 착체가 Ca[Ta(OC2H5)5(OC2H4OCH3)]2 또는 Ca(C11H19O2)2인 것을 특징으로 하는 제 14 항 내지 제 23 항 중 어느 한 항에 기재된 강유전체 디바이스이다.
제 25 항에 따른 발명은, 상기 강유전체의 주성분은 스트론튬과 칼슘과 비스무트와 탄탈의 산화물로서, 스트론튬과 칼슘의 비를 1-x:x로 나타내었을 때에 x가 0.5 이하인 것을 특징으로 하는 제 14 항 내지 제 24 항 중 어느 한 항에 기재된 강유전체 디바이스이다.
제 26 항에 따른 발명은, 상기 강유전체의 주성분은 스트론튬과 칼슘과 비스무트와 탄탈의 산화물로서, 스트론튬과 칼슘의 비를 1-x:x로 나타내었을 때에 x가 0.5 이하인 것을 특징으로 하는 제 14 항 내지 제 25 항 중 어느 한 항에 기재된 강유전체 디바이스이다.
제 27 항에 따른 발명은, 게이트 길이가 200nm 이하인 제 14 항 내지 제 26 항 중 어느 한 항에 기재된 강유전체 디바이스이다.
본원발명에 따르면, 데이터의 기록과 판독을 1개의 트랜지스터 사이즈에 의하여 실현할 수 있고, 더욱이 기록한 데이터는, 실용상 충분한 장시간 동안 소실되는 일이 없다.
그리고, 판독한 후에도 데이터의 내용은 파괴되지 않는다. 본원발명에 따르는 강유전체 디바이스는, 광범위한 용도의 반도체 메모리, 더욱이는 반도체 논리회로 내의 안정된 일시기억 디바이스 등, 다양한 회로 안에서 사용할 수 있다. 더욱이, 강유전체 디바이스를 미세화하여도 넓은 메모리 윈도우가 달성된다.
본 발명은, 게이트 스택의 용적이 작을 때에 특히 유효하다. 즉, 게이트 길이가 200nm 이하인 경우에는 데이터 보유시간의 단기화, 메모리 윈도우의 폭협(幅狹)화가 특히 발생하기 쉬운데, 본 발명의 경우에는 이러한 경우라도 장기의 보유 시간, 넓은 메모리 윈도우를 나타낼 수 있다.
게이트 스택의 측벽에, 본 발명에 따른 유기금속 기상성장법에 의하여 제1 강유전체막과 같은 제2 강유전체로 이루어지는 측벽층을 형성한 경우에 장기의 데이터 보유시간, 넓은 메모리 윈도우가 달성된다. 스퍼터링법, 또는 기타 MOCVD법에 의하여 측벽층을 형성한 경우에는 이러한 효과는 달성할 수 없다. 왜냐하면, 스퍼터링법에서는 단차피복성이 좋지 않다. 종래의 기타 MOCVD에서는 막 내에 C를 컨태미네이션(contamination)으로서 함유해버려, 이것이 데이터 보유시간을 단축시키고 있는 것은 아닌가하고 추측된다.
마스크 레스에서의 이방성 에칭에 의하여, 기판 상의 제2 강유전체를 에칭 제거하고, 소스·드레인을 형성하므로, 공정의 생략화가 가능해진다.
종래의 퇴적법에서는, 측벽 상으로의 퇴적은 기판 상으로의 퇴적보다 막두께가 얇아지므로, 이방성 에칭에 의하여도 게이트 스택의 측벽에 데미지를 줄 가능성이 높다. 하지만, 본 발명에 따른 퇴적법에서는, 측벽 상으로의 퇴적과 기판 상으로의 퇴적에서 막두께 및 치밀성에 큰 차이가 나지 않는다. 따라서, 측벽의 퇴적막에 큰 데미지를 주지 않고 기판면의 퇴적막을 에칭 제거할 수 있게 된다.
측벽층의 두께는 100nm 이하가 바람직하고, 10nm 이하가 보다 바람직하다. 측벽층은 에칭 데미지의 회복이라고 하는 관점에서는 어느 정도 두꺼운 편이 바람직하다. 하지만, 측벽층이 너무 두꺼우면 측벽층도 포함한 트랜지스터 1개당 사이즈가 커져버린다. 본 발명에 있어서의 측벽층은 SCBT로 형성하고 있고, 100nm 이하의 두께로도 충분히 에칭 데미지의 회복에 기여하며, 나아가서는 장기의 데이터 보유시간을 달성할 수 있게 된다. 10nm 이하에서도 마찬가지이다. 단, 하한으로 5nm 이상이 바람직하다.
도 1은 본원발명에 따른 강유전체 디바이스의 단면의 개념적 구조도이다.
도 2는 실시예 1에 따라, 게이트 전압과 드레인 전류의 관계를 나타내는 그래프이다.
도 3은 실시예 1에 따라, 임계값 전압의 경시변화를 나타내는 그래프이다.
도 4는 실시예 2에 따라, 게이트 전압과 드레인 전류의 관계를 나타내는 그래프이다.
도 5는 실시예 3에 따라, 게이트 전압과 드레인 전류의 관계를 나타내는 그래프이다.
도 6은 실시예 4에 따라, 게이트 전압과 드레인 전류의 관계를 나타내는 그래프이다.
도 7은 실시예 4에 따라, 게이트 전압과 드레인 전류의 관계를 나타내는 그래프이다.
도 8은 비교예 1에 따라, 게이트 전압과 드레인 전류의 관계를 나타내는 그래프이다.
도 9는 실시예 6에 따라, 게이트 전압과 드레인 전류의 관계를 나타내는 그래프이다.
도 10은 실시예 6에 따라, 고쳐쓰기 횟수 내성 테스트 결과를 나타내는 그래프이다.
도 11은 실시예 6에 따라, 데이터 보유 특성 결과를 나타내는 그래프이다.
도 12는 본 발명의 실시에 사용할 수 있는 MOCVD 장치의 단면도이다.
도 13은 실시예 7에 따라, 게이트 전압과 드레인 전류의 관계를 나타내는 그래프이다.
도 14는 본원발명에 따른 강유전체 디바이스의 단면의 개념적 구조도이다.
도 15는 실시예 8에 따라, 고쳐쓰기 횟수 내성 테스트 결과를 나타내는 그래프이다.
도 16은 실시예 8에 따라, 데이터 보유 특성 결과를 나타내는 그래프이다.
도 17은 본원발명에 따른 강유전체 디바이스의 단면의 개념적 구조도이다.
도 18은 실시예 9에 따라, 게이트 전압과 드레인 전류의 관계를 나타내는 그래프이다.
도 19는 실시예 9에 따라, 데이터 보유 특성 결과를 나타내는 그래프이다
도 20은 본원발명에 따른 강유전체 디바이스의 단면의 개념적 구조도이다.
도 21은 실시예 10에 따라, 게이트 전압과 드레인 전류의 관계를 나타내는 그래프이다.
도 22는 본원발명에 따른 강유전체 디바이스의 게이트 스택의 단면의 예이다.
도 1은 본원발명에 따른 강유전체 디바이스의 일례이다. 본원발명에 따른 디바이스는, 우선 반도체(1)를 준비한다. 여기에서, 반도체(1)는 박막 다결정 실리콘이어도, 단결정 실리콘 기판이어도, 게르마늄 기판이어도, 실리콘과 게르마늄의 혼정(混晶)이어도, 또는 SiC나 GaAs 그 밖의 화합물 반도체여도 좋고, 그 종류를 한정하지 않는다. 더욱이, 반도체 기판 대신에 SOI(silicon on insulator) 기판을 사용하여도 좋다.
반도체(1)의 1개의 면에 절연체(2)의 면(2a)을 접속한다. 절연체(2)로서 하프늄의 산화물(HfO2 +u) 또는 하프늄과 알루미늄의 산화물(Hf1 - xAl2xO2 +x=y)을 형성한다. x의 범위는, 열적 안정성, 화학적 안정성의 강화를 위하여, 또한 큰 비유전률을 가지기 위하여, 0<x<0.7이면 특히 좋다. y의 범위는, 양호한 절연성을 나타내는 점에서 -0.2<y<0.2이면 특히 좋다. 또한, u의 범위도 양호한 절연성을 나타내는 점에서 -0.2<u<0.2이면 특히 좋다. HfO2 +u와 Hf1 - xAl2xO2 +x=y의 두께(t)는, 데이터 기록, 즉 전기분극 상태의 결정을 위한 인가전압의 절대값을 작게 하기 위하여, 4nm<t<40nm의 범위에 있으면 특히 좋다.
절연체(2)의 또 다른 한쪽 면(2b)에 제1 강유전체의 면(3a)을 접속한다. 본 발명에 있어서는, 제1 강유전체로서 Sr-Bi-Ta-O 등의 스트론튬(Sr)과 칼슘(Ca)과 비스무트(Bi)와 탄탈(Ta)의 산화물인 SCBT를 주성분으로 하는 강유전체를 사용한다.
제1 강유전체의 두께(d)는, 데이터 기록, 즉 전기분극 상태의 결정을 위한 인가전압의 절대값을 작게 하기 위하여, 20nm<d<600nm의 범위가 바람직하다. 보다 바람직하게는, 80nm<d<300nm이며, 더욱 바람직하게는 100nm<d<210nm이다.
제1 강유전체의 또 다른 한쪽 면(3b)에 도체(4)를 접속한다. 도체(4)는 도전성이 좋은 재료라면 Au나 Pt나 Ir과 같은 금속이어도, TiN이나 TaN과 같은 질화물이어도 IrO2나 RuO2와 같은 산화물이어도 어떤 것이어도 좋다. 또한, 이들의 적층, 예를 들어 Pt/TiN/Ti, IrO2/Ir 등이어도 좋다.
한편, 반도체(1)는 소스 영역(5)과 드레인 영역(6)을 가지는 것이 일반적이다. 소스 영역(5)과 드레인 영역(6)이 n형이라면, 소스 영역(5)과 드레인 영역(6)을 제외하는 영역(7)은 p형이 된다. 반도체(1) 내의 소스 영역(5)과 드레인 영역(6)이 n형이라면, 소스 영역(5)과 드레인 영역(6)을 제외하는 영역(7)는 p형이 된다.
한편, 절연체(2)는 적극적으로 형성하지 않는 경우도 있다. 그 경우는, 반도체(1) 한쪽 면에 제1 강유전체의 면(3a)을 접속한다. 절연체(2)를 적극적으로 형성하지 않는 경우에도, 본원발명의 강유전체 디바이스의 제조방법에 포함되는 열처리 공정에 의하여, 반도체(1)와 제1 강유전체와의 사이의 계면에 반도체(1)의 산화물이 자동적으로 성장하여, 결과적으로 절연체(2)와 같은 기능을 가지는 층이 삽입되는 경우가 있다.
[작용]
데이터를 기억하는 근원은, 제1 강유전체의 전기분극이며, 강유전성을 발현하기 위하여는, 형성시 또는 그 후의 열처리 공정에서 온도를 높여, 제1 강유전체를 결정 또는 다결정 상태로 할 필요가 있다. 이러한 결정화 온도 또는 다결정화 온도는, 통상 650℃~950℃이다. 일반적으로, 이 온도가 높은 편이 결정성은 좋고, 강유전성도 좋다. 이 결정화 또는 다결정화를 위한 열처리 공정의 시간은, 전형적으로는 20분~1시간이다.
반도체(1)로서 실리콘 기판을 이용하는 경우, 실리콘 내의 소스 영역과 드레인 영역을 형성하기 위하여는, 불순물의 활성화를 위하여 적어도 950℃에서 1050℃ 정도로 단시간(전형적으로는 30초 이하)의 열처리가 필요하다. 절연체(2)는 제1 강유전체의 결정화 또는 다결정을 위한 열처리 공정을 거치는 표준적인 제작 프로세스에서는 소스 영역과 드레인 영역을 형성하기 위한 열처리 공정도 거친다.
절연체(2)의 재료가 적절하지 않을 경우에는, 이들 열처리 공정에서 결정화되어 버려, 결정입자와 결정입자 사이의 입자경계를 통하여 리크 전류가 흐른다. 본원발명의 실시형태와 같이 절연체(2)의 재료가 HfO2 +u 또는 Hf1 - xAl2xO2 +x+ y인 경우에는, 상기 강유전체의 결정화 또는 다결정화를 위한 열처리 공정에서도, 또는 상기 불순물 활성화 열처리 공정에서도, 절연체(2)는 결정화되지 않고, 아모퍼스 상태를 유지하고 있거나, 또는 일부 결정화되어도 아모퍼스 상태 부분과 공존하고 있다. 따라서, 절연체(2)의 리크 전류를 낮게 억제할 수 있다. 더욱이는, HfO2 +u, Hf1 -xAl2xO2+x+y뿐만 아니라 하프늄과 실리콘을 구성 원소로 하는 산화물(Hf-Si-O)이나 하프늄과 란탄을 구성 원소로 하는 산화물(Hf-La-O), 하프늄과 란탄과 알루미늄을 구성 원소로 하는 산화물(Hf-La-Al-O), 하프늄과 탄탈을 구성 원소로 하는 산화물(Hf-Ta-O) 등, Hf를 베이스로 한 산화물, 및 그들의 적층을 절연체(2)에 채용할 수 있다.
아모퍼스 상태의 절연체(2)의 표면은, 결정화된 상태와 비교하여 평탄하다. 아모퍼스 상태의 절연체(2)의 표면으로부터는 제1 강유전체의 결정 성장을 위한 종결정(種結晶)을 형성하기 어렵고, 제1 강유전체의 결정입자가 작아, 제1 강유전체는 치밀해져 리크 전류도 낮게 억제할 수 있다. 한편, 절연체(2)가 결정화되어 버리면 결정입자와 입자경계에 의하여 표면의 요철이 증가한다. 이러한 결정 입자에는 제1 강유전체의 종결정을 형성하기 쉽고, 제1 강유전체의 결정입자가 커져 제1 강유전체의 리크 전류도 커진다. 이와 같이 HfO2 +u 또는 Hf1 - xAl2xO2 +x+y로 절연체(2)를 구성하면, 절연체(2)와 제1 강유전체의 양쪽의 리크 전류를 낮게 억제할 수 있어, 데이터 보유시간이 정말로 충분히 긴 메모리 트랜지스터가 실현된다. Hf1 -xAl2xO2+x+y는 열처리 공정에 대하여 아모퍼스 상태를 유지하는 온도가 HfO2 + u 보다 더 높아지므로, 결정화 온도가 높은 특성을 가지는 강유전체를 제1 강유전체에 이용할 때에 특히 좋다.
[제조방법]
다음으로 제조방법에 대하여 서술한다. 말한 것도 없이, 본 발명의 제조방법은 다음 방법으로 한정되는 것은 아니다.
절연체(2)의 형성법은, 원리를 한정하지 않고, 예를 들어 물리적 기상성장법으로는 펄스 레이저 퇴적법(레이저 어블레이션(PLD)법이라고도 함), 스퍼터링법, 증착법 등이 유효하며, 화학성장법으로는 MOCVD(metal organic chemical vapor deposition: 유기금속 기상성장)법, MOD(metal organic decomposition: 유기금속분해)법, 졸겔법, 원자층 퇴적(ALD)법 등도 유효하다.
제1 강유전체 및 도체(4)의 형성법도, 원리를 한정하지 않고, 예를 들어 물리적 기상성장법으로는, 펄스 레이저 퇴적법, 스퍼터링법, 전자빔 증착법 등의 증착법 등이 유효하며, 화학성장법은 MOCVD법, MOD법, 졸겔법 등도 유효하다.
이하에서는, 반도체(1)로서 단결정 실리콘(Si) 기판을 사용하고, 절연체(2)의 형성법으로서 펄스 레이저 퇴적법을, 제1 강유전체의 형성법으로서 MOCVD법을 사용한 제조방법의 예를 서술한다.
1. 반도체(1)의 표면 처리
RCA 세정 등의 표준적인 Si 세정법으로 단결정 Si 기판의 표면을 세정 후, 희불산 또는 완충불산으로 표면의 잔류산화물을 제거한다. 그 후에, 고의로 산화물, 질화물, 산질화물 등의 형성 등의 표면 처리를 추가하여도 좋다. 반도체(1)는, 단결정 Si 기판으로 한정되지 않으며, 박막다결정 실리콘이어도, 게르마늄 기판이어도, 실리콘과 게르마늄의 혼정이어도, 또는 SiC나 GaAs 그 밖의 화합물 반도체인 경우도 있으며, 그 종류를 한정하지 않는다. 더욱이, 반도체 기판 대신에 SOI(silicon on insulator) 기판을 이용하는 경우도 있다.
2. 절연체(2)의 형성
절연체(2)는, 예를 들어 펄스 레이저 퇴적(PLD)법으로 형성한다. SiO2와 같은 약 3.9의 작은 유전률을 가지는 산화층의 형성을 억제하기 위하여 형성 중인 Si의 온도는 저온(실온~550℃)의 조건 하에 둔다. 절연체(2)가 하프늄과 알루미늄을 구성 원소로 하는 산화물인 경우에는, 타겟 조성은 Hf1 - xAl2xO2 +x+y로 한다. 또는 HfO2+u와 Al2O3를 이용하여도 좋다. 이 경우, 양 타겟을 동시에 증발(스퍼터)시켜도 좋은데, 양 타겟을 번갈아가며 1 내지 복수 회씩 증발시키고, 열처리에 의하여 Hf1 -xAl2xO2+x+y를 합성하도록 하여도 좋다. HfO2 +u와 Al2O3를 번갈아가며 퇴적할 때, HfO2 +u를 먼저 퇴적하는 것이 특히 좋다. 더욱이는, HfO2 +u, Hf1 - xAl2xO2 +x+y뿐만 아니라 Hf-Si-O나 Hf-La-O, Hf-La-Al-O, Hf-Ta-O 등 Hf를 베이스로 한 산화물, 및 그들의 적층을 절연체(2)에 채용할 수도 있다.
절연체(2)가 하프늄을 구성 원소로 하는 산화물인 경우에는, 타겟 구성은 HfO2+u로 한다. 절연체(2)는 산화물이므로, 형성 중에 산소가스를 도입한다.
Si와 절연체(2)의 계면으로의 저유전률 산화물의 형성을 억제하여서 작게 하기 위하여 산소가스에 질소가스를 혼합하면 특히 좋다. 질소는 절연체(2) 내의 구조결함을 저하시켜, 리크 전류를 작게 하는 것에도 도움이 된다. 산소와 질소의 혼합가스를 이용하는 경우, 혼합 몰비는 N:O=1:1~1:10-7이다.
또한, Hf1 - xAl2xO2 +x+y과 HfO2 +u의 타겟 자체가 산소를 포함하며, Hf 원자와 Al 원자는 산화물을 쉽게 형성하므로, 절연체(2) 형성 중에는 질소가스만 도입하여도 좋다. 그 경우, 혼합 몰비는 질소가스 중에 포함되는 잔류산소량에 따라 결정된다. 전형적으로는 잔류산소에 따른 혼합 몰비는 N:O=1:10-5~1:10-7인데, 산소가스의 질소가스에 대한 몰비는 그보다 작아도 좋다.
질소가스를 포함하는 분위기 하에서 형성함으로써 절연체(2)에는 질소원소가 첨가물로서 첨가되게 된다. 그에 따라 상기 효과가 초래된다. 질소원소의 함유량은 1×1019cm-3에서 1×1022cm-3의 범위로 하는 것이 좋다. 그 범위는 5×1019cm-3에서 5×1021cm-3로 하는 것이 특히 좋다.
한편, 절연체(2)는 적극적으로 형성하지 않는 경우도 있다. 그 경우에는, 반도체(1) 상에 직접 제1 강유전체를 형성한다. 절연체(2)를 적극적으로 형성하지 않는 경우에도, 본원발명의 강유전체 디바이스의 제조방법에 포함되는 열처리 공정에 의하여, 반도체(1)와 제1 강유전체 사이의 계면에 반도체(1)의 산화물이 자동적으로 성장하여, 결과적으로 절연체(2)와 같은 기능을 가지는 층이 삽입되는 경우가 있다.
3. 제1 강유전체의 형성
본 발명에 있어서 제1 강유전체는 Sr-Ca-Bi-Ta-O 등의 스트론튬과 칼슘과 비스무트와 탄탈의 산화물인 SCBT를 주성분으로 하는 강유전체이다.
제1 강유전체의 형성은 MOCVD법으로 행하는 것이 바람직하다.
이하에, MOCVD법이 바람직한 이유를, 본 발명을 이룰 때에 얻은 지식과 함께 설명한다.
본 발명자는, 강유전체를 얇게 하여도 넓은 메모리 윈도를 확보하기 위한 기술을 예의 탐구해왔다. 수많은 실험을 거듭하는 중에, Ca 첨가가 메모리 윈도우를 넓힐 가능성이 있는 것이 아닐까하는 지식을 얻었다. 실험을 거듭한 결과, Ca를 첨가하였다고 해서 반드시 메모리 윈도우가 넓어지는 것은 아니며, 넓어지는 경우도 있고 또한 넓어지지 않는 경우도 있었다.
형성된 SCBT의 조성을 조사한 바, 어느 범위의 Ca 첨가에 있어서만 메모리 윈도우의 확장을 보일 수 있다는 것을 발견하였다.
대조실험으로서 PLD법으로 SCBT를 형성한 경우에는, 레이저 어블레이션 타겟의 원소 조성은 고정되어 있으므로, 복수 타겟을 조합하는 방법도 시험하였지만, 스트론튬과 칼슘과 비스무트와 탄탈의 조성비의 제어 조정은 어려웠다. 복수 타겟을 조합하는 방법에서는, SCBT의 형성 완료까지 필요로 하는 수고도 증가하고, 생산성도 우수하지 않았다. 이러한 점에 있어서, MOCVD법에서는, 원료 착체를 포함하는 용매의 유량을 제어하면, 생산성 좋게 원소 조성의 제어 조정을 행할 수 있다.
다른 방법에 비하여 조성의 제어를 정밀하게 행할 수 있는 MOCVD법에서의 SCBT막의 형성에 대하여 검토를 행하였다. 우선, 본 발명자는 Sr, Ca, Bi, Ta계의 산화물 강유전체의 형성에 의하여 적합한 Ca 착체의 개발을 행하였다.
그 결과, 새롭게 Ca[Ta(OC2H5)5(OC2H4OCH3)]2(이하, 'CT-1'로 줄여 쓰는 경우도 있음)을 얻었다.
이러한 착체는 상온에서 액체이고, 유기용제의 에틸시클로헥산(ECH)에 대하여 임의의 비율로 충분히 혼합 용해되는 것도 확인하였다. 이러한 용제 ECH에 의하여 희석된 착체를 사용하여, 본 발명자에 의하여 이미 개발된 기액 2상 혼합류 방식을 구비한 MOCVD 장치를 사용하여 성막의 검증을 행하였다.
그 결과, 성막된 막은 보다 뛰어난 조성 제어성을 나타내고, 막 내의 균일성에도 뛰어나며, 또한 막끼리의 편차도 작게 할 수 있었다. 이 방법에 따르면, Ca의 조성을 보다 자유롭게 제어할 수 있으므로, 버블링법(액체원료를 수납하는 용기에 버블링용 가스를 도입함으로써 기화를 행하는 방법)보다 수율 좋게 강유전체를 형성할 수 있다. 따라서, 이 방법에 의한 것이 일반적인 버블링법에 의한 것보다 바람직하다.
3-1 MOCVD 장치
MOCVD 장치로서는, 예를 들어 도 12에 나타내는 장치를 사용하면 좋다.
본 예에서는, 분산부를 구성하는 분산부 본체(98)의 내부에 형성된 가스통로(92)와, 가스통로(92)에 가압된 캐리어 가스(93)를 도입하기 위한 가스 도입구(94)와, 가스통로(92)를 통과하는 캐리어 가스에 원료용액(95)을 공급하고, 원료용액(95)을 미스트화하기 위한 수단(원료공급구멍)(96)과, 미스트화된 원료용액(95)을 포함하는 캐리어 가스(원료가스)를 기화부(22)로 보내기 위한 가스출구(97)와, 가스통로(92) 내를 흐르는 캐리어 가스를 냉각하기 위한 수단(냉각수)(18)을 가지는 분산부(98)와, 일단이 MOCVD 장치의 반응관에 접속되고, 타단이 분산부(98)의 가스출구(97)에 접속된 기화관(20)과, 기화관(20)을 가열하기 위한 가열수단(히터)(21)을 가지며, 상기 분산부(98)로부터 보내져 온 원료용액이 분산된 캐리어 가스를 가열하여 기화시키기 위한 기화부(22)를 가지고, 가스출구(97)의 바깥측에 미세구멍(101)을 가지는 복사방지부(102d)를 설치하고 있다.
한편, 가스통로의 단면적은 0.10~0.5mm2가 바람직하다. 0.10mm2 미만에서는 가공이 어렵다. 0.5mm2를 넘으면 캐리어 가스를 고속화하기 위하여 고압의 캐리어 가스를 대유량 사용할 필요가 발생해버린다. 대유량의 캐리어 가스를 사용하면, 반응 챔버를 감압(예: 1.0Torr)으로 유지하기 위하여, 대용량의 대형 진공펌프가 필요하게 된다. 배기용량이 1만 리터/min(at 1.0Torr)를 넘는 진공펌프의 채용은 어렵기 때문에, 공업적인 실용화를 도모하기 위하여는, 적정한 유량, 즉 가스통로면적 0.10~0.5mm2이 바람직하다.
이러한 가스통로(92)의 일단에는 가스 도입구(94)가 형성되어 있다. 가스 도입구(94)에는 캐리어 가스(예를 들어, N2, Ar, He)원(미도시)이 접속되어 있다.
분산부 본체(98)의 거의 중앙 측부에는, 가스통로(92)에 연통하게 하여 원료공급구멍(96)을 설치하고 있고, 원료용액(95)을 가스통로(92)에 도입하여, 원료용액(95)을 가스통로(92)를 통과하는 캐리어 가스에 원료용액(95)을 분산시켜 원료가스로 할 수 있다.
가스통로(92)의 일단에는, 기화부(22)의 기화관(20)에 연통하는 가스출구(97)가 설치되어 있다.
분산부 본체(98)에는 냉각수(18)를 흐르게 하기 위한 공간(11)이 형성되어 있고, 이 공간 내에 냉각수(18)를 흐르게 함으로써 가스통로(92) 내를 흐르는 캐리어 가스를 냉각한다. 또는 이 공간 대신에, 예를 들어 펠티어 소자 등을 설치하여 냉각하여도 좋다. 분산부(98)의 가스통로(92) 내에는 기화부(22)의 히터(21)에 의한 열영향을 받기 때문에 통로(92) 내에 있어서 원료용액의 용제와 유기금속착체와의 동시 기화가 발생하지 않고, 용제만의 기화가 발생해버린다. 그래서, 가스통로(92) 내를 흐르는 원료용액이 분산된 캐리어 가스를 냉각함으로써 용제만의 기화를 방지한다. 특히, 원료공급구멍(96)보다 하류측의 냉각이 중요하여, 적어도 원료공급구멍(96)의 하류측 냉각을 행한다. 냉각온도는 용제의 비점 이하의 온도이다. 예를 들어, THF의 경우 67℃ 이하이다. 특히 가스출구(97)에 있어서의 온도가 중요하다.
본 예에서는 더욱이, 가스출구(97)의 바깥측에 미세구멍(101)을 가지는 복사방지부(102)를 설치하고 있다. 한편, 103, 104는 O링 등의 씰부재이다. 이러한 복사방지부(102)는, 예를 들어 테프론(등록상표), 스테인리스, 세라믹 등에 의하여 구성하면 좋다. 본 발명자의 지식에 따르면, 종래 기술에 있어서는 기화부에 있어서의 열이 복사열로서 가스출구(97)를 통하여 가스통로(92) 내에 있어서의 가스를 과열해버린다. 따라서, 냉각수(18)에 의하여 냉각하였더라도 가스 중의 저융점 성분이 가스출구(97) 근방에서 석출돼버린다.
복수방지부는 이러한 복사열이 가스에 전파되는 것을 방지하기 위한 부재이다. 따라서, 미세구멍(101)의 단면적은 가스통로(92)의 단면적보다 작게 하는 것이 바람직하다. 1/2 이하로 하는 것이 바람직하며, 1/3 이하로 하는 것이 보다 바람직하다.
또한, 분산부를 냉각함으로써, 장기간에 걸치는 사용에 대하여도 가스통로 내(특히, 가스출구)에 있어서의 탄화물에 의한 폐색을 발생시키는 경우가 없다.
분산부 본체(98)의 하류측에 있어서, 분산부 본체(98)는 기화관(20)에 접속되어 있다. 분산부 본체(98)와 기화관(20)과의 접속은 이음매(24)에 의하여 이루어지고, 이 부분이 접속부(23)가 된다.
기화부(22)는 기화관(20)과 가열수단(히터)(21)으로 구성된다. 히터(21)는 기화관(20) 내를 흐르는 원료용액이 분산된 캐리어 가스를 가열하여 기화시키기 위한 히터이다. 히터(21)로서는, 종래에는 원통형 히터나 맨틀 히터를 기화관(20)의 외주에 접착함으로써 구성하지만, 기화관의 길이 방향에 대하여 균일한 온도가 되도록 가열하는 데에는 열용량이 큰 액체나 기체를 열매체에 이용하는 방법이 가장 뛰어나다.
기화관(20)으로서는, 예를 들어 SUS316L 등의 스테인리스강을 이용하는 것이 바람직하다. 기화관(20)의 치수는 기화가스의 온도가 충분히 가열되는 길이로 적절하게 결정하면 좋은데, 예를 들어 SCBT 원료용액 0.04ccm을 기화하는 경우에는, 외부직경 3/4인치, 길이 수백 mm의 것을 사용하면 좋다.
기화관(20)의 하류측 끝은 MOCVD 장치의 반응관에 접속되는데, 본 예에서는 기화관(20)에 산소공급수단으로서 산소공급구(25)를 설치하고 있어, 소정의 온도로 가열된 산소를 캐리어 가스에 혼입시킬 수 있도록 하고 있다.
3-2 형성 프로세스에 적합한 조건은 다음과 같다.
(원료용액)
[Sr, Ta]
Sr, Ta의 착체로서는, 비스 탄탈 펜타에톡시드 2-메톡시에톡시드 스트론튬(Sr[Ta(OC2H5)5(OC2H4OCH3)]2(ST-1))가 바람직하다.
용매로서, 예를 들어 에틸시클로헥산(ECH)을 이용할 수 있다.
용매 중의 농도로는 0.05~0.25mol/L이 바람직하다. 또한, 유량으로는 0.05~0.25sccm이 바람직하다.
Sr과 Ta는 각각의 착체를 사용하는 경우에는, Sr 착체로서는 Sr(C11H19O2)2가 바람직하다. 용매로서는, 예를 들어 ECH를 이용할 수 있다.
Ta 착체로서는, Ta(OC2H5)5(PET)가 바람직하다.
용매로서는, 예를 들어 ECH를 이용할 수 있다. Sr,Ta 착체로서 ST-1을 이용하였더라도, Ta의 막 중의 함유량을 조정하기 위하여 PET를 이용하는 것은 유효하다.
용매 중의 농도로서는 0.05~0.20mol/L이 바람직하다.
또한, 유량으로서는 0.15sccm 이하가 바람직하다.
[Bi]
Bi의 착체로서는 트리스-1-메톡시-2-메틸-2-프로폭시 비스무트(Bi(C5H11O2)3(Bi(MMP)3))이 바람직하다.
용매로서는, 예를 들어 ECH를 이용할 수 있다.
용매 중의 농도로서는 0.05~0.25mol/L이 바람직하다. 또한, 유량으로서는 0.10~0.25sccm이 바람직하다.
[Ca]
Ca 착체로서는, Ca[Ta(OC2H5)5(OC2H4OCH3)]2(CT-1)를 이용할 수 있다. 한편, Ca[Ta(OC2H5)5(OC2H4OCH3)]2(CT-1)는, Ca와 2몰의 MeOC2H4OH와의 반응을 이용하여, 우선 Ca(OC2H4OMe)2를 생성한다. 생성된 Ca(OC2H4OMe)2와 2몰의 PET(Ta(OC2H5)5)를 반응시켜, CT-1(Ca[Ta(OC2H5)5(OC2H4OCH3)]2)를 합성하는 합성방법으로 작성할 수 있다.
용매를 필요로 하는 경우에는, 예를 들어 ECH를 이용할 수 있다.
용매 중의 농도로서는 0.05~0.25mol/L이 바람직하다. 또한, 유량으로서는 0.01~0.15sccm이 바람직하다.
(기액 2상류의 작성)
기액 2상류를 작성하기 위하여는 다음의 유량으로 액체원료와 반송가스를 공급하는 것이 바람직하다.
·원료용액
ST-1 원료용액: 0.03~0.15sccm
CT-1 원료용액: 0.01~0.10sccm
Bi(MMP)3: 0.10~0.25sccm
PET 원료용액: 0~0.16sccm
· 반송가스(각 원료에 대하여)
비활성 가스: 0.2~0.5SLM
·도 12에 나타내는 장치에 있어서, 원료용액(95a, 95b, …)의 각각을 5개의 원료공급구멍(96)으로부터 가스통로(92)에 공급하고, 또한 캐리어 가스(93)를 가스통로(92)로 흘려보내면, 캐리어 가스(93)는 원료용액을 잘라 미세입자 형상을 형성한다. 이러한 미세입자 형상의 원료용액은 캐리어 가스(93) 중에 분산되어, 기액 2상류가 형성된다. 이러한 기액 2상류는 기화관(20)에 도입될 때까지 냉각되므로, 기액 2상 상태가 유지된 상태로 기화관(20) 내에 도입된다.
(산화성 가스의 도입)
산화성 가스는 기화 후의 가스에 도입하면 좋다. 단, 원료가스와 혼합하기 전(기액 2상류가 형성되기 전)에 캐리어 가스 중에 일부 또는 전부의 산화성 가스를 도입해 두는 것은, 막 중에 있어서의 C의 양이 격감하고, 나아가서는 리크양을 감소시키므로 바람직한 경우가 있다.
(기화)
기화실의 온도는 200~300℃가 바람직하다. 200℃ 미만에서는 충분한 기화가 얻어지지 않는다. 한편, 300℃를 넘으면 기화실의 관벽 온도가 원료의 분해온도를 넘어, 관벽에 있어서 원료가 분해되어 원료의 불필요한 소모로도 또한 MOCVD 장치의 오염으로도 이어지게 된다. 한편, 이러한 관점에서 180~250℃가 보다 바람직하다.
(성막실)
기화한 원료는 성막실에 도입된다. 기화한 원료는 기판 표면에서 반응하여, 강유전체막을 형성한다. 이 경우, 성막실(Chamber)의 상류 약 50cm~80cm의 위치에 반응산소를 공급하는 것이 바람직하다. 공급하는 반응산소의 양은 0.5SLM~2.6SLM이 바람직하다.
성막실에 있어서의 기판의 온도는 330~750℃가 바람직하다.
330℃ 미만에서는 착체의 분해가 불충분하고, 750℃를 넘으면 기판 표면의 산화막 형성을 무시할 수 없게 된다.
성막실에 있어서의 압력은 300~660Pa이 바람직하다.
4. 도체(4)의 형성
도체(4)의 재료로는, 귀금속인 플라티나(Pt), 루테늄(Ru), 이리듐(Ir) 및 그 산화물이 적합한 예로 들어진다. 형성방법은, 전자빔 가열의 증착법 또는 스퍼터링법이 일반적이다. 또한, MOCVD법도 적용할 수 있다.
5. 열처리 공정
제1 강유전체의 결정화 또는 다결정화를 위한 열처리를 행한다. 열처리의 타이밍은, 이하의 4종의 케이스가 있는데, 이들 중 적어도 1개의 케이스를 실행한다.
(1) 상기 공정 3(제1 강유전체의 형성) 도중의 열처리.
(2) 공정 3(제1 강유전체의 형성) 후에 제1 강유전체의 형성용 장치와 같거나 또는 다른 진공용기 내에서 열처리.
(3) 공정 3(제1 강유전체의 형성) 후, 및 공정 4(도체(4)의 형성) 전에 어닐로에서의 열처리.
(4) 공정 4(도체(4)의 형성) 후에 어닐로에서의 열처리.
제1 강유전체가 SCBT인 경우, 결정화 또는 다결정화를 위한 열처리 온도는 700~900℃가 바람직하다. 보다 바람직하게는, 740~830℃이다. 그 범위에 있어서는 적합한 열처리 시간은 10분~60분이다.
이 열처리 공정에 있어서, 예를 들어 반도체(1)가 실리콘 기판인 경우에는 그 표면에 산소가 공급되어 실리콘 산화물이 성장하는 경우가 있다. 이때, 절연체(2)에 질소원소가 첨가되어 있는 경우에는 질소의 첨가에 의하여 산소의 이동이 억제되므로, 실리콘 산화물이 성장하여도 실리콘 산화물의 두께를 작게 억제할 수 있다.
또한, 예의 연구를 거듭하는 중에, SCBT를 주성분으로 하는 강유전체의 성막을 중핵 기술로 하는 MFIS 또는 MFS의 미세한 강유전체 디바이스의 제조방법 및 그 제조방법으로 제작된 미세한 강유전체 디바이스의 발명에 이르렀다. 미세한 강유전체 디바이스의 전형적인 예로서, 도 1에 나타내는 바와 같은 강유전체 전계효과 트랜지스터를 든다. 도 1에서는, 소스 영역의 끝(A)은, 게이트 전극의 끝(B)이 반도체 표면으로 떨어지는 수직선과 표면의 교점(C)보다 트랜지스터 채널(즉, 점(C)과 점(D) 사이의 영역)의 안측으로 들어가 있는 것이 바람직하다. 마찬가지로, 드레인 영역의 끝(D)은 게이트 전극의 끝(E)이 반도체 표면으로 떨어지는 수직선과 표면의 교점(F)보다 트랜지스터 채널의 안측으로 들어가 있는 것이 바람직하다.
실시예 1~5에서는, 게이트 길이가 10마이크로미터로 컸기 때문에 소스 영역과 드레인 영역을 사전에 형성한 Si 기판을 이용할 수 있다. 그런데, 포토리소그래피 공정에서 이용하는 광학노광장치 또는 전자빔 노광장치의 마스크 맞춤 정밀도에 접근할 정도의 게이트 길이가 짧은 미세 트랜지스터에서는, 소스 영역의 끝(A)과 드레인 영역의 끝(D) 중 어느 한쪽이 트랜지스터 채널의 바깥으로 나오는 것과 같은 일이 일어나버려, 불필요한 저항 성분이 소스·드레인 사이의 특성에 포함됨으로써, 트랜지스터의 특성을 현저하게 손상시키게 된다.
이것을 피하기 위하여 미세 트랜지스터의 제작에서는 자기 정합적으로 게이트를 형성하는 제작공정이 유효한 것이 알려져 있다. 실시예 6~10에 자기 정합적으로 게이트를 형성한 미세한 강유전체 디바이스의 제작의 예를 나타내었다. 미세한 강유전체 디바이스의 제작에 있어서는, 에칭이나 이온 주입에 의한 게이트 스택의 측면 손상의 영향이 상대적으로 크기 때문에, 양질의 강유전체 디바이스의 제조가 어려워진다. 예의 연구를 거듭하여, 게이트 스택의 형성 후에 제2 강유전체, 즉 측벽층(8)을 게이트 스택의 측면에 접촉시키고, 비유전률 10 이하의 절연체인 보호층(9)으로 덮은 후, 제1 강유전체의 결정화 또는 다결정화를 위한 열처리를 행하는 것이 적합한 결과를 초래하는 것을 발견하였다. 제2 강유전체는 재료를 한정하지 않는데, 제1 강유전체와 같은 종류의 재료이면 특히 좋다.
이하에서는, 본원발명에 따른 도 14, 도 17, 도 20에 기재된 단면도를 가지는 강유전체 디바이스의 제조방법의 개요를 나타낸다. 도 14는 실시예 6과 7에, 도 17은 실시예 8에, 도 20은 실시예 9에 각각 대응한다. 도 14는 또한, 실시예 10에도 대응하는데, 실시예 10은 특히 측벽(8)이 8nm로 얇은 경우이다.
우선, 도 14에 기재된 단면의 개념적 구조도를 가지는 강유전체 디바이스의 제조방법의 개요를 나타낸다.
1. 반도체(1)의 표면 처리
반도체(1)를 준비하고, 표면 처리를 행한다. 예를 들어, 상술한 단락[0076]에서 서술한 반도체(1)의 표면처리를, 미세한 강유전체 전계효과 트랜지스터를 위한 제조방법에서도 채용한다. 여기에서, 반도체(1)는 박막다결정 실리콘이어도, 단결정 실리콘 기판이어도, 게르마늄 기판이어도, 실리콘과 게르마늄의 혼정이어도, 또는 SiC나 GaAs이어도 좋으며, 그 종류를 한정하지 않는다. 더욱이, 반도체 기판 대신에 SOI(silicon on insulator) 기판을 이용하여도 좋다.
2. 절연체(2)의 형성
예를 들어, 상술한 단락[0077], [0078]에서 서술한 절연체(2)의 형성을 미세한 강유전체 전계효과 트랜지스터를 위한 제조방법에서도 채용한다.
3. 제1 강유전체의 형성
예를 들어, 상술한 단락[0085]~[0095]에서 서술한 MOCVD법 또는 PLD 등의 기타 방법에 의한 제1 강유전체의 형성을 미세한 강유전체 전계효과 트랜지스터를 위한 제조방법에서도 채용한다.
4. 도체(4)의 형성
상기 단락[0071]에서 서술한 전자빔 증착이나 스퍼터링법이나 MOCVD법을 미세한 강유전체 전계효과 트랜지스터를 위한 제조방법에서도 채용한다. 도체(4)는 도전성이 좋은 재료라면 어떤 것이어도 좋다. Au나 Pt나 Ir이나 Ru과 같은 금속이어도, TiN이나 TaN과 같은 질화물이어도, IrO2나 RuO2와 같은 산화물이어도 좋다. 또한, 이들의 적층, 예를 들어 Pt/TiN/Ti, IrO2/Ir 등이어도 좋다.
5. 게이트 마스크의 형성
광학노광 또는 전자빔 묘화와 그 후의 현상으로 게이트 마스크를 도체(4) 상에 형성한다.
6. 게이트 에칭
반응성 이온에칭(RIE)법, 이온밀링법 등의 에칭방법에 의하여, 상기 게이트 마스크로 덮여 있지 않은 부분을 위에서부터 도체(4), 제1 강유전체, 절연체(2)의 순서대로 제거하고, 반도체(1)의 표면을 노출시킨다. 이러한 방법에 의하여, 반도체(1) 상에 게이트 스택을 형성할 수 있다. 이와 같은 반도체(1) 상에 형성된 게이트 스택은, 예를 들어 도 22의 (a), (b), (c), (d)에 도시한 바와 같은 단면을 나타낸다. 게이트 에칭의 이방성이 높아 이상적인 경우에는, 도 22의 (a)와 같이 각기둥 형상으로 게이트 스택이 형성된다. 하지만, 실제 에칭에서는 에칭 도중에 게이트 마스크가 후퇴하거나, 2차 생성물이 측면에 부착되거나 함으로써, 도 22의 (b)와 같이 측면에 테이퍼가 부착되는 경우도 있고, 또한 부풀어짐이나 패임이나 불연속한 단차가 남는 경우도 있으며, 모서리가 둥근 느낌을 나타내는 경우도 있다. 더욱이, 강유전체 디바이스의 미세화에 따라 고집적화되어 치밀하게 배치되는 경우에는, 예를 들어 도 22의 (c)와 같이 미세가공에 의하여 측면의 모서리가 둥근 느낌을 나타내고, 1개의 게이트 스택과 그것에 인접하는 게이트 스택 사이의 거리는 게이트 스택의 점유 바닥면의 직경에 가까워진다. 고도로 고집적화된 게이트 스택은, 예를 들어 도 22의 (d)와 같이 보이는 경우도 있다.
7. 이온주입
소스 영역(도 14의 5a)과 드레인 영역(도 14의 6a)을 형성하기 위하여, 반도체(1)가 노출된 표면에 이온 주입법으로 불순물을 도핑한다.
8. 게이트 마스크의 제거
게이트 마스크의 재료가 유기재료인 경우에는, 산소 플라즈마 중에서의 애싱(ashing)에 의하여, 또는 아세톤 등의 유기용제를 사용한 세정에 의하여, 게이트 에칭 후의 게이트 마스크의 잔류물을 제거한다. 상기 게이트 에칭 도중에 게이트 마스크가 결과적으로 전부 자동적으로 소실되는 경우도 있다. 이러한 게이트 에칭 후의 게이트 마스크의 잔류물을 제거하는 공정은, 게이트 에칭 공정 직후에 행할 수도 있다. 이 경우에는, 이온 주입의 공정에서 이온이 제1 강유전체까지 침입하는 것을 도체(4)가 저지한다.
9. 제2 강유전체, 즉 측벽층(8)의 형성
단락[0173], [0174]에 기재된 게이트 에칭 공정에서 에칭 데미지가 게이트 스택의 측면에 발생한다. 보다 상세하게는, 이온 밀링법에서는 주로 에칭된 재료의 게이트 스택의 측면으로의 재부착이 있고, RIE법에서는 반응성 가스와 피에칭 재료의 2차 생성물이 게이트 스택의 측면과 반도체(1)의 표면에도 발생한다.
또한, 단락[0175], [0176]에 기재된 이온 주입 공정에서는, 가속된 이온이 게이트 스택의 측면에도 어느 정도 주입되어, 이온 주입에 의한 데미지가 발생한다.
게이트 스택의 측면에서는 이와 같이, 에칭이나 이온 주입에 의한 손상을 받기 때문에, 예를 들어 게이트 길이 200nm 이하와 같이 미세화된 강유전체 디바이스에서는, 게이트 스택에서 차지하는 측면 근방의 체적이 상대적으로 커져, 에칭 데미지나 이온 주입 데미지의 영향이 보다 현재화하여, 양질의 강유전체 디바이스의 제조가 어려워진다. 예의 연구를 거듭하여, 제2 강유전체, 즉 측벽층(8)을 게이트 스택의 측면에 접촉시키는 것이 적합한 결과를 초래하는 것을 발견하였다. 제2 강유전체는 재료를 한정하지 않는다.
스트론튬과 칼슘과 비스무트와 탄탈의 산화물인 SCBT를 주성분으로 하는 강유전체를 측벽층(8)으로서 게이트 스택의 측면에 접촉시키는 것이 적합한 결과를 초래하는 것을 발견하였다. 예를 들어, 에칭에 의하여 게이트 스택을 형성항 후에, 전면에 MOCVD법에 의하여 SCBT를 주성분으로 하는 강유전체를 두께는 100nm 이하, 보다 바람직하게는 10nm 이하로 형성된다. MOCVD법은, 반도체 상에 게이트 스택이 복수 기립하고 있는 것과 같은 요철이 큰 표면에도 균일하게 박막을 부착시키는 것이 가능하다는 뛰어난 단차 피복성을 특징으로 하여, 측벽층(8)의 형성방법으로서 적합하다.
10. 비유전률 10 이하의 절연체인 보호층(9)의 형성
MOCVD법에 의하여 SCBT를 주성분으로 하는 강유전체를 형성한 후, 보호층(9)으로서 실리콘 산화물이나 알루미늄 산화물 등의 절연체를 더욱 퇴적하는 것도 가능하다. 미세한 강유전체 전계효과 트랜지스터의 고속 동작을 중시할 때에는, 실리콘 산화물이나 알루미늄 산화물 등의 비유전률 10 이하의 비교적 작은 유전률을 가지는 절연체가, 강유전체 전계효과 트랜지스터의 소자간 분리를 목적으로 하는 절연체의 전기용량을 낮추는 것에 도움을 주므로 적합하다. 실리콘 산화물이나 알루미늄 산화물의 퇴적법은, 간단하게는 스퍼터링법으로 퇴적할 수 있고, 그 이외에는 MOCVD법으로도, MOD법으로도 퇴적할 수 있다.
11. 열처리 공정
제1 강유전체의 결정화 또는 다결정화를 위한 열처리를 행한다.
상기 1.에서 11.까지의 공정을 종료한 후, 게이트 전극의 컨택트 구멍뚫기 공정과 게이트 전극·드레인 전극의 구멍뚫기 공정을 거쳐, 미세한 강유전체 디바이스, 이 경우에는 강유전체 전계효과 트랜지스터의 전기적 특성을 측정할 수 있다. 상술한 제조방법에 의한 미세한 강유전체 디바이스의 단면의 개념적 구조도를 도 14에 나타내었다.
미세한 강유전체 디바이스에 이용하는 측벽층(8)의 물리막 두께는 100nm 이하로 얇고, 보다 바람직하게는 10nm 이하로 한다. 미세화에 따라 고집적화된 강유전체 디바이스가 밀집하게 배치되는 경우, 측벽층(8), 보호층(9)의 적층, 즉 인접 디바이스간에서 소자 분리의 역할을 담당하는 절연체는, 보호층(9)에 대하여 측벽층(8)을 상대적으로 얇게 함으로써 비율전률을 낮게, 즉 SiO2 환산 막두께를 크게 할 수 있어, 인접 디바이스 사이에서의 데이터의 오기록을 방지할 수 있다.
더욱이, 제2 강유전체, 즉 측벽층(8)의 형성방법과 이온 주입의 타이밍을 변경한 예로서, 도 17에 기재된 단면의 개념적 구조도를 가지는 강유전체 디바이스의 제조방법의 개요를 나타낸다. 처음으로, 도 14에 기재된 구조를 가지는 미세한 강유전체 디바이스와 같은 방법으로, 게이트 에칭에 의하여 반도체(1) 상에 게이트 스택을 형성한다. 게이트 스택의 측면, 반도체(1)의 노출면, 도체(4)의 표면 상에, 측벽(8)이 되는 SCBT를 주성분으로 하는 강유전체를, MOCVD법에 의하여 형성하고, 그 후에 이방성이 강한 에칭, 예를 들어 RIE법, 이온 밀링법 등으로, 또한 게이트 스택의 측면과 평행한 방향에 의하여 빠르게 에칭이 진행되는 조건을 이용하여, 반도체(1)의 표면이 다시 노출될 때까지 상기 강유전체를 제거한다. MOCVD법에서는 게이트 스택의 측면에도 충분히 강유전체가 퇴적되므로, 이 제거공정을 거치면, 게이트 스택의 측면에 선택적으로 측벽(8)의 강유전체가 남는다.
다음으로, 소스 영역(도 17의 5b)과 드레인 영역(도 17의 6b)을 형성할 목적으로 반도체(1)의 노출된 표면에 이온 주입법으로 불순물을 도핑한다. 이 위의 전면에 비유전률 10 이하의 절연체인 보호층(9)으로서 실리콘 산화물이나 알루미늄 산화물 등의 절연체를 퇴적한다. 제1 강유전체의 결정화 또는 다결정화를 위한 열처리를 행한 후, 게이트 전극의 컨택트 구멍뚫기 공정과 게이트 전극·드레인 전극의 구멍뚫기 공정을 거쳐, 도 17에 기재된 고속 동작성에 뛰어난 강유전체 디바이스, 이 경우에는 강유전체 전계효과 트랜지스터가 형성되어, 그 전기적 특성을 측정할 수 있다. 소스 영역(도 17의 5b)과 드레인 영역(도 17의 6b)을 형성할 목적으로 반도체(1)에 도핑한 불순물은, 이온 주입 직후에는 게이트 스택의 측면보다 바깥측의, 측벽(8) 끝의 근방까지 도달한다. 열처리를 거침으로써, 반도체(1)에 도핑한 불순물은 확산된다. 게이트 스택의 측면에 선택적으로 남는 측벽(8)은 충분히 얇으므로, 확산 후에 불필요한 저항성분이 소스·드레인 사이의 특성에 포함되는 일은 없다.
또한, 제2 강유전체, 즉 측벽층(8)의 형성방법과 이온 주입의 타이밍을 변경한 다른 예로서, 도 20에 기재된 단면의 개념적 구조도를 가지는 강유전체 디바이스의 제조방법의 개요를 나타낸다.
우선, 도 14에 기재된 구조를 가지는 미세한 강유전체 디바이스와 같은 방법으로, 게이트 에칭에 의하여 도체(1) 상에 게이트 스택을 형성한 후, 얕은 소스 영역(도 20의 5c)과 드레인 영역(도 20의 6c)을 형성할 목적으로 반도체(1)가 노출된 표면에 이온 주입법으로 불순물을 얕게 도핑한다. 상기 도핑의 깊이는, 이온 주입시의 가속 에너지의 크기에 의하여 주로 제어할 수 있다. 게이트 스택의 측면, 반도체(1)의 노출면, 도체(4)의 표면 상에, 측벽(8)으로서 MOCVD법에 의하여 SCBT를 주성분으로 하는 강유전체를 형성하고, 그 후에 이방성이 강한 에칭, 예를 들어 RIE법, 이온 밀링법 등으로, 또한 게이트 스택의 측면과 평행한 방향에 의하여 빠르게 에칭이 진행되는 조건을 이용하여, 반도체(1)의 표면이 다시 노출될 때까지 상기 강유전체를 제거한다. 상술한 바와 같이, MOCVD법에서는 게이트 스택의 측면에도 충분히 강유전체가 퇴적되므로, 이 제거공정을 거치면, 게이트 스택의 측면에 선택적으로 강유전체가 남는다.
그 후, 5c와 6c보다 깊은 소스 영역(도 20의 5d)과 드레인 영역(도 20의 6d)을 형성할 목적으로, 이온 주입법으로 불순물을 도핑한다. 이 위의 전면에 비유전률 10 이하의 절연체인 보호층(9)으로서 실리콘 산화물이나 알루미늄 산화물 등의 절연체를 퇴적한다. 제1 강유전체의 결정화 또는 다결정화를 위한 열처리를 행한 후, 게이트 전극의 컨택트 구멍뚫기 공정과 게이트 전극·드레인 전극의 구멍뚫기 공정을 거쳐, 도 20에 기재된 고속동작성에 뛰어나고, 또한 게이트 길이의 미세화에 따르는 소스 영역과 드레인 영역의 근접이 일어나는 소스·드레인 사이의 리크 전류의 증가를 억제하는 효과를 가지는, 강유전체 디바이스, 이 경우에는 강유전체 전계효과 트랜지스터가 형성되어, 그 전기적 특성을 측정할 수 있다.
실시예
(실시예 1)
본원발명에 따른 실시예 1로서, 도 1에 기재된 구조를 가지는 트랜지스터를 제조하였다.
사용한 재료와 두께는, 이하와 같다.
·반도체(1): 소스 영역과 드레인 영역을 사전에 형성한 Si 기판
·절연체(2): HfO2, 두께 7nm
·제1 강유전체, 즉 강유전체(3): SCBT, 두께 200nm
·도체(4): Pt, 두께 200nm,
게이트 길이(소스 영역으로부터 드레인 영역을 향한 게이트 금속의 길이) 10마이크로미터
·소스 영역(5)·드레인 영역(6)의 도전형: n형
·영역(7)의 도전형: p형
절연체(2)인 HfO2는, 펄스 레이저 퇴적법으로 형성하였다. 사용한 레이저는 KrF 엑시머 레이저이다. 레이저 에너지는 1펄스당 250mJ, 펄스의 반복 주파수 2Hz이다. 기판 온도 220℃이다. 도입가스는 질소가스이다. 이 도입가스에 의한 퇴적실의 압력은 0.11Torr(14.7Pa)이다.
강유전체(3)인 SCBT는 도 12에 나타내는 MOCVD 장치를 사용하여 형성하였다.
액체재료
ST-1(농도 0.1M): 0.088sccm
CT-1(농도 0.1M): 0.041sccm
Bi(MMP)3: (농도 0.2M): 0.122sccm
PET(농도 0.1M): 0.032sccm
* 용매는 ECH
기판 온도: 360℃
성막실 압력: 400Pa
산화성 가스: 산소, 1.8SLM
성막시간: 1748초
이 MOCVD법으로 성막한 SCBT의 조성비를 러더퍼드 후방산란분광법(RBS법)으로 분석한 바, 성막 후의 SCBT 내의 스트론튬과 칼슘의 조성비는 MOCVD의 액체재료인 ST-1과 CT-1의 유량의 비와 거의 같았다. 이러한 실시예 1의 강유전체(3)의 스트론튬과 칼슘의 비를 1-x:x로 나타내면, x=0.32이었다.
도체(4)로서 Pt를 전자빔 증착법으로 퇴적한 후, 포토리소그래피법과 이온빔 에칭법으로 불필요한 Pt 부분을 제거하고 게이트 전극(4)을 형성하였다. 게이트 전극 형성 후, SCBT를 결정화시키기 위하여, 대기압 산소 중 800℃에 있어서 30분간 열처리하였다. 측정을 위한 소스 전극과 드레인 전극을 형성하기 위하여, 포토리소그래피법과 이온빔 에칭법으로 SCBT와 HfO2의 적층의 일부를 제거하였다.
[트랜지스터의 전기적 특성의 측정]
실시예 1의 트랜지스터의 드레인 전류(Id)의 게이트 전압(Vg) 의존성(Id-Vg 특성)을 도 2에 나타낸다. 드레인 전극에 드레인 전압(Vd)=0.1V를 인가하고, 소스 전극에 소스 전압(Vs)을 인가하며, 기판전극에 기판 전압(Vsub)을 인가하였다. Vs=Vsub=0V의 조건으로 이 Id-Vg 특성을 측정하였다. 도 2로부터 알 수 있듯이, 게이트 전압(Vg)의 -4V와 6V 사이의 왕복 소인에 대하여, MFIS 트랜지스터 특유의 히스테리시스 곡선이 보이고, 좌우의 히스테리시스 곡선의 차이가 메모리 윈도우이다. Id=2×10-6A를 주는 전압값을 임계값 전압으로 판정하고, 좌측 브랜치(히스테리시스 환형 곡선 중 좌측의 곡선)의 임계값 전압과 우측 브랜치(히스테리시스 환형 곡선 중 우측의 곡선)의 임계값의 차이를 취하면 메모리 윈도우는 0.89V이었다.
다음으로, 펄스 전압 인가에 의하여 2값의 데이터 기록 후의 데이터 보유특성을 나타낸다. 1값에 대응하는 데이터 기록시에 6V로 0.1s의 펄스 전압을 게이트 전극에 인가한 후, 데이터 보유시에 적당한 시간간격으로 판독 동작을 행하였다. 데이터 보유시에는 게이트 전극에 보유전압 1.4V를 인가하였다. 데이터 판독시에는 Vd=0.1V로서 1.1V와 2.1V 사이의 Vg를 소인하고, Id를 측정하며, Id=10-6A가 되는 전압값을 임계값 전압으로 판정하고 이것을 읽어냈다. 도 3의 하측 곡선이 그 결과에 상당한다. 다음으로, 다른 1값에 대응하는 데이터 기록시에 -4V로 0.1s의 펄스전압을 게이트 전극에 인가한 후, 데이터 보유시에 적당한 시간간격으로 판독 동작을 행하였다. 데이터 보유시에는 게이트 전극에 보유전압 1.4V를 인가하였다. 상기와 같은 데이터 판독 동작을 행하고, 임계값 전압을 읽어냈다. 도 3의 상측 곡선이 그 결과에 상당한다. 105초 경과한 후에도 이들 2값에 상당하는 2개의 임계값 전압은 명확하게 구별할 수 있고, 양 곡선의 외삽선을 그려 보면, 임계값 전압의 차이가 10년 후에도 0.1V 이상인 것을 알 수 있다.
(실시예 2)
실시예 2는 실시예 1과는 다른 MOCVD 액체재료의 유량을 채용하고, 성막시간도 변경하였다. 또한, 결정화를 위한 열처리 시간도 변경하였다. 다른 조건은 실시예 1과 같다. 즉,
액체원료
ST-1(농도 0.1M): 0.106sccm
CT-1(농도 0.1M): 0.049sccm
Bi(MMP)3: (농도 0.2M): 0.146sccm
PET(농도 0.1M): 0.038sccm
성막시간: 1457초
열처리 조건: 대기압 산소 중 800℃에 있어서 60분간 열처리
도 4에 Id-Vg 특성을 나타낸다. 도 2와 마찬가지의 측정을 행하여, 게이트 전압의 -4V와 6V 사이의 왕복 소인을 행하였다. Id=2×10-6A로 메모리 윈도우 0.84V를 얻었다.
(실시예 3)
본 실시예에서는, 실시예 1, 2와는 다른 기판 온도를 채용하였다. MOCVD 액체재료의 유량과 성막시간도 변경하였다. 또한, 결정화를 위한 열처리 시간은 1시간으로 하였다. 다른 조건은 실시예 1과 동일하다. 즉,
기판 온도: 450℃
액체원료
ST-1(농도 0.1M): 0.097sccm
CT-1(농도 0.1M): 0.032sccm
Bi(MMP)3: (농도 0.2M): 0.140sccm
PET(농도 0.1M): 0.032sccm
성막시간: 1940초
열처리 조건: 대기압 산소 중 800℃에 있어서 30분간 열처리
한편, 얻어진 SCBT의 막두께는 240nm이었다.
도 5에 Id-Vg 특성을 나타낸다. 도 2와 마찬가지의 측정을 행하여, 게이트 전압의 -4V와 6V 사이의 왕복 소인으로 메모리 윈도우 0.75V(Id=2×10- 6A에 있어서의 값)를 얻었다.
(실시예 4)
본 실시예에서는, 실시예 1~3과 달리, 산화성 가스를 산소와 아르곤의 혼합가스로 하였다.
MOCVD 액체재료의 유량과 성막시간도 변경하였다. 또한, 결정화를 위한 열처리 시간은 1시간으로 하였다. 기판 온도는 400℃이다. 다른 조건은 실시예 1과 동일하다.
즉, 하기와 같다.
산화성 가스: 산소 0.6SLM, 아르곤 1.2SLM
기판 온도: 400℃
액체재료
ST-1(농도 0.1M): 0.106sccm
CT-1(농도 0.1M): 0.049sccm
Bi(MMP)3: (농도 0.2M): 0.156sccm
PET(농도 0.1M): 0.028sccm
성막시간: 1700초
열처리 조건: 대기압 산소 중 800℃에 있어서 30분간 열처리
한편, 얻어진 SCBT의 막두께는 240nm이었다.
도 6에 Id-Vg 특성을 나타낸다. 도 2와 마찬가지의 측정을 행하여, 게이트 전압의 -4V와 6V 사이의 왕복 소인으로 메모리 윈도우 0.67V(Id=2×10- 6A에 있어서의 값)를 얻었다.
(실시예 5)
실시예 5는 Ca와 Sr의 조성비가 같아지는 것과 같은 MOCVD 액체재료의 유량을 채용하고, 성막시간도 변경하였다. 다른 조건은 실시예 1과 동일하다. 즉,
액체재료
ST-1(농도 0.1M): 0.064sccm
CT-1(농도 0.1M): 0.065sccm
Bi(MMP)3: (농도 0.2M): 0.122sccm
PET(농도 0.1M): 0.032sccm
성막시간: 1750초
열처리 조건: 대기압 산소 중 800℃에 있어서 30분간 열처리
도 7에 Id-Vg 특성을 나타낸다. 도 2와 마찬가지의 측정을 행하여, 게이트 전압의 -4V와 6V 사이의 왕복 소인으로 메모리 윈도우 0.62V(Id=2×10- 6A에 있어서의 값)를 얻었다.
(비교예)
본 예에서는, 강유전체로서 SBT를 형성하였다.
액체재료로서 다음 재료를 이용하였다.
다른 점은 실시예 1과 동일하다.
액체재료
ST-1(농도 0.1M): 0.129sccm
Bi(MMP)3: (농도 0.2M): 0.130sccm
PET(농도 0.1M): 0.032sccm
*용매는 ECH
성막시간: 1664초
도 8에 Id-Vg 특성을 나타낸다. 도 2와 마찬가지의 측정을 행하여, 게이트 전압의 -4V와 6V 사이의 왕복 소인으로 메모리 윈도우는 0.46V(Id=2×10- 6A에 있어서의 값)이었다.
(실시예 6)
본원발명에 따른 실시예 6, 7로서, 도 14에 기재된 구조를 가지는 강유전체 전계효과 트랜지스터를 제조하였다.
본 예에서는, 다음 순서로 강유전체 전계효과 트랜지스터를 제조하였다.
1. 반도체(1)의 표면 처리
·Si 기판 클리닝: 완충 HF에 침지하여 표면 산화막을 제거한 후, 초순수로 세정.
2. 절연체(2)의 형성
절연버퍼층 퇴적:
퇴적방법: PLD법
재질: 질소 도핑 HfO2
두께: 7nm
기판 온도: 220℃
3. 제1 강유전체, 즉 강유전체(3)의 형성
·강유전체막 퇴적:
퇴적방법: PLD법
PLD 타겟 조성: Sr0 . 8Ca0 . 2Bi3Ta2Ox
두께: 150nm
기판 온도: 415℃
이 PLD법으로 성막한 SCBT의 조성비를 러더퍼드 후방산란분광법(RBS법)으로 분석한 바, 성막 후의 SCBT 내의 스트론튬과 칼슘의 조성비는 PLD의 타겟 내의 스트론튬과 칼슘의 조성비와 거의 같았다.
4. 도체(4)의 형성
·게이트 전극재료 퇴적: 전자빔 증착법으로 150nm 두께의 Pt를 퇴적.
5. 게이트 마스크의 형성
·전자빔 레지스트 도포: 레지스트재는 SAL601H-SR7.
·전자빔 노광과 포스트 베이크를 거쳐, NMD3으로 현상, 초순수로 린스.
6. 게이트 에칭
·게이트 전극재료 Pt의 에칭:
에칭 방법: 이온빔 에칭(이온 밀링)법
이온 종류: Ar+ 이온
가속 전압: 1.1kV.
·강유전체와 절연버퍼층의 에칭:
에칭 방법: ICP 고밀도 플라즈마형 RIE법
에칭 가스: BCl3과 Ar의 혼합 가스
안테나 RF 전력: 700W
바이어스 전력: 400W.
7. 게이트 마스크의 제거
·잔류 전자빔 레지스트 제거: ICP 고밀도 플라즈마형의 RIE법으로 산소가스를 도입하여 실시.
8. 이온주입
·이온주입:
주입이온: P+ 이온,
가속 에너지: 15keV
도스양: 1.5×1014cm-2.
9. 제2 강유전체, 즉 측벽층(8)의 형성
·MOCVD로 SCBT를 퇴적:
산화성 가스: 산소 1.8SLM
기판 온도: 360℃
액체재료
ST-1(농도 0.1M): 0.088sccm
CT-1(농도 0.1M): 0.041sccm
Bi(MMP)3: (농도 0.2M): 0.122sccm
PET(농도 0.1M): 0.032sccm
성막시간: 300초
두께: 28nm
10. 비유전률 10 이하의 절연체인 보호층(9)의 형성
·RF 마그네트론 스퍼터링법으로 200nm 두께의 SiO2를 퇴적
11. 열처리 공정
·열처리: 대기압 산소 분위기 하에서 813℃로 30분
12. 컨택트 구멍 형성
·게이트 컨택트 구성 형성: 포토리소그래피와 이온빔 에칭으로 게이트 컨택트 구멍을 형성한 후, Ti를 전자빔 증착하여, 포토레지스트를 리프트오프법으로 제거
·소스·드레인 컨택트 구멍 형성: 포토리소그래피와 이온빔 에칭으로 소스·드레인 컨택트 구멍을 형성한 후, 포토레지스트를 제거
실시예 6에서 제조한 게이트 길이가 약 150nm인 강유전체 전계효과 트랜지스터의 단면을 주사형 전자현미경으로 관찰하였다.
(실시예 6에서 제조한 강유전체 전계효과 트랜지스터의 특성 평가)
도 9는 Id-Vg 특성이고, 게이트 전압의 -4V와 6V 사이의 왕복 소인으로, 메모리 윈도우는 0.89V(Id=1×10- 7에 있어서의 값)이었다. 도 10은 고쳐쓰기 횟수 내성 테스트 결과이다. 펄스 높이 +6V로 펄스폭 10마이크로초의 양극성 펄스와 펄스 높이 -4V로 펄스폭 10마이크로초의 음극성 펄스를 연속하여 가한 전압파를 1주기로 하는 기록 펄스 사이클을 반복하여 게이트 전극에 주고, 그 동안에는 소스 전압, 드레인 전압, 기판 전압은 모두 0으로 하였다.
도 10의 도면 속 마커 부분에서 기록 펄스의 공급을 일단 멈추고, 드레인 전압 0.1V의 조건으로 Id-Vg 특성을 측정하였다. 게이트 전압은 -4V와 6V 사이, 왕복 소인하였다. 얻어진 Id-Vg 곡선의 좌측의 브랜치가 Id=1×10-6A가 되는 전압값이 좌측 브랜치의 임계값 전압(Vthl)이고, 우측의 브랜치가 Id=1×10-6A가 되는 전압값이 우측 브랜치의 임계값 전압(Vthr)이다. 이 판독 동작이 종료되면 기록 펄스 사이클 공급을 개시하여, 기록 펄스 사이클의 공급이 누적 109회까지 Vthl과 Vthr을 측정하였다. 도 10으로부터 109회까지의 고쳐쓰기 내성이 있다는 것을 알 수 있다.
도 11은 데이터 보유 특성 결과이다. 6V로 0.1s의 펄스를 게이트 전극에 인가한 후, 데이터 보유 모드에 들어가 적당한 시간간격으로 판독 동작을 행하였다. 데이터 보유시에는 게이트 전극에 보유전압 1.4V를 인가하였다. 판독시에는 Vd=0.1V로서 1.0V와 2.1V 사이의 Vg를 소인하고, Id를 측정하며, Id=10-5A가 되는 전압값(임계값 전압)을 읽어냈다. 도 9의 하측 곡선이 그 결과이다. 또한, -4V로 0.1s의 펄스를 게이트 전극에 인가한 후, 데이터 보유 모드에 들어가 적당한 시간간격으로 판독 동작을 행하였다. 데이터 보유시에는 게이트 전극에 보유전압 1.4V를 주었다. 상기와 같이 판독 동작을 행하고, 임계값 전압을 읽어냈다. 도 9의 상측 곡선이 그 결과이다. 5.625×105초(약 1주간) 경과한 후에도 양쪽 상태의 임계값은 명확하게 구별할 수 있었다.
(실시예 7)
본원발명에 따른 실시예 7로서, 도 14에 기재된 구조를 가지는 강유전체 전계효과 트랜지스터를 제조하였다.
본 예에서는, 다음 순서로 강유전체 전계효과 트랜지스터를 제조하였다.
1. 반도체(1)의 표면 처리
·Si 기판 클리닝: 완충 HF에 침지하여 표면 산화막을 제거한 후, 초순수로 세정.
2. 절연체(2)의 형성
·절연버퍼층 퇴적: PLD법으로 질소 도핑의 7nm 두께의 HfO2를 퇴적.
기판 온도: 220℃
3. 제1 강유전체, 즉 강유전체(3)의 형성
·강유전체막 퇴적: PLD법으로 SCBT를 150nm 퇴적. 기판 온도 415℃.
4. 도체(4)의 형성
·게이트 전극재료 퇴적: 전자빔 증착법으로 150nm 두께의 Pt를 퇴적.
5. 게이트 마스크의 형성
·전자빔 레지스트 도포: 레지스트재는 SAL601H-SR7.
·전자빔 노광과 포스트 베이크를 거쳐, NMD3으로 현상, 초순수로 린스.
6. 게이트 에칭
·게이트 전극재료 Pt의 에칭: 이온빔 에칭(이온 밀링)법으로 Ar+ 이온의 가속 전압은 1.1kV.
·강유전체와 절연버퍼층의 에칭: ICP 고밀도 플라즈마형 RIE법. 에칭 가스는 BCl3과 Ar의 혼합 가스. 안테나 RF 전력 600W이고 바이어스 전력은 400W.
7. 게이트 마스크의 제거
·잔류 전자빔 레지스트 제거: ICP 고밀도 플라즈마형의 RIE법으로 산소가스를 도입하여 실시.
8. 이온주입
·이온주입:
주입이온: P+ 이온,
가속 에너지: 10keV
도스양: 1.0×1014cm-2.
9. 제2 강유전체, 즉 측벽층(8)의 형성
·MOCVD로 SCBT를 퇴적:
산화성 가스: 산소 1.8SLM
기판 온도: 360℃
성막실압력: 400Pa
액체원료
ST-1(농도 0.1M): 0.104sccm
CT-1(농도 0.1M): 0.025sccm
Bi(MMP)3: (농도 0.2M): 0.122sccm
PET(농도 0.1M): 0.032sccm
성막시간: 230초
두께: 22nm
10. 비유전률 10 이하의 절연체인 보호층(9)의 형성
·RF 마그네트론 스퍼터링법으로 SiO2를 300nm 두께로 퇴적
11. 열처리 공정
·열처리: 대기압 산소 분위기 하에서 813℃로 30분
12. 컨택트 구멍 형성
·게이트 컨택트 구성 형성: 포토리소그래피와 이온빔 에칭으로 게이트 컨택트 구멍을 형성한 후, Ti를 전자빔 증착하여, 포토레지스트를 리프트오프법으로 제거
·소스·드레인 컨택트 구멍 형성: 포토리소그래피와 이온빔 에칭으로 소스·드레인 컨택트 구멍을 형성한 후, 포토레지스트를 제거
실시예 7로 제조한 게이트 길이가 140nm인 강유전체 전계효과 트랜지스터의 단면을 집속 Ga 이온빔 가공 후에 주사형 전자현미경으로 관찰하였다. 도 14에 나타내는 구조인 것을 확인하였다. 제1 강유전체, 즉 강유전체(3)는 PLD법으로, 제2 강유전체, 즉 측벽층(8)은 MOCVD법으로, 양자는 다른 방법으로 성막되었는데, 같은 종류의 SCBT 재료이므로 주사형 전자현미경으로는 강유전체(3)와 측벽층(8)과의 경계는 판별하기 어려우며, 도체(4)의 Pt가 SCBT에 포함되어 보호층(9)의 SiO2로부터는 격리되어 있는 듯이 보였다.
(실시예 7로 제조한 강유전체 전계효과 트랜지스터의 특성 평가)
도 13은 Id-Vg 특성이고, 게이트 전압의 -4V와 6V 사이의 왕복 소인으로, 메모리 윈도우는 0.98V(Id=1×10- 7에 있어서의 값)이었다. Id-Vg 특성을 취하였을 때의 다른 전압조건은 다음과 같다. 드레인 전압 0.1V, 소스 전압 0V, 기판 전압 0V.
(실시예 8)
본원발명에 따른 실시예 8로서, 도 17에 기재된 구조를 가지는 강유전체 전계효과 트랜지스터를 제조하였다.
본 예에서는, 다음 순서로 강유전체 전계효과 트랜지스터를 제조하였다.
1. 반도체(1)의 표면 처리
·Si 기판 클리닝: 완충 HF에 침지하여 표면 산화막을 제거한 후, 초순수로 세정.
2. 절연체(2)의 형성
절연버퍼층 퇴적:
퇴적 방법: PLD법
재질: 질소 도핑 HfO2
두께: 7nm
기판 온도: 220℃.
3. 제1 강유전체, 즉 강유전체(3)의 형성
강유전체막 퇴적:
퇴적 방법: PLD법
재질: SCBT
두께: 150nm
기판 온도: 415℃.
4. 도체(4)의 형성
·게이트 전극재료 퇴적: 전자빔 증착법으로 150nm 두께의 Pt를 퇴적.
5. 게이트 마스크의 형성
·전자빔 레지스트 도포: 레지스트재는 SAL601H-SR7.
·전자빔 노광과 포스트 베이크를 거쳐, NMD3으로 현상, 초순수로 린스.
6. 게이트 에칭
·게이트 전극재료 Pt의 에칭:
이온빔 에칭(이온 밀링)법
Ar+ 이온
가속 전압: 1.1kV.
·강유전체와 절연버퍼층의 에칭:
ICP 고밀도 플라즈마형 RIE법
에칭 가스는 BCl3과 Ar의 혼합 가스
안테나 RF 전력: 700W
바이어스 전력: 400W.
7. 게이트 마스크의 제거
·잔류 전자빔 레지스트 제거: ICP 고밀도 플라즈마형의 RIE법으로 산소가스를 도입하여 실시.
8. 제2 강유전체, 즉 측벽층(8)의 형성
·MOCVD로 SCBT를 퇴적:
산화성 가스: 산소 1.8SLM
기판 온도: 360℃
액체재료
ST-1(농도 0.1M): 0.088sccm
CT-1(농도 0.1M): 0.041sccm
Bi(MMP)3: (농도 0.2M): 0.122sccm
PET(농도 0.1M): 0.052sccm
성막시간: 520초
두께: 53nm
·상기 MOCVD로 퇴적한 SCBT의 에칭.
비게이트 부분의 실리콘 표면이 노출될 때까지 마스크 레스로 에칭. ICP 고밀도 플라즈마형의 RIE법으로 에칭하였다. 에칭가스는 BCl3와 Ar의 혼합 가스. 안테나 RF 전력 600W이고 바이어스 전력은 300W. MOCVD법은 단차 부분의 피복성이 양호하므로, 게이트 측면 부분의 SCBT는 이 에칭 공정을 거쳐도 남는다.
9. 이온주입
주입이온: P+ 이온
가속 에너지: 15keV
도스양: 1.5×1014cm-2
10. 비유전률 10 이하의 절연체인 보호층(9)의 형성
형성방법: RF 마그네트론 스퍼터링법
재질: SiO2
두께: 200nm
11. 열처리 공정
·열처리: 대기압 산소 분위기 하에서 813℃로 30분
12. 컨택트 구멍 형성
·게이트 컨택트 구멍 형성: 포토리소그래피와 이온빔 에칭으로 형성한 후, Ti를 전자빔 증착하여, 포토레지스트를 리프트오프법으로 제거
·소스·드레인 컨택트 구멍 형성: 포토리소그래피와 이온빔 에칭으로 형성한 후, 포토레지스트를 제거
실시예 8로 제조한 게이트 길이가 150nm인 강유전체 전계효과 트랜지스터의 단면을 주사형 전자현미경으로 관찰하였다. 한편, 측벽층(8)과 보호층(9)이 게이트 스택의 측면에 남아 있는 것도 이 관찰에 의하여 확인하였다.
(실시예 8로 제조한 강유전체 전계효과 트랜지스터의 특성 평가)
도 15는 고쳐쓰기 횟수 내성 테스트 결과이다. 펄스 높이 +6V로 펄스폭 10마이크로초의 양극성 펄스와 펄스 높이 -4V로 펄스폭 10마이크로초의 음극성 펄스를 연속하여 인가한 전압파를 1주기로 하는 기록 펄스 사이클을 반복하여 게이트 전극을 인가하고, 그 동안에는 소스 전압, 드레인 전압, 기판 전압은 모두 0으로 하였다. 도 15의 도면 속 마커 부분에서 기록 펄스의 공급을 일단 멈추고, 드레인 전압 0.1V의 조건으로 Id-Vg 특성을 측정하였다. 게이트 전압은 -3V와 5V 사이, 왕복 소인하였다. 얻어진 Id-Vg 곡선의 좌측의 브랜치가 Id=1×10-6A가 되는 전압값이 좌측 브랜치의 임계값 전압(Vthl)이고, 우측의 브랜치가 Id=1×10-7A가 되는 전압값이 우측 브랜치의 임계값 전압(Vthr)이다. 이 판독 동작이 종료되면 기록 펄스 사이클 공급을 개시하여, 기록 펄스 사이클의 공급이 누적 108회까지 Vthl과 Vthr을 측정하였다.
도 10으로부터 108회까지의 고쳐쓰기 내성이 있다는 것을 알 수 있다. 도 16은 데이터 보유 특성 결과이다. 6V로 0.1s의 펄스를 게이트 전극에 인가한 후, 데이터 보유 모드에 들어가 적당한 시간간격으로 판독 동작을 행하였다. 데이터 보유시에는 게이트 전극에 보유전압 1.0V를 인가하였다. 판독시에는 Vd=0.1V로 하고 게이트 전극에 1.3V를 인가하고, Id를 측정하였다. 도 16의 상측 곡선(온 상태)이 그 결과이다. 또한, -4V로 0.1s의 펄스를 게이트 전극에 인가한 후, 데이터 보유 모드에 들어가 적당한 시간간격으로 판독 동작을 행하였다. 데이터 보유시에는 게이트 전극에 보유전압 1.0V를 주었다. 상기 판독시에는 Vd=0.1V로 하고 게이트 전극에 1.3V를 인가하고, Id를 측정하였다. 도 16의 하측 곡선(오프 상태)이 그 결과이다. 1주간 이상 후인 6.3×105초 경과한 후에도 온 상태와 오프 상태는 명확하게 구별할 수 있었다.
(실시예 9)
본원발명에 따른 실시예 9로서, 도 20에 기재된 구조를 가지는 강유전체 전계효과 트랜지스터를 제조하였다.
본 예에서는, 이온 주입 공정을 2번 행하였다.
주된 프로세스의 순서를 다음에 나타낸다.
1. 반도체(1)의 표면 처리
·Si 기판 클리닝: 완충 HF에 침지하여 표면 산화막을 제거한 후, 초순수로 세정.
2. 절연체(2)의 형성
·절연버퍼층 퇴적:
성막 방법: PLD법
막조성: 질소 도핑 HfO2
막두께: 7nm
기판 온도: 220℃.
3. 제1 강유전체, 즉 강유전체(3)의 형성
강유전체막 퇴적:
성막 방법: PLD법
PLD 타겟 조성: Sr0 . 8Ca0 . 2Bi3Ta2Ox
막두께: 150nm
기판 온도: 415℃.
4. 도체(4)의 형성
·게이트 전극재료 퇴적: 전자빔 증착법으로 150nm 두께의 Pt를 퇴적.
5. 게이트 마스크의 형성
·전자빔 레지스트 도포: 레지스트재는 SAL601H-SR7.
·전자빔 노광과 포스트 베이크를 거쳐, NMD3으로 현상, 초순수로 린스.
6. 게이트 에칭
·게이트 전극재료 Pt의 에칭: 이온빔 에칭(이온 밀링)법으로 Ar+ 이온의 가속 전압은 1.1kV.
·강유전체와 절연버퍼층의 에칭: ICP 고밀도 플라즈마형 RIE법. 에칭 가스는 BCl3과 Ar의 혼합 가스. 안테나 RF 전력 700W이고 바이어스 전력은 400W.
7. 게이트 마스크의 제거
·잔류 전자빔 레지스트 제거: ICP 고밀도 플라즈마형의 RIE법으로 산소가스를 도입하여 실시.
8. 이온주입1(1번째 이온주입)
주입이온: P+ 이온
도스양: 1.0×1013cm-2
가속 에너지: 10keV
9. 제2 강유전체, 즉 측벽층(8)의 형성
·MOCVD로 SCBT 퇴적:
산화성 가스: 산소 1.8SLM
기판 온도: 360℃
액체원료
ST-1(농도 0.1M): 0.088sccm
CT-1(농도 0.1M): 0.041sccm
Bi(MMP)3: (농도 0.2M): 0.122sccm
PET(농도 0.1M): 0.052sccm
성막시간: 520초
두께: 51nm
·상기 MOCVD로 퇴적한 SCBT의 에칭.
비게이트 부분의 실리콘 표면이 노출될 때까지 마스크 레스로 에칭. ICP 고밀도 플라즈마형의 RIE법으로 에칭하였다. 에칭가스는 BCl3와 Ar의 혼합 가스. 안테나 RF 전력 600W이고 바이어스 전력은 300W. MOCVD법은 단차 부분의 피복성이 양호하므로, SCBT는 이 에칭 공정을 거쳐도 게이트 스택의 측면에 남는다.
10. 이온주입2(2번째 이온주입)
주입이온: P+ 이온
가속 에너지: 15keV
도스양: 1.5×1014cm-2
11. 비유전률 10 이하의 절연체인 보호층(9)의 형성
형성방법: RF 마그네트론 스퍼터링법
재질: SiO2
두께: 200nm
12. 열처리 공정
·열처리: 대기압 산소 분위기 하에서 813℃로 30분
13. 컨택트 구멍 형성
·게이트 컨택트 구멍 형성: 포토리소그래피와 이온빔 에칭으로 형성한 후, Ti를 전자빔 증착하여, 포토레지스트를 리프트오프법으로 제거
·소스·드레인 컨택트 구멍 형성: 포토리소그래피와 이온빔 에칭으로 형성한 후, 포토레지스트를 제거
실시예 9로 제조한 게이트 길이가 130nm인 강유전체 전계효과 트랜지스터의 단면을 주사형 전자현미경으로 관찰하였다. 한편, 측벽층(8)과 보호층(9)이 측면에 남아 있는 것도 이 관찰에 의하여 확인하였다.
(실시예 9로 제조한 강유전체 전계효과 트랜지스터의 특성 평가)
도 18은 Id-Vg 특성이고, 게이트 전압의 -4V와 6V 사이의 왕복 소인으로, 메모리 윈도우는 1.06V(Id=1×10- 7A에 있어서의 값)이었다.
도 19는 데이터 보유 특성 결과이다. 6V에서 0.1s의 펄스를 게이트 전극에 인가한 후, 데이터 보유 모드에 들어가 적당한 시간간격으로 판독 동작을 행하였다. 데이터 보유시에는 게이트 전극에 보유 전압 1.4V를 인가하였다. 판독시에는 Vd=0.1V로 하여 1.0V와 2.1V 사이의 Vg를 소인하고, Id를 측정하며, Id=10-5A가 되는 전압값(임계값 전압)을 읽어냈다. 도 9의 하측 곡선이 그 결과이다.
또한, -4V로 0.1s의 펄스를 게이트 전극에 인가한 후, 데이터 보유 모드에 들어가 적당한 시간간격으로 판독 동작을 행하였다. 데이터 보유시에는 게이트 전극에 보유 전압 1.4V를 주었다. 상기와 같이 판독 동작을 행하고, 임계값 전압을 읽어냈다. 도 9의 상측 곡선이 그 결과이다. 5.625×105초(약 1주간) 경과 후에도 양쪽 상태의 임계값은 명확하게 구별할 수 있었다.
(실시예 10)
본원발명에 따른 실시예 10으로서, 도 14에 기재된 구조를 가지고, 제1 강유전체, 즉 강유전체(3)로서 SCBT를 PLD법으로 120nm 형성하고, 제2 강유전체, 즉 측벽층(8)으로서 SCBT를 MOCVD법으로 8nm 형성한 강유전체 전계효과 트랜지스터를 제조하였다. 제조의 순서를 이하에 나타낸다.
1. 반도체(1)의 표면 처리
·Si 기판 클리닝: 완충 HF에 침지하여 표면 산화막을 제거한 후, 초순수로 세정.
2. 절연체(2)의 형성
·절연버퍼층 퇴적: PLD법으로 질소 도핑의 7nm 두께의 HfO2를 퇴적. 기판 온도 220℃.
3. 제1 강유전체, 즉 강유전체(3)의 형성
·강유전체막 퇴적:
퇴적 방법: PLD법
재질: SCBT
두께: 120nm
기판 온도: 415℃.
4. 도체(4)의 형성
·게이트 전극재료 퇴적:
퇴적 방법: 스퍼터 증착법
두께: 120nm
재질: Pt.
5. 게이트 마스크의 형성
·무기 마스크용에 스퍼터 증착법으로 200nm 두께의 SiO2를 퇴적.
·전자빔 레지스트 도포: 레지스트재는 SAL601H-SR7.
·전자빔 노광과 포스트 베이크를 거쳐, NMD3으로 현상, 초순수로 린스.
·SiO2를 ICP 고밀도 플라즈마형의 RIE법으로 에칭하여 무기 마스크를 형성. 에칭가스는 CF4와 Ar의 혼합가스.
6. 게이트 에칭
·게이트 전극재료 Pt의 에칭:
에칭법: 이온빔 에칭(이온 밀링)법
이온: Ar+ 이온
가속 전압: 1.1kV
·강유전체와 절연버퍼층의 에칭:
에칭법: ICP 고밀도 플라즈마형 RIE법
에칭 가스: BCl3과 Ar의 혼합 가스
안테나 RF 전력: 600W
바이어스 전력: 400W
7. 게이트 마스크의 제거
·잔류 전자빔 레지스트 제거: ICP 고밀도 플라즈마형의 RIE법으로 산소가스를 도입하여 실시.
8. 이온주입
·이온주입:
주입이온: P+ 이온
가속 에너지: 12keV
도스양: 6×1013cm-2.
9. 제2 강유전체, 즉 측벽층(8)의 형성
·MOCVD로 SCBT를 퇴적:
산화성 가스: 산소 1.8SLM
기판 온도: 360℃
성막실 압력: 400Pa
액체원료
ST-1(농도 0.1M): 0.088sccm
CT-1(농도 0.1M): 0.041sccm
Bi(MMP)3: (농도 0.2M): 0.134sccm
PET(농도 0.1M): 0.052sccm
성막시간: 78초
두께: 8nm
10. 비유전률 10 이하의 절연체인 보호층(9)의 형성
·RF 마그네트론 스퍼터링법으로 SiO2를 200nm 두께로 퇴적
11. 열처리 공정
·열처리: 대기압 산소 분위기 하에서 813℃로 30분
12. 컨택트 구멍 형성
·게이트 컨택트 구멍 형성: 포토리소그래피와 이온빔 에칭으로 게이트 컨택트 구멍을 형성한 후, Ti를 전자빔 증착하여, 포토레지스트를 리프트오프법으로 제거
·소스·드레인 컨택트 구멍 형성: 포토리소그래피와 이온빔 에칭으로 소스·드레인 컨택트 구멍을 형성한 후, 포토레지스트를 제거
실시예 10으로 제조한 게이트 길이가 160nm인 강유전체 전계효과 트랜지스터의 단면을 집속 Ga 이온빔 가공 후에 주사형 전자현미경으로 관찰하였다. 도 14의 구조로 게이트 스택의 바깥측을 보호층(9)인 SiO2의 두꺼운 막이 감싸고 있는 것을 확인하였다. 측벽층(8)의 SCBT는 너무 얇아 주사형 전자현미경의 관찰로는 명료하게 확인할 수 없었다.
(실시예 10으로 제조한 강유전체 전계효과 트랜지스터의 특성 평가)
도 21은 Id-Vg 특성이며, 게이트 전압의 -4V와 6V 사이의 왕복 소인으로, 메모리 윈도우는 0.88V(Id=1×10- 8A에 있어서의 값)이었다. Id-Vg 특성을 취하였을 때의 다른 전압 조건은 이하와 같다. 드레인 전압 0.1V, 소스 전압 0V, 기판 전압 0V.
상술한 실시예 6, 7, 8, 9, 10의 어떤 경우에도 게이트 에칭으로 형성된 게이트 스택의 측면에 제2 강유전체와 비유전률 10 이하의 절연체를 이 순서대로 적층하고, 열처리를 거쳐, 뛰어난 MFIS형의 강유전체 전계효과 트랜지스터를 실현하고 있다.
이상의 실시예는 모두 MFIS형의 강유전체 디바이스에 관한 것이지만, 특허문헌 5에 개시되어 있는 바와 같은 MFS형의 강유전체 디바이스에 대하여도 MFIS형과 마찬가지의 제조방법을 적용할 수 있다.
1: 반도체
2: 절연체
3: 강유전체
4: 도체(게이트 전극)
5, 5a: 반도체 내의 소스 영역
6, 6a: 반도체 내의 드레인 영역
7: 반도체 내의 소스 영역과 드레인 영역을 제외하는 영역
8: 제2 강유전체인 측벽층
9: 비유전률 10 이하의 절연체인 보호층
20: 기화관
22: 기화부
93: 캐리어 가스
92: 가스통로
94: 가스 도입구
95: 원료용액
96: 원료공급구멍
97: 가스출구
98: 분산부

Claims (30)

  1. 반도체 상에 절연체, 제1 강유전체, 도체가 이 순서대로 퇴적된 적층 구조, 또는 반도체 상에 제1 강유전체, 도체가 이 순서대로 퇴적된 적층 구조 중 어느 것을 가지고, 상기 제1 강유전체는 스트론튬을 포함하는 착체, 칼슘을 포함하는 착체, 비스무트를 포함하는 착체와 탄탈을 포함하는 착체를 용매에 용해한 원료용액을 반송가스 중에 분산한 기액 2상 상태의 원료가스를, 기액 2상 상태를 유지한 상태로 기화실에 도입하여 기화실에 있어서 기화를 행한 후, 성막실로 도입하는 유기금속 기상성장법에 의하여 제작하는 강유전체 디바이스의 제조방법이고, 상기 칼슘을 포함하는 착체가 Ca[Ta(OC2H5)5(OC2H4OCH3)]2인 것을 특징으로 하는 강유전체 디바이스의 제조방법.
  2. 반도체 상에 절연체, 제1 강유전체, 도체가 이 순서대로 퇴적된 적층으로 이루어지는 게이트 스택, 또는 제1 강유전체, 도체가 이 순서대로 퇴적된 적층으로 이루어지는 게이트 스택 중 어느 것을 가지고, 상기 게이트 스택 측면의 적어도 제1 강유전체에 접촉하도록 제2 강유전체를 적층하고 이어서 비유전률 10 이하의 절연체를 적층한 후, 제1 강유전체의 결정화 또는 다결정화를 위한 열처리를 행하는 것을 특징으로 하는 강유전체 디바이스의 제조방법.
  3. 제 2 항에 있어서,
    반도체 상에 절연체, 제1 강유전체, 도체가 이 순서대로 퇴적된 적층으로 이루어지는 게이트 스택, 또는 제1 강유전체, 도체가 이 순서대로 퇴적된 적층으로 이루어지는 게이트 스택 중 어느 것을 형성하고, 상기 게이트 스택 측면의 적어도 제1 강유전체에 접촉하도록 스트론튬과 칼슘과 비스무트와 탄탈의 산화물을 성분으로 하는 제2 강유전체를 유기금속 기상성장법으로 제작하는 것을 특징으로 하는 강유전체 디바이스의 제조방법.
  4. 제 3 항에 있어서,
    상기 제2 강유전체는 5nm 이상 100nm 이하의 두께인 것을 특징으로 하는 강유전체 디바이스의 제조방법.
  5. 제 4 항에 있어서,
    상기 제2 강유전체는 5nm 이상 10nm 이하의 두께인 것을 특징으로 하는 강유전체 디바이스의 제조방법.
  6. 제 2 항에 있어서,
    상기 제2 강유전체가, 스트론튬과 칼슘과 비스무트와 탄탈을 포함하는 착체를 용매에 용해한 원료용액을 반송가스 중에 분산한 기액 2상 상태의 원료가스를, 기액 2상 상태를 유지한 상태로 기화실에 도입하여 기화실에 있어서 기화를 행한 후, 성막실로 도입하는 유기금속 기상성장법에 의하여 제작되는 것을 특징으로 하는 강유전체 디바이스의 제조방법.
  7. 제 2 항에 있어서,
    상기 제2 강유전체를 제작한 후, 상기 게이트 스택 측면의 제2 강유전체를 남기고 비게이트부의 반도체 표면의 제2 강유전체를 제거하며, 그 상태로 반도체 표면에 소스·드레인 영역을 형성하는 강유전체 디바이스의 제조방법.
  8. 제 7 항에 있어서,
    상기 제2 강유전체의 제거는 마스크 레스로 행하는 강유전체 디바이스의 제조방법.
  9. 제 7 항에 있어서,
    상기 반도체 표면의 제2 강유전체의 제거는 RIE법에 의하여 행하는 강유전체 디바이스의 제조방법.
  10. 제 1 항에 있어서,
    상기 제1 강유전체의 성분은 스트론튬과 칼슘과 비스무트와 탄탈의 산화물로서, 스트론튬과 칼슘의 비를 1-x:x로 나타내었을 때에 x가 0.5 이하인 것을 특징으로 하는 강유전체 디바이스의 제조방법.
  11. 제 2 항에 있어서,
    상기 제2 강유전체의 성분은 스트론튬과 칼슘과 비스무트와 탄탈의 산화물로서, 스트론튬과 칼슘의 비를 1-x:x로 나타내었을 때에 x가 0.5 이하인 것을 특징으로 하는 강유전체 디바이스의 제조방법.
  12. 제 1 항에 있어서,
    게이트 길이가 200nm 이하인 강유전체 디바이스의 제조방법.
  13. 제 12 항에 있어서,
    상기 게이트 길이가 130nm 이상인 강유전체 디바이스의 제조방법.
  14. 제 13 항에 있어서,
    상기 게이트 길이가 160nm 이하인 강유전체 디바이스의 제조방법.
  15. 반도체 상에 절연체, 제1 강유전체, 도체가 이 순서대로 퇴적된 적층 구조, 또는 반도체 상에 제1 강유전체, 도체가 이 순서대로 퇴적된 적층 구조 중 어느 것을 가지고, 상기 제1 강유전체는 스트론튬과 칼슘과 비스무트와 탄탈의 산화물을 성분으로 하는 강유전체이고, 상기 제1 강유전체의 게이트 길이가 200nm 이하인 강유전체 디바이스.
  16. 제 15 항에 있어서,
    고쳐쓰기 내성이 적어도 108보다 많은 강유전체 디바이스.
  17. 제 16 항에 있어서,
    상기 제1 강유전체는, 스트론튬을 포함하는 착체, 칼슘을 포함하는 착체, 비스무트를 포함하는 착체와 탄탈을 포함하는 착체를 용매에 용해한 원료용액을 반송가스 중에 분산한 기액 2상 상태의 원료가스를, 기액 2상 상태를 유지한 상태로 기화실에 도입하여 기화실에 있어서 기화를 행한 후, 성막실로 도입하는 유기금속 기상성장법에 의하여 형성되고, 상기 칼슘을 포함하는 착체가 Ca[Ta(OC2H5)5(OC2H4OCH3)]2인 것을 특징으로 하는 강유전체 디바이스.
  18. 반도체 상에 절연체, 제1 강유전체, 도체가 이 순서대로 적층되어 이루어지는 게이트 스택, 또는 제1 강유전체, 도체가 이 순서대로 적층되어 이루어지는 게이트 스택 중 어느 것을 가지고, 상기 제1 강유전체는 스트론튬과 칼슘과 비스무트와 탄탈의 산화물을 성분으로 하는 강유전체이고, 상기 제1 강유전체의 게이트 길이가 200nm 이하이며, 상기 게이트 스택 측면의 적어도 제1 강유전체에 접촉하도록 제2 강유전체와 비유전률 10 이하의 절연체가 이 순서대로 적층되어 있는 것을 특징으로 하는 강유전체 디바이스.
  19. 제 15 항에 있어서,
    고쳐쓰기 내성이 적어도 108보다 많은 강유전체 디바이스.
  20. 제 18 항에 있어서,
    상기 비유전률 10 이하의 절연체를 적층한 후, 제1 강유전체의 결정화 또는 다결정화를 위한 열처리를 행하고 있는 강유전체 디바이스.
  21. 제 18 항에 있어서,
    상기 제1 강유전체 및 제2 강유전체 중 적어도 하나는, 스트론튬을 포함하는 착체, 칼슘을 포함하는 착체, 비스무트를 포함하는 착체와 탄탈을 포함하는 착체를 용매에 용해한 원료용액을 반송가스 중에 분산한 기액 2상 상태의 원료가스를, 기액 2상 상태를 유지한 상태로 기화실에 도입하여 기화실에 있어서 기화를 행한 후, 성막실로 도입하는 유기금속 기상성장법에 의하여 형성되고, 상기 칼슘을 포함하는 착체가 Ca[Ta(OC2H5)5(OC2H4OCH3)]2인 것을 특징으로 하는 강유전체 디바이스.
  22. 제 15 항에 있어서,
    상기 게이트 길이가 130nm 이상인 강유전체 디바이스.
  23. 제 22 항에 있어서,
    상기 게이트 길이가 160nm 이하인 강유전체 디바이스.
  24. 제 18 항에 있어서,
    상기 제2 강유전체는 스트론튬과 칼슘과 비스무트와 탄탈의 산화물을 성분으로 하는 강유전체인 것을 특징으로 하는 강유전체 디바이스.
  25. 제 18 항에 있어서,
    반도체 표면에는 그 열산화물을 실질적으로 포함하고 있지 않은 것을 특징으로 하는 강유전체 디바이스.
  26. 제 18 항에 있어서,
    상기 제1 강유전체는, 소스·드레인에 주입하는 불순물을 포함하고 있지 않은 것을 특징으로 하는 강유전체 디바이스.
  27. 제 18 항에 있어서,
    상기 제2 강유전체는 5nm 이상 100nm 이하의 두께인 것을 특징으로 하는 강유전체 디바이스.
  28. 제 27 항에 있어서,
    상기 제2 강유전체는 5nm 이상 10nm 이하의 두께인 것을 특징으로 하는 강유전체 디바이스.
  29. 제 18 항에 있어서,
    상기 제1 강유전체의 성분은 스트론튬과 칼슘과 비스무트와 탄탈의 산화물로서, 스트론튬과 칼슘의 비를 1-x:x로 나타내었을 때에 x가 0.5 이하인 것을 특징으로 하는 강유전체 디바이스.
  30. 제 18 항에 있어서,
    상기 제2 강유전체의 성분은 스트론튬과 칼슘과 비스무트와 탄탈의 산화물로서, 스트론튬과 칼슘의 비를 1-x:x로 나타내었을 때에 x가 0.5 이하인 것을 특징으로 하는 강유전체 디바이스.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6367152B2 (ja) * 2015-06-08 2018-08-01 東芝メモリ株式会社 記憶装置
JP6814915B2 (ja) * 2015-09-18 2021-01-20 アドバンストマテリアルテクノロジーズ株式会社 強誘電体メモリ及びその製造方法、強誘電体膜及びその製造方法
US9947687B2 (en) 2016-06-08 2018-04-17 Micron Technology, Inc. Memory cells comprising a programmable field effect transistor having a reversibly programmable gate insulator
WO2018008609A1 (ja) * 2016-07-06 2018-01-11 国立研究開発法人産業技術総合研究所 半導体記憶素子その他の素子およびその製造方法
JP7248966B2 (ja) * 2016-07-06 2023-03-30 国立研究開発法人産業技術総合研究所 半導体記憶素子、電気配線、光配線、強誘電体ゲートトランジスタ及び電子回路の製造方法並びにメモリセルアレイ及びその製造方法
EP3688815A4 (en) * 2017-09-28 2021-04-14 INTEL Corporation FIELD EFFECT TRANSISTORS WITH FERROELECTRIC OR ANTIFERROELECTRIC GATE DIELECTRIC STRUCTURE
US10615176B2 (en) 2017-11-22 2020-04-07 International Business Machine Corporation Ferro-electric complementary FET
US10790304B2 (en) 2018-07-26 2020-09-29 Micron Technology, Inc. Integrated assemblies comprising ferroelectric transistors and non-ferroelectric transistors
DE102018212736B4 (de) * 2018-07-31 2022-05-12 Christian-Albrechts-Universität Zu Kiel Ferroelektrische Halbleitervorrichtung mit einer einen Mischkristall aufweisenden ferroelektrischen Speicherschicht und Verfahren zu deren Herstellung
JP7097777B2 (ja) * 2018-08-10 2022-07-08 東京エレクトロン株式会社 成膜装置および成膜方法
KR20210037973A (ko) * 2019-09-30 2021-04-07 삼성전자주식회사 박막 구조체 및 이를 포함하는 전자 소자
DE102020127584B4 (de) * 2020-05-28 2024-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Dreidimensionale speichervorrichtung mit ferroelektrischemmaterial
US20210399137A1 (en) * 2020-06-23 2021-12-23 Taiwan Semiconductor Manufacturing Company Limited Interfacial dual passivation layer for a ferroelectric device and methods of forming the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002305289A (ja) 2001-04-05 2002-10-18 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100436041B1 (ko) * 1998-11-04 2004-06-12 인피니언 테크놀로지스 아게 강유전성 트랜지스터 및 그의 제조 방법
JP2004304143A (ja) 2002-08-20 2004-10-28 National Institute Of Advanced Industrial & Technology 半導体強誘電体記憶デバイスとその製造方法
KR100741222B1 (ko) * 2004-12-07 2007-07-19 세이코 엡슨 가부시키가이샤 트랜지스터형 강유전체 메모리 및 그 제조 방법
US20080017914A1 (en) 2006-07-05 2008-01-24 Katsuaki Natori Semiconductor device and method of manufacturing the same
JP2008219026A (ja) * 2008-03-31 2008-09-18 Watanabe Shoko:Kk 原料溶液の気化方法
JP2012151497A (ja) 2012-03-26 2012-08-09 Fujitsu Semiconductor Ltd 半導体装置の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4822547B1 (ko) 1969-06-20 1973-07-06
JP3152859B2 (ja) 1994-09-16 2001-04-03 株式会社東芝 半導体装置の製造方法
JP3103916B2 (ja) * 1997-07-09 2000-10-30 ソニー株式会社 強誘電体キャパシタおよびその製造方法並びにそれを用いたメモリセル
US6151241A (en) * 1999-05-19 2000-11-21 Symetrix Corporation Ferroelectric memory with disturb protection
US6495878B1 (en) * 1999-08-02 2002-12-17 Symetrix Corporation Interlayer oxide containing thin films for high dielectric constant application
JP4445091B2 (ja) 2000-04-07 2010-04-07 康夫 垂井 強誘電体記憶素子
JP5016416B2 (ja) * 2001-01-18 2012-09-05 株式会社渡辺商行 気化器及び気化方法
US6531324B2 (en) 2001-03-28 2003-03-11 Sharp Laboratories Of America, Inc. MFOS memory transistor & method of fabricating same
US6441417B1 (en) * 2001-03-28 2002-08-27 Sharp Laboratories Of America, Inc. Single c-axis PGO thin film on ZrO2 for non-volatile memory applications and methods of making the same
CN100423266C (zh) * 2002-08-20 2008-10-01 独立行政法人产业技术综合研究所 半导体-铁电体存储器设备以及制造该设备的工艺
JP4803845B2 (ja) 2002-08-20 2011-10-26 独立行政法人産業技術総合研究所 半導体強誘電体記憶デバイスの製造方法
US6714435B1 (en) * 2002-09-19 2004-03-30 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6876536B2 (en) * 2002-12-27 2005-04-05 Tdk Corporation Thin film capacitor and method for fabricating the same
US9121098B2 (en) * 2003-02-04 2015-09-01 Asm International N.V. NanoLayer Deposition process for composite films
JP4192008B2 (ja) * 2003-02-18 2008-12-03 株式会社渡辺商行 気化器及び気化器の洗浄方法並びに気化器を用いた装置
KR101101566B1 (ko) * 2006-03-30 2012-01-02 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법
JP4822547B2 (ja) * 2007-03-28 2011-11-24 独立行政法人産業技術総合研究所 強誘電体を有する電界効果トランジスタ型記憶素子及びその製造方法
US8304823B2 (en) * 2008-04-21 2012-11-06 Namlab Ggmbh Integrated circuit including a ferroelectric memory cell and method of manufacturing the same
US20120181584A1 (en) * 2011-01-19 2012-07-19 Ru Huang Resistive Field Effect Transistor Having an Ultra-Steep Subthreshold Slope and Method for Fabricating the Same
KR101771170B1 (ko) 2012-06-05 2017-08-24 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 반도체 강유전체 기억 트랜지스터 및 그의 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100436041B1 (ko) * 1998-11-04 2004-06-12 인피니언 테크놀로지스 아게 강유전성 트랜지스터 및 그의 제조 방법
JP2002305289A (ja) 2001-04-05 2002-10-18 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2004304143A (ja) 2002-08-20 2004-10-28 National Institute Of Advanced Industrial & Technology 半導体強誘電体記憶デバイスとその製造方法
KR100754264B1 (ko) * 2002-08-20 2007-09-03 도꾸리쯔교세이호진 상교기쥬쯔 소고겡뀨죠 반도체 강유전체 기억 디바이스와 그 제조방법
KR100741222B1 (ko) * 2004-12-07 2007-07-19 세이코 엡슨 가부시키가이샤 트랜지스터형 강유전체 메모리 및 그 제조 방법
US20080017914A1 (en) 2006-07-05 2008-01-24 Katsuaki Natori Semiconductor device and method of manufacturing the same
JP2008219026A (ja) * 2008-03-31 2008-09-18 Watanabe Shoko:Kk 原料溶液の気化方法
JP2012151497A (ja) 2012-03-26 2012-08-09 Fujitsu Semiconductor Ltd 半導体装置の製造方法

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