KR20210037973A - 박막 구조체 및 이를 포함하는 전자 소자 - Google Patents

박막 구조체 및 이를 포함하는 전자 소자 Download PDF

Info

Publication number
KR20210037973A
KR20210037973A KR1020190120539A KR20190120539A KR20210037973A KR 20210037973 A KR20210037973 A KR 20210037973A KR 1020190120539 A KR1020190120539 A KR 1020190120539A KR 20190120539 A KR20190120539 A KR 20190120539A KR 20210037973 A KR20210037973 A KR 20210037973A
Authority
KR
South Korea
Prior art keywords
layer
thickness
thin film
film structure
dielectric layer
Prior art date
Application number
KR1020190120539A
Other languages
English (en)
Inventor
조상현
허진성
이향숙
김상욱
이윤성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190120539A priority Critical patent/KR20210037973A/ko
Priority to EP20198088.5A priority patent/EP3799538A1/en
Priority to JP2020163497A priority patent/JP2021057595A/ja
Priority to US17/036,469 priority patent/US20210098596A1/en
Priority to CN202011060074.6A priority patent/CN112582539A/zh
Publication of KR20210037973A publication Critical patent/KR20210037973A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/75Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/516Insulating materials associated therewith with at least one ferroelectric layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40Oxides
    • C23C16/405Oxides of refractory metals or yttrium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02194Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing more than one metal element
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/511Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Memories (AREA)

Abstract

박막 구조체는 도펀트 A를 구비하는 도펀트 층과 HfO2층을 포함하는 복수층을 포함하여 HfxA1-xOz (0<x<1, z은 실수) 화합물을 이루는 유전체층; 및 상기 유전체층 상에 배치된 제1 전도층;을 포함한다. 상기 유전체층을 이루는 복수층 중 상기 제1 전도층에 접하는 최상부층의 두께를 가장 크게 하여 상기 유전체층의 유전율을 높일 수 있다.

Description

박막 구조체 및 이를 포함하는 전자 소자 {Thin film structure and electronic device including the same}
개시된 실시예들은 박막 구조체 및 이를 포함하는 전자 소자에 관한 것이다.
집적회로 소자의 다운-스케일링(down-scaling)에 따라 이에 구비되는 트랜지스터, 커패시터 등의 전자 소자가 차지하는 공간도 급격히 축소되고 있다. 이러한 공간적 한계를 극복하고 양호한 동작 특성을 나타낼 수 있는 재료가 필요해지고 있다.
HfO2는 전자 소자에서 high-k 유전 물질로 쓰이는 핵심적인 소재이다. 이 물질의 유전율이나 안정성을 높이기 위해 다양한 doping 물질, 방식 등의 연구가 활발하게 이루어지고 있다. 최근에 Zr, Si, Al, La, Y 등이 도핑된 HfO2 박막이 일정 두께 이하에서 강유전성(ferroelectricity)을 나타낼 수 있다는 결과가 보고되었다. 강유전성은 네거티브 커패시턴스(negative capacitance) 효과를 나타내며 이에 의해 강유전성 물질을 채용한 전자 소자의 소비 전력을 획기적으로 낮출 수 있다.
이에 따라, HfO2 기반의 유전 물질을 활용한 저전력 로직 소자, 비휘발성 메모리(nonvolatile memory), 커패시터 등에 대한 연구가 활발히 이루어지고 있다.
높은 유전율을 나타내는 doped-HfO2 박막, 이의 제조방법 및 이를 활용하는 전자 소자가 제공된다.
일 유형에 따르면, 도펀트 A를 구비하는 도펀트 층과 HfO2층을 포함하는 복수층을 포함하여 HfxA1-xOz (0<x<1, z은 실수) 화합물을 이루며, 상기 복수층 중 최상부층의 두께가 가장 두꺼운, 유전체층; 상기 유전체층 상에 상기 최상부층과 접하게 배치된 제1 전도층;을 포함하는, 박막 구조체가 제공된다.
상기 유전체층은 두께가 i*t이고(i는 정수, t는 실수), HfO2를 포함하는 제1층과, 도펀트 A를 포함하며, 두께가 j*t (j≥i, j는 3이상의 정수)인 상기 최상부층을 포함할 수 있다.
상기 유전체층은 j>i이고, 상기 제1층 상에 배치되고, 두께가 j*t이며, 도펀트 A를 포함하는 제2층과 상기 제2층 상에 배치되고, 두께가 i*t이며 HfO2를 포함하는 제3층을 더 포함할 수 있고, 상기 제2층과 상기 제3층의 쌍이 상기 제1층과 상기 최상부층 사이에 복수회 반복 배치될 수 있다.
또는, 상기 유전체층은 j>i이고, 상기 제1층 상에 배치되고, 두께가 m*t(i<m<j, m은 정수)이며, 도펀트 A를 포함하는 제2층과, 상기 제2층 상에 배치되고, 두께가 n*t(i<n<j, n은 정수)이며 HfO2를 포함하는 제3층을 더 포함할 수 있고, 상기 제1층과 상기 제2층의 쌍이 상기 제3층 하부에 복수회 반복 배치될 수 있다.
또는, 상기 유전체층은 상기 제1층 상에 배치되고, 두께가 i*t이며, 도펀트 A를 포함하는 제2층과 상기 제2층 상에 배치되고, 두께가 j*t이며 HfO2를 포함하는 제3층을 더 포함할 수 있고, 상기 제1층과 상기 제2층의 쌍이 상기 제3층 하부에 복수회 반복 배치될 수 있다.
또는, 상기 유전체층은 i=j이고, 상기 제1층 상에 배치되고, 두께가 k*t이며(k<i, k는 정수) 도펀트 A를 포함하는 제2층과 상기 제2층 상에 배치되고, 두께가 k*t이며, HfO2를 포함하는 제3층을 더 포함할 수 있고, 상기 제2층과 상기 제3층의 쌍이 상기 제1층과 상기 최상부층 사이에 반복 배치될 수 있다.
상기 유전체층은 도펀트 A를 포함하며, 두께가 i*t인(i는 정수, t는 실수) 제1층과 두께가 j*t이고(j>i, j는 3이상의 정수), HfO2를 포함하는 상기 최상부층을 포함할 수 있다.
상기 유전체층은 상기 제1층 상에 배치되고, 두께가 j*t이며, HfO2를 포함하는 제2층과 상기 제2층 상에 배치되고, 두께가 i*t이며 도펀트 A를 포함하는 제3층을 더 포함할 수 있고, 상기 제2층과 상기 제3층의 쌍이 상기 제1층과 상기 최상부층 사이에 복수회 반복 배치될 수 있다.
상기 유전체층은 두께가 i*t이고(i는 정수, t는 실수), HfO2를 포함하는 제1층과, 상기 제1층 상에 형성되고 도펀트 A를 포함하며, 두께가 j*t (j>i)인 제2층과, 두께가 k*t (k>i, j)이고 HfO2를 포함하는 상기 최상부층을 포함할 수 있다.
상기 유전체층은 도펀트 A를 포함하며, 두께가 j*t (j는 정수, t는 실수)인 제1층과, 두께가 i*t(i>j)이고, HfO2를 포함하는 제2층과, 도펀트 A를 포함하며 두께가 n*t (n>i, j)인 상기 최상부층을 포함할 수 있다.
상기 t는 0.05nm 이상일 수 있다.
상기 유전체층의 두께는 0.5~20nm일 수 있다.
상기 A는 Zr, La, Y, Si, Al, Sn 중 어느 하나를 포함할 수 있다.
상기 제1 전도층은 금속, 전도성 산화물, 그래핀 중 어느 하나를 포함할 수 있다.
일 유형에 따르면, 기판을 준비하는 단계; 상기 기판 상에, 도펀트 A를 구비하는 도펀트 층과 HfO2층을 포함하는 복수층을 형성하여 HfxA1-xOz (0<x<1, z은 실수) 화합물로 이루어진 유전체층을 형성하되, 상기 복수층 중 최상부층의 두께를 가장 두껍게 형성하는 단계; 상기 유전체층 상에 상기 최상부층에 접하는 전도층을 형성하는 단계;를 포함하는, 박막 구조체 제조방법이 제공된다.
상기 제조방법은 상기 유전체층의 Hf와 A의 함량비를 설정하는 단계; 상기 함량비에 따라 상기 최상부층의 종류와 두께를 설정하는 단계;를 더 포함할 수 있다.
상기 함량비를 a:b라고 할 때, a≤b인 경우, 상기 최상부층을 A 도펀트 층으로 하고, a>b인 경우 상기 최상부층을 HfO2층으로 할 수 있다.
상기 방법은 열처리하는 단계를 더 포함하며, 상기 열처리하는 단계는 상기 유전체층을 형성한 후, 상기 전도층을 형성하기 전, 또는 상기 전도층을 형성한 후에 행해질 수 있다.
일 유형에 따르면, 반도체층; 및 상기 반도체층 상에 형성된 전술한 어느 하나의 박막 구조체;를 포함하는, 전자 소자가 제공된다.
상기 전자 소자는 상기 반도체층과 상기 박막 구조체 사이에 배치된 절연층을 더 포함할 수 있다.
상기 전자 소자는 상기 절연층과 상기 박막 구조체 사이에 배치된 제2 전도층을 더 포함할 수 있다.
일 유형에 따르면, 제2 전도층: 및 상기 제2 전도층 상에 배치된 전술한 어느 하나의 박막 구조체;를 포함하는, 전자 소자가 제공된다.
상기 전자 소자는 상기 제2 전도층과 상기 박막 구조체 사이에 배치된 절연층을 더 포함할 수 있다.
상술한 박막 구조체 및 제조방법에 따르면, 결정성이 좋고 및 높은 유전율을 나타내는 유전체층이 제공된다.
상술한 박막 구조체는 트랜지스터, 커패시터, 집적 회로 소자 등 다양한 전자 소자에 채용될 수 있고 이러한 전자 소자는 양호한 동작 성능을 나타낼 수 있다.
도 1은 실시예에 따른 박막 구조체의 개략적인 구조를 보이는 단면도이다.
도 2는 실시예에 따른 박막 구조체에 채용되는 유전체층의 구조를 개념적으로 보인 단면도이다.
도 3a는 실시예에 따른 박막 구조체에 채용되는 유전체층의 예시적인 구조를 보인 단면도이다.
도 3b는 제조된 도 3a의 유전체층에 대한 전자 현미경 사진을 보인다.
도 4는 도 3a의 유전체층과 비교하기 위한, 비교예에 따른 유전체층의 예시적인 구조를 보인 단면도이다.
도 5는 도 3a의 실시예에 따른 유전체층과 도 4의 비교예의 유전체층의 유전율을 비교하여 보인 도면이다.
도 6은 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이다.
도 7은 또 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이다.
도 8a는 또 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이다.
도 8b는 제조된 도 8a의 유전체층에 대한 전자 현미경 사진을 보인다.
도 9a는 또 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이다.
도 9b는 제조된 도 9a의 유전체층에 대한 전자 현미경 사진을 보인다.
도 10a는 또 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이다.
도 10b는 제조된 도 10a의 유전체층에 대한 전자 현미경 사진을 보인다.
도 11은 또 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이다.
도 12a는 또 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이다.
도 12b는 제조된 도 12a의 유전체층에 대한 전자 현미경 사진을 보인다.
도 13은 도 12a의 유전체층과 비교하기 위한, 비교예에 따른 유전체층의 구조를 보인 단면도이다.
도 14는 도 12a의 실시예에 따른 유전체층과 도 11의 비교예의 유전체층의 유전율을 비교하여 보인 도면이다.
도 15는 또 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이다.
도 16은 실시예에 따른 박막 구조체 제조방법의 단계들을 개략적으로 보이는 흐름도이다.
도 17은 실시예에 따른 전자 소자의 개략적인 구조를 보인 단면도이다.
도 18은 다른 실시예에 따른 전자 소자의 개략적인 구조를 보인 단면도이다.
도 19는 또 다른 실시예에 따른 전자 소자의 개략적인 구조를 보인 단면도이다.
도 20은 또 다른 실시예에 따른 전자 소자의 개략적인 구조를 보인 단면도이다.
도 21은 또 다른 실시예에 따른 전자 소자의 개략적인 구조를 보인 단면도이다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하기로 한다. 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이러한 용어들은 구성 요소들의 물질 또는 구조가 다름을 한정하는 것이 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 실시예에 따른 박막 구조체의 개략적인 구조를 보이는 단면도이고, 도 2는 실시예에 따른 박막 구조체에 채용되는 유전체층의 구조를 개념적으로 보인 단면도이다.
박막 구조체(1000)는 유전체층(500)과 유전체층(500) 상부에 배치된 제1 전도층(700)을 포함한다.
유전체층(500)은 HfxA1-xOz의 화합물을 포함한다. 이러한 화합물은 도펀트 A를 구비하는 도펀트 층과 HfO2층을 포함하는 복수층 구조에 의해 구현될 수 있다.
도펀트 A는 Zr, La, Y 등의 전이 금속, Si, Al, Sn 중 어느 하나를 포함할 수 있고 이원계 또는 삼원계 이상으로 이루어질 수 있다. 도펀트 층은 ZrO2, LaO2, YO2 를 포함하는 전이금속 기반 산화물 및 SiO2, Al2O3, SnO2 등 중 어느 하나를 포함할 수 있다.
제1 전도층(700)에는 TiN, W, Mo, Ni 등을 포함하는 금속, RuO2, SrRuO3, ITO 등을 포함하는 전도성 산화물, 또는 그래핀(grapheme)을 포함하는 2D 물질 등 중 어느 하나가 포함될 수 있다.
유전체층(500)을 구성하는 복수층 각각의 층수, 두께, 반복되는 형태등은 HfxA1-xOz (0<x<1, z은 실수)의 조성비, 즉, Hf와 A의 함량비 및 유전체층(500)의 전체 두께를 고려하여 설정될 수 있다. 상기 복수층의 설정 형태는 주어진 Hf와 A의 함량비에 대해 보다 높은 유전율을 구현하도록 정해질 수 있다.
실시예의 박막 구조체(1000)는 결정성이 좋고 높은 유전율을 나타내는 유전체층(500)을 구현하기 위해, 제1 전도층(700)과 접하는 최상부층(UP)의 두께, 조성을 적절히 설정하고 있다.
박막 구조체(500)를 구성하는 복수층 중, 최상부층(UP)의 두께(TH)가 가장 두껍게 설정될 수 있다. 복수층 중 적어도 한 층의 두께가 최상부층(UP)의 두께(TH)와 같을 수도 있다. 다시 말하면, 복수층 각각의 두께는 최상부층(UP)의 두께(TH)와 같거나 이보다 작다. 최상부층(UP)은 HfO2 층(HfO2 layer)일 수도 있고, 또는 도펀트 A를 포함하는 도펀트층(A-dopant layer)일 수도 있다. 최상부층(UP)이 HfO2층(HfO2 layer) 또는 A-도펀트층(A-dopant layer)인 여하는 유전체층(500)을 이루는 화합물 HfxA1-xOz 내에서 Hf와 A의 함량비를 고려하여 정해질 수 있다.
또한, 최상부층(UP)의 두께는 유전체층(500)의 조성이 동일한 경우라도 최상부층(UP)의 두께 여하에 따라 유전체층(500)의 전기적 성질이 달라질 수 있음을 고려하여 정해질 수 있다. 최상부층(UP)의 두께는 약 0.25nm 이상일 수 있다.
유전체층(500)의 두께는 유전체층(500)의 유전율 등 기타 전기적 성질에 영향을 미치는 요소이며, 유전체층(500)의 두께는 원하는 성능에 알맞게 설정될 수 있다. 유전체층(500)의 총 두께는 약 0.5~20nm일 수 있다. 다만, 최상부층(UP), 유전체층(500)의 두께가 이러한 예시에 한정되는 것은 아니다.
유전체층(500)은 소정의 기판(SU) 상에 형성될 수 있다. 기판(SU)의 종류는 특별히 한정되지 않으며, 예를 들어, 유전체층(500)이 활용될 전자 소자의 구조에 따라 정해질 수 있다.
이하, 유전체층의 다양한 실시예들을 살펴보기로 한다. 실시예들은 향상된 유전율을 나타낼 수 있는 다양한 구조들을 포함하고 있다. 이러한 실시예들은 유전체층의 조성이 동일한 경우라도 최상부층의 두께나 종류에 따라 제조된 유전체층의 결정성이 달라지며 이에 따라 유전율도 달라지는 것을 고려하여 도출되고 있다.
이하의 실시예들은 도 2의 유전체층(500)을 Hf와 A의 함량비에 따라 다양하게 구현한 예시를 보여주는 것으로, 유전체층(500)의 구현 형태가 앞으로 기술할 예시적인 설명만으로 제한되는 것은 아니다. 즉, 최상부층(UP)의 두께와 종류의 요건을 만족하는 한, 최상부층(UP) 하부에 배치되는 HfO2 layer, A-dopant layer의 위치, 개수, 두께등은 다양하게 변경될 수 있다.
이하에서, 도펀트 A는 Zr, 도펀트 층으로 ZrO2층을 예시하여 설명할 것이나, 이에 한정되는 것은 아니며, 전술한 다양한 도펀트 물질이 유전체층에 채용될 수 있다.
도 3a는 실시예에 따른 박막 구조체에 채용되는 유전체층의 예시적인 구조를 보인 단면도이다. 도 3b는 제조된 도 3a의 유전체층에 대한 전자 현미경 사진을 보인다.
유전체층(501)은 i-cycle로 제조된 HfO2를 포함하는 제1층(11)과, j-cycle(j>i)로 제조된 ZrO2를 포함하는 최상부층(UP1)을 포함한다.
유전체층(501)의 형성을 위해, atomic layer deposition (ALD), metal organic atomic layer deposition (MOALD), chemical vapor deposition (CVD), metal organic chemical vapor deposition (MOCVD), physical vapor deposition (PVD) 등의 증착 방법이 사용될 수 있다. 상기 방법들은 챔버 내에 타겟 기판을 위치시키고 챔버를 소정 온도로 가열하며 소스를 공급하는 과정을 포함하며, 이러한 과정에 의해 소스 물질이 타겟 기판 상에 증착된다. 여기서 cycle은 온도, 시간을 포함하여 설정되는 소정의 공정 조건에서 정해지는 증착 단위이다. 한 cycle에서 형성되는 두께를 t라고 할 때, 제1층(11)의 두께는 i*t, 최상층(UP1)의 두께는 j*t 가 된다. 한 cycle이 형성하는 두께를 t로 표현하고 있으며, t는 0.05nm 이상일 수 있다. t는 예를 들어, 0.1~0.9nm일 수 있으며, 다만 이에 한정되지 않는다. 이하에서, 'i-cycle'과 같은 표현은 '두께 i*t'라는 표현과 유사한 의미로 혼용될 수 있다.
유전체층(501)은 또한, 제1층(11) 상에 배치되고, 두께가 j*t이며, ZrO2를 포함하는 제2층(12), 제2층 상에 배치되고, 두께가 i*t이며 HfO2를 포함하는 제3층(13)을 더 포함할 수 있다. 제2층(12)과 제3층(13)의 쌍이 제1층(12)과 최상부층(UP1) 사이에 복수회 반복 배치될 수 있다. 반복되는 회수는 형성하고자 하는 유전체층(501)의 전체 두께를 고려하여 정할 수 있다. ,
유전체층(501)은 Hf와 Zr의 함량비를 a:b라고 할 때, a<b인 경우로서, 즉, i<j인 경우이다. j는 예를 들어, 3 이상일 수 있다. ZrO2를 포함하는 층이 HfO2를 포함하는 층보다 두껍게 형성되고 있으며, 최상부층(UP1)도 ZrO2층으로 구성되고 있다.
도 3b는 제조된 도 3a의 유전체층(501)에 대한 전자 현미경 사진으로, i=1, j=4이고 HfO2 1-cycle과 ZrO2 4-cycle의 쌍이 5회 반복된 경우에 대한 것이다.
도 3b에 나타난 박막은 Si층/SiO2층/유전체층(502)/메탈층(M)의 순서로 형성되어 있다. 유전체층(502)은 Hf0.2Zr0.8O2를 이룬다. 유전체층(501)은 도면에서 나타나는 바와 같이 양호한 결정성을 나타내고 있다.
도 4는 도 3a의 유전체층과 비교하기 위한, 비교예에 따른 유전체층의 예시적인 구조를 보인 단면도이다.
유전체층(50)은 도 3a의 유전체층(501)과 동일한 조성의 Hf0.2Zr0.8O2를 이루며 다만, ZrO2 4-cycle로 된 제1층(1), HfO2 1-cycle로 된 제2층(2)의 순서로 배치된 점에서 유전체층(501)과 차이가 있다.
도 5는 도 3a의 실시예에 따른 유전체층과 도 4의 비교예의 유전체층의 유전율을 비교하여 보인 도면이다.
실시예에 따른 유전체층(501)의 경우 비교예의 유전체층(50)보다 높은 유전율을 나타낸다. 이는 동일한 조성인 경우라도 전도층과 접하는 최상부층의 형태 (종류, 두께)에 따라 결정성이 다르게 나타나기 때문인 것으로 분석된다. 즉, 최상부층이 1*t 두께의 HfO2층인 경우, 최상부층이 4*t 두께의 ZrO2인 실시예의 경우보다 낮은 결정성을 나타내며 이에 따라 낮은 유전율 특성을 나타내고 있다.
도 6은 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이다.
유전체층(502)은 i-cycle로 제조된 HfO2를 포함하는 제1층(21)과, j-cycle(j>i)로 제조된 ZrO2를 포함하는 최상부층(UP2)을 포함한다. 즉, 제1층(21)은 i*t 두께의 HfO2층, 최상부층(UP2)는 j*t 두께의 ZrO2층이 된다. j는 3이상일 수 있다.
유전체층(502)은 또한, 제1층(21) 상에 배치되고, m-cycle로 제조되고 두께가 m*t(i<m<j)이며, 도펀트 A를 포함하는 제2층(22), 제2층 상에 배치되고, n-cycle로 제조되고 두께가 n*t(i<n<j)이며, HfO2를 포함하는 제3층(23)을 더 포함할 수 있다. 제1층(21)과 제2층(22)의 쌍이 제3층(23)의 하부에 반복 배치될 수 있다.
본 실시예의 유전체층(502)도 전술한 유전체층(501)과 유사하게, Hf와 Zr의 함량비를 a:b라고 할 때, a<b인 경우에 해당한다. 본 실시예의 유전체층(502)은 이러한 함량 조건에 따라 인접 형성되는 제1층(21), 제2층(22)의 두께를 설정하되, 최상부층(UP2) 및 이에 바로 인접한 제3층(23)이 두께는 각각 제2층(22), 제1층(11)보다 두껍게 설정한 예시를 보여준다. j는 예를 들어, 3 이상일 수 있으며, 또한, i:m=n:j일 수 있다. 다만, 이에 한정되는 것은 아니다.
도 3a, 도 5의 실시예는 유전체층(501)(502)에서 Hf의 함량이 Zr 함량보다 작은 경우, 최상부층을 ZrO2로 설정한 것을 예시하였으나, 다른 실시예에서, 이러한 경우에도 최상부층을 HfO2로 하면서 가장 두껍게 설정하는 것도 가능하다.
도 7은 또 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이다.
유전체층(507)은 i-cycle로 제조된 HfO2를 포함하는 제1층(71)과, j-cycle(j>i)로 제조된 ZrO2를 포함하는 제2층(72) 및 k-cycle(k>i, j)로 제조된 HfO2를 포함하는 최상층부층(UP7)을 포함한다. 즉, 제1층(71)은 i*t 두께의 HfO2층, 제2층(72)는 j*t 두께의 ZrO2층, 최상부층(UP7)은 k*t (k>i, j) 두께의 HfO2층이며, 최상부층(UP7)의 두께가 가장 두껍다.
제1층(71)과 제2층(72)은 복수의 반복될 수 있다. 제1층(71)과 제2층(72)은 예를 들어, R회 반복될 수 있다. 유전체층(507)에서 Hf의 함량이 Zr보다 작은 경우로서, k<R*(j-i)일 수 있다. 예를 들어, k=5, R=3, j=3, i=1일 수 있고, 이외에도 다양한 형태로 유전체층(507)을 구성할 수 있다.
도 8a는 또 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이고, 도 8b는 제조된 도 8a의 유전체층에 대한 전자 현미경 사진을 보인다.
유전체층(503)은 i-cycle로 제조된 HfO2를 포함하는 제1층(21)과, j-cycle(j>i)로 제조된 ZrO2를 포함하는 최상부층(UP3)을 포함한다. 제1층(21)과 최상부층(UP3)의 두께는 각각 i*t, j*t일 수 있다. t는 0.3~0.8nm일 수 있다. j는 3 이상일 수 있다. 최상부층(UP3)의 두께는 약 25nm 이상일 수 있다.
유전체층(503)은 또한, 제1층(31) 상에 배치되고, i-cycle로 제조된 ZrO2를 포함하는 제2층(32)과 제2층(32) 상에 배치되고, j-cycle로 제조된 HfO2를 포함하는 제3층(33)을 더 포함한다. 제1층(31)과 제2층(32)의 쌍이 제3층(33) 하부에 복수회 반복 배치될 수 있다. 반복되는 회수는 유전체층(503)의 전체 두께를 고려하여 정해질 수 있다.
본 실시예의 유전체층(503)은 Hf와 Zr의 함량비가 1:1인 경우로서 Hf0.5Zr0.5O2를 이룬다. 이러한 조성에 따라 인접 배치되는 제1층(31), 제2층(32)을 동일한 두께로 설정하되, 최상부층(UP3) 및 이에 바로 인접한 제3층(33)은 제1층(31), 제2층(32)보다 두껍게 설정하고 있다.
도 8b에 나타난 박막은 Si층/SiO2층/유전체층(503)/메탈층(M)의 순서로 형성되어 있다. 유전체층(503)은 도7a에서 1-cycle로 제조된 제1층(31), 1-cycle로 제조된 제2층(32)이 6회 반복되고 제3층(33), 최상부층(UP3)은 각각 6-cycle로 제조하여 Hf0.5Zr0.5O2를 형성한 경우이다. 유전체층(503)은 도면에서 나타나는 바와 같이 양호한 결정성을 나타내고 있다.
도 9a는 또 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이다. 도 9b는 제조된 도 9a의 유전체층에 대한 전자 현미경 사진을 보인다.
유전체층(504)은 j-cycle로 제조된 HfO2를 포함하는 제1층(41)과, j-cycle로 제조된 ZrO2를 포함하는 최상부층(UP4)을 포함한다. j는 3 이상일 수 있다. 최상부층(UP4)의 두께는 25nm 이상일 수 있다.
유전체층(504)은 또한, 제1층(41) 상에 배치되고, j-cycle로 제조된 ZrO2를 포함하는 제2층(42)과 제2층(42) 상에 배치되고, j-cycle로 제조된 HfO2를 포함하는 제3층(43)을 더 포함한다. 제1층(41)과 제2층(42)의 쌍이 제3층(43) 하부에 복수회 반복 배치될 수 있다. 반복되는 회수는 유전체층(503)의 전체 두께를 고려하여 정해질 수 있다.
본 실시예의 유전체층(503)은 Hf와 Zr의 함량비가 1:1로 같으며 Hf0.5Zr0.5O2를 형성한 경우로서 복수층들이 모두 같은 두께로 설정되고 있다.
도 9b는 도 9a에서 j를 4로 하고, 제1층(41)과 제2층(42)을 2회 반복하고 제3층(43), 최상부층(UP3)을 형성한 경우의 전자 현미경 사진이다. 즉, HfO2층과 ZrO2층이 각각 4-cycle로 3회 반복 적층된 형태의 유전체층(503)으로 두께 12t인 Hf0.5Zr0.5O2를 제조한 전자현미경 사진이다. 도면에서 나타나는 바와 같이 양호한 결정성을 보이고 있다.
도 10a는 또 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이고, 도 10b는 제조된 도 10a의 유전체층에 대한 전자 현미경 사진을 보인다.
유전체층(505)은 j-cycle로 제조된 HfO2를 포함하는 제1층(51)과, j-cycle로 제조된 ZrO2를 포함하는 최상부층(UP5)을 포함한다.
유전체층(505)은 또한, 제1층(51) 상에 배치되고, k-cycle(k<j) 로 제조된 ZrO2를 포함하는 제2층(52)과 제2층(52) 상에 배치되고, k-cycle(k<j) 로 제조된 HfO2를 포함하는 제3층(53)을 더 포함하며, 제2층(52)과 제3층(53)의 쌍이 제1층(51)과 최상부층(UP5) 사이에 반복 배치될 수 있다. 반복되는 회수는 유전체층(505) 전체 두께를 고려하여 정해질 수 있다.
본 실시예의 유전체층(505)도 유전체층(503)(504)와 마찬가지로 Hf와 Zr의 함량비가 1:1로 같으며 Hf0.5Zr0.5O2를 형성한 예이다. 본 실시예의 유전체층(505)은 제1층(51)과 최상부층(UP5)을 같은 두께로 하고, 이들 사이에 최상부층(UP5)의 두께보다 작은 두께의 제2층(52), 제3층(53)을 반복 배치한 예이다.
도 10b의 전자 현미경 사진은 5-cycle로 제조된 HfO2층과 5-cycle로 제조된 ZrO2층(최상부층) 사이에 1-cycle로 제조된 ZrO2층과 1-cycle로 제조된 HfO2층이 5회 반복 적층하여 Hf0.5Zr0.5O2를 형성한 유전체층(505)에 대한 것이다. 유전체층(505)은 도면에서 나타나는 바와 같이 양호한 결정성을 보이고 있다.
도 8a, 도 9a, 도 10a의 실시예는 유전체층(503)(504)(505)에서 Hf 함량이 Zr 함량과 같은 경우, 최상부층을 ZrO2로 설정한 것을 예시하였으나, 다른 실시예에서, 이러한 경우에도 최상부층을 HfO2로 하면서 가장 두껍게 설정하는 것도 가능하다.
도 11은 또 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이다.
유전체층(508)은 i-cycle로 제조된 HfO2를 포함하는 제1층(81)과, j-cycle(j>i)로 제조된 ZrO2를 포함하는 제2층(82) 및 m-cycle(m>i, j)로 제조된 HfO2를 포함하는 최상층부층(UP8)을 포함한다. 즉, 제1층(81)은 i*t 두께의 HfO2층, 제2층(82)는 j*t 두께의 ZrO2층, 최상부층(UP8)은 m*t (m>i, j) 두께의 HfO2층이며, 최상부층(UP8)의 두께가 가장 두껍다.
제1층(81)과 제2층(82)은 복수의 반복될 수 있다. 제1층(81)과 제2층(82)은 예를 들어, R회 반복될 수 있다. 유전체층(508)에서 Hf 함량이 Zr 함량과 같은 경우로서, m=R*(j-i)일 수 있다. 예를 들어, m=6, R=3, j=3, i=1일 수 있고, 이외에도 다양한 형태로 유전체층(508)을 구성할 수 있다.
도 12a는 또 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이다. 도 12b는 제조된 도 12a의 유전체층에 대한 전자 현미경 사진을 보인다.
본 실시예의 유전체층(506)은 Hf와 Zr의 함량비를 a:b라고 할 때, a>b인 경우인 점에서 전술한 실시예들과 차이가 있다.
유전체층(506)은 i-cycle로 제조된, 두께가 i*t인(i는 정수, t는 실수) ZrO2를 포함하는 제1층(61)과 j-cycle로 제조된, 두께가 j*t이고(j>i, j는 3이상의 정수), HfO2를 포함하는 최상부층(UP6)을 포함한다.
유전체층(506)은 또한, 제1층(61) 상에 배치되고, 두께가 j*t이며, HfO2를 포함하는 제2층(62)과 제2층(62) 상에 배치되고, 두께가 i*t이며 ZrO2를 포함하는 제3층(63)을 더 포함할 수 있다. 제2층(62)과 제3층(63)의 쌍이 제1층(61)과 최상부층(UP6) 사이에 복수회 반복 배치될 수 있다.
도 12b는 제조된 도 12a의 유전체층(506)에 대한 전자 현미경 사진으로, i=1, j=4이고 ZrO2 1-cycle과 HfO2 4-cycle의 쌍이 5회 반복된 경우에 대한 것이다. 도 10b에 나타난 박막은 Si층/SiO2층/유전체층(506)/메탈층(M)의 순서로 형성되어 있다. 유전체층(506)은 Hf0.8Zr0.2O2를 이룬다. 유전체층(506)은 도면에서 나타나는 바와 같이 양호한 결정성을 나타내고 있다.
도 13은 도 12a의 유전체층과 비교하기 위한, 비교예에 따른 유전체층의 구조를 보인 단면도이다.
유전체층(55)은 4-cycle로 제조된 HfO2층(3)과 1-cycle로 제조된 ZrO2층(4)의 쌍이 반복 배치된 형태이며, 상기 쌍의 배치 순서에서 실시예의 유전체층(506)과 차이가 있다. 실시예의 유전체층(506)과 달리, 비교예의 유전체층(55)은 최상부층이 HfO2층(3)보다 두께가 얇은 ZrO2 층(4)으로 구성된다.
도 14는 도 12a의 실시예에 따른 유전체층(506)과 도 13의 비교예의 유전체층(5)의 유전율을 비교하여 보인 도면이다.
도 14를 참조하면, 동일한 조성의 Hf0.8Zr0.2O2이어도 제조한 방법 및 결과된 구조에 따라 유전율이 다르게 나타남을 알 수 있다. 최상부층(UP6)에 두께가 두꺼운 HfO2층을 배치한 실시예의 유전체층(506)의 유전율이 비교예보다 높게 나타남을 알 수 있다.
이는 유전체층(506) 상부에 배치되는 전도성 물질과 접하는 최상부층(UP6)의 층의 종류, 두께를 적절히 설정함으로써 제조된 Hf0.8Zr0.2O2의 결정성이 보다 양호하게 형성된 결과로 분석된다.
도 12a의 실시예는 유전체층(506))에서 Hf의 함량이 Zr 함량보다 큰 경우, 최상부층을 HfO2로 설정한 것을 예시하였으나, 다른 실시예에서, 이러한 경우에도 최상부층을 ZrO2로 하면서 가장 두껍게 설정하는 것도 가능하다.
도 15는 또 다른 실시예에 따른 박막 구조체에 채용되는 유전체층의 다른 예시적인 구조를 보인 단면도이다.
유전체층(509)은 j-cycle로 제조된 ZrrO2를 포함하는 제1층(91)과, i-cycle(i>j)로 제조된 HfO2를 포함하는 제2층(82) 및 n-cycle(n>i, j)로 제조된 ZrO2를 포함하는 최상층부층(UP9)을 포함한다. 즉, 제1층(91)은 j*t 두께의 ZrO2층, 제2층(72)은 i*t 두께의 HfO2층, 최상부층(UP9)은 n*t (n>i, j) 두께의 ZrO2층이며, 최상부층(UP9)의 두께가 가장 두껍다.
제1층(91)과 제2층(92)은 복수의 반복될 수 있다. 제1층(91)과 제2층(92)은 예를 들어, R회 반복될 수 있다. 유전체층(509)에서 Hf의 함량이 Zr보다 큰 경우로서, n<R*(i-j)일 수 있다. 예를 들어, n=5, R=3, i=3, j=1일 수 있고, 이외에도 다양한 형태로 유전체층(509)을 구성할 수 있다.
도 16은 실시예에 따른 박막 구조체 제조방법의 단계들을 개략적으로 보이는 흐름도이다.
실시예에 따른 제조방법은 기판을 준비하는 단계(S100), 기판 상에 유전체층을 형성하는 단계(S200) 및 유전체층 상에 전도층을 형성하는 단계(S500)를 포함한다.
기판은 유전체층이 형성될 타겟 기판이며, 특별히 종류가 한정되지 않는다.
유전체층은 HfaAbOz 화합물로서, 이를 형성하기 위해 도펀트 A를 구비하는 도펀트 층과 HfO2층을 포함하는 복수층을 형성하되, 상기 복수층 중 최상부층의 두께를 가장 두껍게 형성한다.
도펀트 A는 Zr, La, Y 등의 전이 금속, Si, Al, Sn 중 어느 하나를 포함할 수 있고 이원계 또는 삼원계 이상으로 이루어질 수 있다. 도펀트 층은 ZrO2, LaO2, YO2 를 포함하는 전이금속 기반 산화물 및 SiO2, Al2O3, SnO2 등 중 어느 하나를 포함할 수 있다.
전도층은 TiN, W, Mo, Ni 등을 포함하는 금속, RuO2, SrRuO3, ITO 등을 포함하는 전도성 산화물, 또는 그래핀(grapheme)을 포함하는 2D 물질 등 중 어느 하나를 포함할 수 있다. 전도층은 또한, 질화 금속(metal nitride) 또는 질산화 금속(metal oxynitride)을 포함할 수 있다.
유전체층, 전도층의 형성을 위해, atomic layer deposition (ALD), metal organic atomic layer deposition (MOALD), chemical vapor deposition (CVD), metal organic chemical vapor deposition (MOCVD), physical vapor deposition (PVD) 등의 증착 방법이 사용될 수 있다.
유전체층의 형성을 위해, 먼저, Hf와 A의 조성비 a:b를 결정하고 총 두께를 결정하고(S210), 다음, 최상부층을 설정하고(S230), HfO2층 및 A-도펀트층의 cycle을 반복하는 단계(S250)가 수행될 수 있다.
최상부층의 설정(S230)은 결정된 a:b 값 및 총 두께를 고려하여 정해진 조성비 및 두께에서 최적의 유전율을 구현할 수 있도록 최상부층의 종류와 두께를 정하는 과정이다. 전술한 유전체층(500~509) 의 설명에서와 같이, 양호한 결정성의 HfaAbOz 화합물이 제조되도록 최상부층을 결정할 수 있다.
예를 들어, 상기 함량비를 a:b 라고 할 때, a≤b인 경우, 최상부층을 A 도펀트 층으로 하고, a>b인 경우 최상부층을 HfO2층으로 설정할 수 있다. 또는, a≤b인 경우에도, 최상부층을 HfO2층으로 하고, a>b인 경우에도 최상부층을 A 도펀트 층으로 설정할 수 있다. 다음, 최상부층의 두께가 최대가 되도록, 나머지 층, 즉, HfO2층 및 A-도펀트층의 두께, 반복 회수, 위치 등을 전체 함량비와 공정조건 등을 고려하여 설정할 수 있다.
유전체층을 형성한 후에 열처리가 수행될 수 있다(S300). 다만, 이 단계는 생략될 수도 있다.
다음, 유전체층상에 전도층을 형성한 후, 열처리가 수행될 수도 있다 (S500). 이러한 열처리는 유전체층의 결정화를 촉진하기 위한 것이며, 두 단계가 모두 수행되거나, 또는 어느 한 단계만 선택적으로 수행될 수도 있다.
도 17은 실시예에 따른 전자 소자의 개략적인 구조를 보인 단면도이다.
전자 소자(2000)는 반도체층(100), 반도체층(100) 상에 형성된 절연층(200), 상기 절연층(200) 상에 형성된 유전체층(500), 유전체층(500) 상에 형성된 제1 전도층(700)을 포함한다.
반도체층(100)은 반도체 기판을 포함할 수 있다. 반도체 기판은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판을 포함할 수 있다. 반도체층(100)은 Al, Si, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, Hf, Ta, W, Re, Os, Ir, Pt, Au 등을 포함하는 그룹 중 선택된 적어도 하나의 물질을 포함하거나, 적어도 하나의 물질의 질화물 또는 산화물을 포함하는 물질을 포함할 수 있다.
절연층(200)은 전기적 누설(leakage)을 억제 또는 방지하기 위한 층일 수 있다. 절연층(200)으로 Si 산화물(SiO), Al 산화물(AlO), Hf 산화물(HfO), Zr 산화물(ZrO), 또는 이차원 절연체(2D insulator) 등이 사용될 수 있다. 이차원 절연체로 h-BN (hexagonal boron nitride)과 같은 물질이 사용될 수 있다. 다만, 절연층(200)의 물질이 이에 한정되는 것은 아니다.
유전체층(500)은 전술한 유전체층(500)(501)(502)(503)(504)(505)(506) 중 어느 하나일 수 있다. 유전체층(500)은 강유전성의 도메인 스위칭 층으로 기능할 수 있다.
제1 전도층(700)은 TiN, W, Mo, Ni 등을 포함하는 금속, RuO2, SrRuO3, ITO 등을 포함하는 전도성 산화물, 또는 그래핀(grapheme)을 포함하는 2D 물질 등 중 어느 하나를 포함할 수 있다. 전도층은 또한, 질화 금속(metal nitride) 또는 질산화 금속(metal oxynitride)을 포함할 수 있다.
제1 전도층(700)은 게이트 전극일 수 있다. 반도체층(100)에 소스 전극(미도시), 드레인 전극(미도시)이 연결될 수 있다. 반도체층(100) 상에 소스 영역(미도시), 드레인 영역(미도시)이 구비되고 각각에 소스 전극, 드레인 전극이 연결될 수 있다. 소스 영역, 드레인 영역 사이의 반도체층(100) 영역이 채널 영역이 될 수 있다.
상술한 전자 소자(2000)는 로직 트랜지스터(logic transistor)일 수 있다.
도 18은 다른 실시예에 따른 전자 소자의 개략적인 구조를 보인 단면도이다.
본 실시예의 전자 소자(3000)는 절연층이 구비되지 않은 형태인 점에서, 도 14의 전자 소자(2000)와 차이가 있고, 나머지 구성은 도 14의 전자 소자(2000)와 실질적으로 동일할 수 있다.
도 19는 또 다른 실시예에 따른 전자 소자의 개략적인 구조를 보인 단면도이다.
본 실시예의 전자 소자(4000)는 절연층(200)과 유전체층(500) 사이에 제2 전도층(300)이 더 구비된 점에서 도 14의 전자 소자와 차이가 있고 나머지 구성은 실질적으로 동일하다.
도 17 내지 도 19의 전자 소자는 트랜지스터 소자로 기능할 수 있다.
도 20은 또 다른 실시예에 따른 전자 소자의 개략적인 구조를 보인 단면도이다.
전자 소자(5000)는 제2 전도층(900), 제2전도층(900) 상에 형성된 유전체층(500), 유전체층(500) 상에 형성된 제1 전도층(700)을 포함한다. 유전체층(500)은 전술한 유전체층(500)(501)(502)(503)(504)(505)(506) 중 어느 하나일 수 있다. 일 수 있다.
도 21은 또 다른 실시예에 따른 전자 소자의 개략적인 구조를 보인 단면도이다.
본 실시예의 전자 소자(6000)는 제2 전도층(900)과 유전체층(500) 사이에 절연층(200)이 더 구비된 점에서 도 17의 전자 소자(5000)와 차이가 있고, 나머지 구성은 실질적으로 동일하다.
도 20 및 도 21의 전자 소자(5000)(6000)는 커패시터일 수 있으며, 고유전율의 유전체층(5000)을 구비하여 높은 커패시턴스를 나타낼 수 있다.
상술한 전자 소자(2000(3000)(4000)(5000)(6000)들은 또한 집적 소자를 이룰 수 있다. 집적 소자는 실리콘 기반으로 형성되는 집적 회로(integrated circuit)의 일부를 이룰 수 있고, 이러한 집적 회로는 다수의 커패시터, 트랜지스터, 메모리 소자 등을 포함할 수 있다. 이러한 소자에 고유전율 또는 강유전성을 가지는 유전체층이 구비됨으로서 원하는 고성능, 소형화를 구현할 수 있다.
상술한 박막 구조체, 이의 제조방법, 전자 소자는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 본 발명의 범위는 따라서 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100 - 반도체층
200 - 절연층
500, 501, 502, 503, 504, 505, 506, 507, 508, 509 - 유전체층
700 - 제1 전도층
300, 900 - 제2 전도층
UP, UP1, UP2, UP3, UP4, UP5, UP6, UP7, UP8, UP9 - 최상부층
SU - 기판
11, 21, 31, 41, 51, 61, 71, 81, 91 - 제1층
12, 22, 32, 42, 52, 62, 72, 82, 92 - 제2층
13, 23, 33, 43, 53, 63 - 제3층
1000 -박막 구조체
2000, 3000, 4000, 5000, 6000 - 전자 소자

Claims (29)

  1. 도펀트 A를 구비하는 도펀트 층과 HfO2층을 포함하는 복수층을 포함하여 HfxA1-xOz (0<x<1, z은 실수) 화합물을 이루며, 상기 복수층 중 최상부층의 두께가 가장 두꺼운, 유전체층;
    상기 유전체층 상에 상기 최상부층과 접하게 배치된 제1 전도층;을 포함하는, 박막 구조체.
  2. 제1항에 있어서,
    상기 최상부층의 두께는 0.25nm 이상인, 박막 구조체.
  3. 제1항에 있어서,
    상기 유전체층은
    두께가 i*t이고(i는 정수, t는 실수), HfO2를 포함하는 제1층과,
    도펀트 A를 포함하며, 두께가 j*t (j≥i, j는 3이상의 정수)인 상기 최상부층을 포함하는, 박막 구조체.
  4. 제3항에 있어서,
    상기 유전체층은
    j>i이고,
    상기 제1층 상에 배치되고, 두께가 j*t이며, 도펀트 A를 포함하는 제2층과
    상기 제2층 상에 배치되고, 두께가 i*t이며 HfO2를 포함하는 제3층을 더 포함하는, 박막 구조체.
  5. 제4항에 있어서,
    상기 제2층과 상기 제3층의 쌍이 상기 제1층과 상기 최상부층 사이에 복수회 반복 배치되는, 박막 구조체.
  6. 제3항에 있어서,
    상기 유전체층은
    j>i이고,
    상기 제1층 상에 배치되고, 두께가 m*t(i<m<j, m은 정수)이며, 도펀트 A를 포함하는 제2층과
    상기 제2층 상에 배치되고, 두께가 n*t(i<n<j, n은 정수)이며 HfO2를 포함하는 제3층을 더 포함하는, 박막 구조체.
  7. 제6항에 있어서,
    상기 유전체층은
    상기 제1층과 상기 제2층의 쌍이 상기 제3층 하부에 복수회 반복 배치되는, 박막 구조체.
  8. 제3항에 있어서,
    상기 유전체층은
    상기 제1층 상에 배치되고, 두께가 i*t이며, 도펀트 A를 포함하는 제2층과
    상기 제2층 상에 배치되고, 두께가 j*t이며 HfO2를 포함하는 제3층을 더 포함하는, 박막 구조체.
  9. 제8항에 있어서,
    상기 제1층과 상기 제2층의 쌍이 상기 제3층 하부에 복수회 반복 배치되는, 박막 구조체.
  10. 제3항에 있어서,
    상기 유전체층은
    i=j이고,
    상기 제1층 상에 배치되고, 두께가 k*t이며(k<i, k는 정수) 도펀트 A를 포함하는 제2층과
    상기 제2층 상에 배치되고, 두께가 k*t이며, HfO2를 포함하는 제3층을 더 포함하는, 박막 구조체.
  11. 제10항에 있어서,
    상기 제2층과 상기 제3층의 쌍이 상기 제1층과 상기 최상부층 사이에 반복 배치되는, 박막 구조체.
  12. 제1항에 있어서,
    상기 유전체층은
    도펀트 A를 포함하며, 두께가 i*t인(i는 정수, t는 실수) 제1층과
    두께가 j*t이고(j>i, j는 3이상의 정수), HfO2를 포함하는 상기 최상부층을 포함하는, 박막 구조체.
  13. 제12항에 있어서,
    상기 유전체층은
    상기 제1층 상에 배치되고, 두께가 j*t이며, HfO2를 포함하는 제2층과
    상기 제2층 상에 배치되고, 두께가 i*t이며 도펀트 A를 포함하는 제3층을 더 포함하는, 박막 구조체.
  14. 제13항에 있어서,
    상기 제2층과 상기 제3층의 쌍이 상기 제1층과 상기 최상부층 사이에 복수회 반복 배치되는, 박막 구조체.
  15. 제1항에 있어서,
    상기 유전체층은
    두께가 i*t이고(i는 정수, t는 실수), HfO2를 포함하는 제1층과,
    상기 제1층 상에 형성되고 도펀트 A를 포함하며, 두께가 j*t (j>i)인 제2층과,
    두께가 k*t (k>i, j)이고 HfO2를 포함하는 상기 최상부층을 포함하는, 박막 구조체.
  16. 제1항에 있어서,
    상기 유전체층은
    도펀트 A를 포함하며, 두께가 j*t (j는 정수, t는 실수)인 제1층과,
    두께가 i*t(i>j)이고, HfO2를 포함하는 제2층과,
    도펀트 A를 포함하며 두께가 n*t (n>i, j)인 상기 최상부층을 포함하는, 박막 구조체.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 t는 0.05nm이상인, 박막 구조체.
  18. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 유전체층의 두께는 0.5~20nm인, 박막 구조체.
  19. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 A는 Zr, La, Y, Si, Al, Sn 중 어느 하나를 포함하는, 박막 구조체.
  20. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 제1 전도층은
    금속, 전도성 산화물, 그래핀 중 어느 하나를 포함하는, 박막 구조체.
  21. 기판을 준비하는 단계;
    상기 기판 상에, 도펀트 A를 구비하는 도펀트 층과 HfO2층을 포함하는 복수층을 형성하여 HfaAbOz (a, b, z은 실수) 화합물로 이루어진 유전체층을 형성하되, 상기 복수층 중 최상부층의 두께를 가장 두껍게 형성하는 단계;
    상기 유전체층 상에 상기 최상부층에 접하는 전도층을 형성하는 단계;를 포함하는, 박막 구조체 제조방법.
  22. 제21항에 있어서,
    상기 유전체층의 Hf와 A의 함량비를 설정하는 단계;
    상기 함량비에 따라 상기 최상부층의 종류와 두께를 설정하는 단계;를 포함하는, 박막 구조체 제조방법.
  23. 제22항에 있어서,
    상기 함량비를 a:b라고 할 때,
    a≤b인 경우, 상기 최상부층을 A 도펀트 층으로 하고,
    a>b인 경우 상기 최상부층을 HfO2층으로 하는, 박막 구조체 제조방법.
  24. 제21항에 있어서,
    열처리하는 단계를 더 포함하며,
    상기 열처리하는 단계는
    상기 유전체층을 형성한 후,
    상기 전도층을 형성하기 전, 또는 상기 전도층을 형성한 후에 행해지는, 박막 구조체 제조방법.
  25. 반도체층; 및
    상기 반도체층 상에 배치된 제1항 내지 제16항 중 어느 한 항의 박막 구조체;를 포함하는, 전자 소자.
  26. 제25항에 있어서,
    상기 반도체층과 상기 박막 구조체 사이에 배치된 절연층을 더 포함하는, 전자 소자.
  27. 제26항에 있어서,
    상기 절연층과 상기 박막 구조체 사이에 배치된 제2 전도층을 더 포함하는, 전자 소자.
  28. 제2 전도층: 및
    상기 제2 전도층 상에 배치된 제1항 내지 제16항 중 어느 한 항의 박막 구조체;를 포함하는, 전자 소자.
  29. 제28항에 있어서,
    상기 제2 전도층과 상기 박막 구조체 사이에 배치된 절연층을 더 포함하는, 전자 소자.
KR1020190120539A 2019-09-30 2019-09-30 박막 구조체 및 이를 포함하는 전자 소자 KR20210037973A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020190120539A KR20210037973A (ko) 2019-09-30 2019-09-30 박막 구조체 및 이를 포함하는 전자 소자
EP20198088.5A EP3799538A1 (en) 2019-09-30 2020-09-24 Thin film structure and electronic device including the same
JP2020163497A JP2021057595A (ja) 2019-09-30 2020-09-29 薄膜構造体、及びそれを含む電子素子
US17/036,469 US20210098596A1 (en) 2019-09-30 2020-09-29 Thin film structure and electronic device including the same
CN202011060074.6A CN112582539A (zh) 2019-09-30 2020-09-30 薄膜结构体、其制造方法和包括其的电子器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190120539A KR20210037973A (ko) 2019-09-30 2019-09-30 박막 구조체 및 이를 포함하는 전자 소자

Publications (1)

Publication Number Publication Date
KR20210037973A true KR20210037973A (ko) 2021-04-07

Family

ID=72658982

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190120539A KR20210037973A (ko) 2019-09-30 2019-09-30 박막 구조체 및 이를 포함하는 전자 소자

Country Status (5)

Country Link
US (1) US20210098596A1 (ko)
EP (1) EP3799538A1 (ko)
JP (1) JP2021057595A (ko)
KR (1) KR20210037973A (ko)
CN (1) CN112582539A (ko)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6921702B2 (en) * 2002-07-30 2005-07-26 Micron Technology Inc. Atomic layer deposited nanolaminates of HfO2/ZrO2 films as gate dielectrics
KR100849854B1 (ko) * 2007-02-23 2008-08-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
WO2013150920A1 (ja) * 2012-04-05 2013-10-10 東京エレクトロン株式会社 半導体デバイスの製造方法及び基板処理システム
US9818869B2 (en) * 2013-07-25 2017-11-14 National Institute Of Advanced Industrial Science And Technology Ferroelectric device and method of its manufacture
DE102015015854B4 (de) * 2015-12-03 2021-01-28 Namlab Ggmbh Integrierte Schaltung mit einer ferroelektrischen Speicherzelle und Verwendung der integrierten Schaltung
CN109087949A (zh) * 2017-06-14 2018-12-25 萨摩亚商费洛储存科技股份有限公司 铁电场效应晶体管、铁电内存与数据读写方法及制造方法
US10950384B2 (en) * 2017-08-30 2021-03-16 Micron Technology, Inc. Method used in forming an electronic device comprising conductive material and ferroelectric material
US11688788B2 (en) * 2018-12-04 2023-06-27 Intel Corporation Transistor gate structure with hybrid stacks of dielectric material

Also Published As

Publication number Publication date
JP2021057595A (ja) 2021-04-08
CN112582539A (zh) 2021-03-30
US20210098596A1 (en) 2021-04-01
EP3799538A1 (en) 2021-03-31

Similar Documents

Publication Publication Date Title
TWI701725B (zh) 負電容場效電晶體及製造負電容結構的方法
KR100662850B1 (ko) 복수 개의 금속층을 적층한 반도체 소자
EP3910687A1 (en) Thin film structure and semiconductor device including the same
US9178006B2 (en) Methods to improve electrical performance of ZrO2 based high-K dielectric materials for DRAM applications
US11855171B2 (en) Semiconductor device and forming method thereof
US8115264B2 (en) Semiconductor device having a metal gate with a low sheet resistance and method of fabricating metal gate of the same
US8159012B2 (en) Semiconductor device including insulating layer of cubic system or tetragonal system
US20060054961A1 (en) Semiconductor device and method for manufacturing the same
US11646375B2 (en) Ferroelectric thin-film structure and electronic device including the same
US20090296314A1 (en) Capacitor of semiconductor device and manufacturing method thereof
US20230399749A1 (en) Thin film structure including dielectric material layer, method of manufacturing the same, and electronic device employing the same
US11257899B2 (en) Film structure including hafnium oxide, electronic device including the same, and method of manufacturing the same
CN114582967A (zh) 萤石基材料薄膜和包括其的半导体器件
KR102246261B1 (ko) 반도체 메모리 소자용 커패시터 및 이의 제조 방법
KR20210037973A (ko) 박막 구조체 및 이를 포함하는 전자 소자
Lukosius et al. Properties of stacked SrTiO3/Al2O3 metal–insulator–metal capacitors
TWI484679B (zh) 非揮發性記憶體
KR102629339B1 (ko) 강유전체 성능 향상을 위한 산화물층을 갖는 v-nand 메모리 및 그 제조 방법
CN115832028A (zh) 铁电材料和包括该铁电材料的电子器件
KR20220128601A (ko) 네거티브 커패시턴스 트랜지스터 및 그 제조 방법
CN116471922A (zh) 电容器和包括该电容器的半导体器件
CN110620151A (zh) 应变技术增强负电容器件的结构及制作方法和电子设备

Legal Events

Date Code Title Description
E902 Notification of reason for refusal