CN114582967A - 萤石基材料薄膜和包括其的半导体器件 - Google Patents

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Abstract

提供一种萤石基材料薄膜，其包括：具有对称段和非对称段的正交晶体结构；以及至少两个具有不同的极化方向的畴。在畴之间的壁处不存在对称段，或者对称段中的至少两个是连续相邻的。还提供了包括具有正交晶体结构的萤石基材料薄膜的半导体器件。萤石基材料薄膜的极化方向被配置为通过对称段和非对称段之间的结构转变而改变。

Description

萤石基材料薄膜和包括其的半导体器件
技术领域
一些示例实施方式涉及萤石基材料薄膜和/或包括其的半导体器件。
背景技术
根据电子产品朝着更轻、更薄和/或更小的趋势，对半导体器件的高集成度的需求正在增加。因此，已经提出了各种类型的半导体器件。例如，存在包括铁电层的半导体器件。
发明内容
提供了一种具有改善的或优异的极化切换速率的萤石基材料薄膜。
替代地或附加地，提供了一种半导体器件和/或包括该半导体器件的装置，该半导体器件能够以低电功率操作，并且具有高集成度和/或优异的操作速率。
另外的方面将在下面的描述中部分地阐述，并且部分将从该描述明显，或者可以通过一些示例性实施方式的实践而了解。
根据一些示例实施方式，一种萤石基材料薄膜包括：具有对称段和非对称段的正交晶体结构；以及至少两个具有不同的极化方向的畴，其中在畴之间的壁处不存在对称段，或者对称段中的至少两个是连续相邻的。
在具有四个氧离子和两个金属离子的晶格中，对称段可以包括其中金属离子和氧离子的位置相对于极性c轴具有对称性的原子排列结构。在具有四个氧离子和两个金属离子的晶格中，非对称段可以包括其中金属离子和氧离子的位置相对于极性c轴具有非对称性的原子排列结构。至少一个畴可以是一组具有相同极化方向的相邻正交晶体结构。
萤石基材料薄膜可以包括由U-Sx-D表示的原子排列，其中S是对称段，x是整数0、2、3、4或5，U和D是具有彼此不同的极化方向的畴。U和D可以是具有相同的手性或不同的手性的畴。U和D中的每个可以是具有其中非对称段与Sx相邻地排列的原子排列的畴。
萤石基材料薄膜可以包括由MO2表示的材料，其中M是Hf、Zr或Hf和Zr的组合。
根据一些示例实施方式，一种半导体器件包括具有正交晶体结构的萤石基材料薄膜，该正交晶体结构具有对称段和非对称段，其中萤石基材料薄膜的极化方向被配置为通过对称段和非对称段之间的结构转变而改变。极化方向可以被配置为在根据从外部施加电场的方向发生对称段到非对称段的结构转变或者非对称段到对称段的结构转变中的至少一个时改变，因此，具有不同的极化方向的畴之间的壁传播。
根据一些示例实施方式，一种电子组件包括铁电层，该铁电层包括在第一方向上延伸的多个单位单元。所述多个单位单元的第一部分包括具有对称结构的第一单元和具有第一不对称结构的第二单元，具有对称结构的第一单元与具有第一不对称结构的第二单元交替，所述多个单位单元的第二部分包括具有对称结构的第三单元和具有第二不对称结构的第四单元，具有对称结构的第三单元与具有第二不对称结构的第四单元交替，并且所述多个单位单元的第一部分在边界处与所述多个单位单元的第二部分相邻，并且在边界处，具有对称结构的第一单元之一与具有对称结构的第三单元之一相邻。替代地或附加地，具有第一不对称结构的第二单元之一与具有第二不对称结构的第四单元之一相邻。
附图说明
从以下结合附图进行的描述，本公开的某些实施方式的以上和其他方面、特征和/或优点将更加明显，其中：
图1是萤石基材料的正交晶体结构的示意图，其中{……}和[……]分别表示右旋手性和左旋手性，Mxy表示对映体关系(enantiomeric relationship)，Ry(π)表示在y轴上旋转180度的关系；
图2是示出已知的萤石基材料薄膜的结构和畴壁传播的示意图，其中(a)表示畴壁传播之前的原子排列结构，(b)表示当存在畴壁传播时的原子排列结构；
图3是示出根据一些示例实施方式的萤石基材料薄膜的结构和畴壁传播的示意图，其中(a)表示畴壁传播之前的原子排列结构，(b)表示当存在畴壁传播时的原子排列结构；
图4是示出根据实施方式的萤石基材料薄膜中的畴壁传播的表格，其中{……}和[……]分别表示右旋手性和左旋手性，(a)表示畴壁传播之前的原子排列结构，(b)表示当存在畴壁传播时的原子排列结构；
图5示出显示计算已知的萤石基材料薄膜和根据实施方式的萤石基材料薄膜的极化切换时间的结果的曲线图；
图6、图7和图8是示出根据实施方式的场效应晶体管(FET)的示意图；
图9和图10是示出根据其他实施方式的FET的示意图；
图11是示出根据一些示例实施方式的电容器的示意图；
图12是示出根据一些示例实施方式的半导体装置(电容器和FET之间的连接结构)的示意图；
图13和图14是示意性示出根据一些示例实施方式的适用于电子装置的电子器件架构的概念图。
具体实施方式
现在将详细参考一些示例实施方式，其示例在附图中示出，其中相同的附图标记始终指代相同的元件。在这点上，一些示例实施方式可以具有不同的形式，而不应被解释为限于这里阐述的描述。因此，下面仅通过参考附图来描述示例实施方式，以说明各方面。如在这里使用的，术语“和/或”包括一个或更多个相关列出项目的任何和所有组合。当诸如“……中的至少一个”的表述在一列元素之后时，修饰整列元素，而不修饰该列中的个别元素。
在以下描述中，术语仅用于说明特定示例实施方式，而不限制一些示例实施方式的范围。当一元件被称为“在”另一元件“上方”或“上”时，该元件可以直接在另一元件上、下、左侧或右侧，同时与所述另一元件接触，或者可以在所述另一元件上、下、左侧或右侧，而不与所述另一元件接触。
除非另有说明，单数形式的术语可以包括复数形式。除非另外提及，否则在这里使用的术语“包括”和/或“包含”表明所述特征、数量、步骤、工艺、元件、组件、材料或其组合的存在，但不排除一个或更多个其他特征、数量、步骤、工艺、元件、组件、材料或其组合的存在或添加。
虽然诸如“第一”、“第二”和“第三”的术语用于描述各种元件，但是这些术语仅用于将一个元件与其他元件区分开来，并且诸如顺序和类型的元件的特征不应受这些术语限制。此外，诸如“单元”、“装置”、“模块”或“部分”的术语可以指具有至少一个功能或操作的综合结构的单元，并且可以用硬件、软件或硬件和软件的组合实现。
在下文中，将参考附图描述一些示例实施方式。在附图中，相同的附图标记指代相同的元件，并且为了图示的清楚，元件的尺寸(诸如层或区域的宽度和厚度)可能被放大。这里描述的一些示例实施方式仅用于说明目的，并且可以在其中进行各种修改。
铁电体是具有铁电性的材料，即使当外部电场没有施加到材料时，也能通过内部电偶极矩的排列保持自发极化。例如，铁电体是这样的材料，其中即使当某个电压被施加到材料且然后电压再次返回到0V时，极化(或电场)也半永久地保持在该材料中，并且极化方向可以根据外部电场而变化。
替代地或附加地，铁电体在某个区域可以具有负电容，并且该特性可以有助于半导体器件的低功率操作。例如，当铁电体应用于晶体管时，亚阈值摆幅值可以降至60mV/dec或更低，这是现有硅基晶体管的理论极限。
同时，最近已知具有萤石结构/面心立方(FCC)结构的材料，例如萤石基材料(诸如铪基氧化物(HfO)材料)，在正交晶体结构中具有自发极化，并且可以表现出铁电性。铪基氧化物被期望对于半导体器件的小型化是有用的，因为铪基氧化物适用于半导体加工，并且即使在几nm的极小厚度的薄膜中也具有铁电性。
然而，萤石基材料诸如铪基氧化物可以具有比钙钛矿基铁电体(诸如PbTiO3)的极化切换速率低的极化切换速率，因此可能对半导体器件的工作速度产生负面影响。萤石基材料可以包括一个或更多个具有相同极化方向的畴，并且被定义为一组彼此相邻定位的正交晶体结构，并且畴壁可以被定义在具有不同极化方向的畴之间。萤石基材料的总极化方向可以随着畴壁传播而改变。然而，由于极化切换期间的高和/或重复能量势垒，萤石基材料可能具有低的极化切换速率。
根据一些示例实施方式，可以提供具有高极化切换速率的萤石基材料薄膜和/或包括其的半导体器件。
如上所述，萤石基材料可以在正交晶体结构中具有自发极化。图1是萤石基材料的正交晶体结构的示意图。参照图1，正交晶体结构由对称段(s)和非对称段(u/d)组成(或包括对称段(s)和非对称段(u/d))。对称段(s)可以具有由四个氧离子和两个金属离子组成或包括四个氧离子和两个金属离子的结构，其中氧离子可以布置于在两个金属离子之间的中心平面上。因此，对称段具有金属离子和氧离子的位置相对于极性c轴的对称性，并且可以不影响材料的极化。极性晶体的对称方向被称为极性轴，c轴是结晶轴之一并且指的是晶体衬底的垂直轴。非对称段(u/d)可以布置成使得氧离子偏离两个金属离子之间的中心平面或不与两个金属离子之间的中心平面对齐。因此，非对称段(u/d)可能具有金属离子和氧离子相对于极性c轴的不对称位置，并且可能影响材料的极化。取决于氧离子和金属离子的位置，根据极化方向((-)→(+))，非对称段(u/d)可以具有“u”形式或“d”形式。替代地或附加地，萤石基材料的正交晶体结构可以根据手性和/或衍射角具有图1的原子排列(a)至(h)。
图2是示出萤石基材料薄膜的结构和畴壁传播的示意图。萤石基材料薄膜包括具有不同的极化方向和手性的畴(例如，{usususu}和[dsdsdsds])，并且可以包括在畴之间的畴壁处的一个对称段。手性用手来表示。由于对称段(s)和非对称段(u/d)交替的结构，萤石基材料薄膜可以具有低的极化切换速率。例如，已知的萤石基材料薄膜的极化方向可以通过或基于畴壁处的非对称段(u和d)之间的原子排列变化(图1的(a)和(e)之间的结构变化)而变化。参照图1的(a)和(b)，畴壁可以传播。然而，在这个过程中，由于对称段(s)的结构不变性(和/或结构恢复)和/或非对称段之间的结构变化
Figure BDA0003382691960000051
和/或手性变化等，估计高能量势垒重复出现。这可能是降低萤石基材料薄膜的极化切换速率的一因素。
在根据一些示例实施方式的半导体器件中，极化方向可通过萤石基材料薄膜的对称段和非对称段之间的结构转变而改变或被配置为通过该结构转变而改变。
例如，萤石基材料薄膜可以不包括对称段(s)和/或可以包括至少两个连续的对称段(s)。图3是示出根据一些示例实施方式的萤石基材料薄膜的结构和畴壁传播的示意图。在畴壁处发生从对称段(s)到非对称段(u)和/或从非对称段(d)到对称段(s)的结构转变时，萤石基材料薄膜的极化方向是可变的，或者被配置为改变。参照图3的(a)和(b)，畴壁可以传播，例如在第一方向上传播。替代地或附加地，在极化切换过程中，当畴壁处的对称段的数量被保持时，畴壁可以以拉链状(zipper-like)的形式或方式传播。例如，在根据一些示例性实施方式的萤石基材料薄膜中，在极化切换期间，对称/非对称段可以连续经历某些结构变化，因此能量势垒可以相对低。
替代地或附加地，在根据一些示例实施方式的萤石基材料薄膜中，相邻畴可以具有相同的手性，并且即使在极化切换之后(考虑图1的(a)和(d)之间的结构变化)，也可以保持手性相同。在图3中，手性由手表示。根据基于一些示例实施方式的研究，在极化切换而没有改变手性的情况下，能量势垒低于在极化切换且改变手性的情况下的能量势垒。
根据一些示例实施方式的萤石基材料薄膜可以包括由U-Sx-D表示的原子排列。这里，S是对称段，x是整数0、2、3、4或5，U和D是具有不同极化的畴。这里，x可以不为1，并且可以不大于5；然而，示例实施方式不一定局限于此。例如，在具有重复分别由u和s表示的非对称段(u)(或向上)和对称段(s)的原子排列的U中，非对称段(u)可以与Sx链接。同时，在具有重复由d表示的非对称段(d)(或向下)和对称段(s)的原子排列的D中，非对称段(d)可以与Sx链接。这里，畴U和D可以具有相同或不同的手性。例如，萤石基材料薄膜可以在具有不同极化方向的两个畴之间的壁处包括由{…usu}{dsd…}、{…usu}ss{dsd…}、{…usu}sss{dsd…}、{…usu}ssss{dsd…}、{…usu}sssss{dsd…}、{…usu}[dsd…]、{…usu}ss[dsd…]、{…usu}sss[dsd…]、{…usu}ssss[dsd…]或{…usu}sssss[dsd…]表示的原子排列，其中{……}和[……]分别表示右手手性和左手手性。萤石基材料薄膜的畴壁的传播可以在图4中表示。
非对称段(u)和(d)中的每个以及对称段(s)中的每个可以被称为单位单元。单位单元可以被布置成在第一方向上延伸。
萤石基材料薄膜可以具有约20nm或更小的厚度。例如，萤石基材料薄膜可以具有大于0nm、约0.5nm或更大、约1nm或更大、约1.5nm或更大、约2nm或更大、约20nm或更小、约18nm或更小、约15nm或更小、约10nm或更小、或约5nm或更小的厚度。
萤石基材料薄膜可以包括由MO2表示的材料，其中M是Hf、Zr或Hf和Zr的组合。此外，萤石基材料薄膜可以包括由MO2表示的材料作为基础材料，其中M是Hf、Zr或Hf和Zr的组合，并且可以进一步包括一种或更多种掺杂剂材料，所述掺杂剂材料选自由C、Si、Ge、Sn、Pb、Al、Y、La、Gd、Mg、Ca、Sr、Ba、Ti及其组合组成的组或包括C、Si、Ge、Sn、Pb、Al、Y、La、Gd、Mg、Ca、Sr、Ba、Ti及其组合。相对于基础材料的金属元素，掺杂剂材料的量可以大于0at％、约0.2at％或更大、约0.5at％或更大、约1at％或更大、约2at％或更大、约3at％或更大、约4at％或更大、约5at％或更大、约20at％或更小、约18at％或更小、约15at％或更小、约12at％或更小、约10at％或更小、约8at％或更小、约7at％或更小、或约6at％或更小。
萤石基材料薄膜的正交晶体结构和/或原子排列可以使用诸如例如扫描透射电子显微镜(STEM)、透射电子显微镜(TEM)、掠入射x光衍射(GIXRD)和/或类似方法中的至少一种的方法来识别。
萤石基材料薄膜可以包括包含正交晶体结构的正交晶相。例如，萤石基材料薄膜可以包括各种晶相，诸如正交晶相和四方晶相，但是可以主要包括正交晶相(所有晶相中的最大或最高比例的晶相，或者多个晶相的晶相)。
具有铁电性的萤石基材料薄膜可以通过形成包括所需成分的非晶层并对其退火来制造或制作。
退火工艺可以用炉退火工艺、快速热退火(RTA)工艺或激光退火(LA)工艺中的至少一种来执行；然而，示例实施方式不限于此。
包括所需成分的非晶层可以使用沉积工艺形成，诸如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、等离子体增强化学气相沉积(PECVD)工艺或低压化学气相沉积(LPCVD)工艺中的至少一种；然而，示例实施方式不限于此。例如，原子层沉积(ALD)方法具有以下优点：可以以原子级形成均匀的层，并且可以在相对低的温度进行。
当通过ALD方法形成非晶层时，前驱体可以用于铪源、锆源和氧源。例如，作为铪源，可以使用从由Hf(OtBu)4、四乙基甲基氨基铪(TEMAH)、四二甲氨基铪(TDMAH)、四二乙氨基铪(TDEAH)和/或其组合组成的组选择的至少一种。然而，铪源的示例不限于此。此外，作为锆源，可以使用从由Zr(OtBu)4、四乙基甲基氨基锆(TEMAZ)、四二甲基氨基锆(TDMAZ)、四二乙基氨基锆(TDEAZ)及其组合组成或者包括Zr(OtBu)4、四乙基甲基氨基锆(TEMAZ)、四二甲基氨基锆(TDMAZ)、四二乙氨基锆(TDEAZ)及其组合的组中选择的至少一种。然而，锆源的示例不限于此。此外，作为氧源，可以使用从由O3、H2O、O2、N2O、O2等离子体及其组合组成或者包括O3、H2O、O2、N2O、O2等离子体及其组合的组中选择的至少一种。然而，氧源的示例不限于此。
对于退火步骤，可以控制温度、时间、气氛等中的任何一个或全部，使得萤石基非晶层以正交晶体结构结晶。退火步骤的热预算可以考虑萤石基非晶层的组成和/或厚度来确定。退火可以在约400℃至约1100℃的温度进行，但不限于此。退火可以进行约1纳秒或更长、约1微秒或更长、约0.001秒或更长、约0.01秒或更长、约0.05秒或更长、约0.1秒或更长、约0.5秒或更长、约1秒或更长、约3秒或更长、约5秒或更长、约10分钟或更短、约5分钟或更短、约1分钟或更短、或约30秒或更短的时间，但不限于此。退火步骤可以包括第一退火步骤和第二退火步骤。例如，第一退火步骤可以在比第二退火步骤的温度更低的温度和/或比第二退火步骤的时间更短的时间进行。在其中进行退火的气氛没有特别限制。例如，第一退火可以在H2O、O2、O3、N2、H2和/或NH3中的至少一种气氛下进行。
替代地或附加地，可以局部施加具有适当大小和/或方向的电场，使得萤石基材料薄膜具有期望的原子排列和/或畴排列。例如，通过向具有重复的对称段和非对称段的萤石基材料薄膜的局部区域施加具有适当方向和/或大小的外部电场，可以控制萤石基材料薄膜，使得相应区域不具有对称段，或者具有连续的对称段。
根据一些示例实施方式的器件可以是或者可以包括存储器件或非存储器件，例如，可以是或者可以包括电容器、电场效应晶体管、二极管或者其组合结构，但不限于此。
与相关技术的半导体器件相比，该半导体器件可以具有改善的或优异的极化切换速率。图5示出了显示已知萤石基材料薄膜和根据一些示例实施方式的萤石基材料薄膜的极化切换时间的计算结果的曲线图。参照图5，对于根据一些示例实施方式的具有如图3所示的原子排列和畴壁传播的萤石基材料薄膜(实线)，极化方向切换时间通常比具有如图2所示的原子排列和畴壁传播的相关技术(虚线)的极化方向切换时间短。例如，根据一些示例实施方式的半导体器件(实线)的总极化切换时间可以小于1.0×10-7秒。替代地或附加地，在电流相对于时间的曲线图中，根据一些示例实施方式的半导体器件在极化被切换时可以在5.0×10-7秒或更短的时间具有峰值或局部峰值。峰值可以具有偏态分布(skewnessdistribution)的形状。例如，峰值可能向左偏。该峰值可以是局部峰值，例如局部最大值；然而，示例实施方式不限于此，峰值可以是全局最大值。
图6和图7是显示出根据一些示例实施方式的场效应晶体管(FET)D10和D20的示意图。参照图6和图7，FET D10和D20每个包括：衬底，该衬底包括源极120/121和漏极130/131；布置在衬底100上的栅电极300；以及布置在衬底和栅电极300之间的萤石基材料薄膜200。FET D10和D20可以是或可以对应于逻辑开关器件。具有与存储器件(存储晶体管)相反的构思的逻辑开关器件可以具有非存储特性，并且可以是非存储开/关开关器件。
衬底100可以包括半导体材料。例如，衬底100可以包括Si、Ge、SiGe、III-V族半导体等，并且可以以各种形式修改和使用，诸如绝缘体上硅(SOI)。
衬底100可以包括源极120(121)和漏极130(131)，并且可以包括电连接到或接触或直接接触源极120(121)和漏极130(131)的沟道110(111)。源极120(121)可以电连接到或接触或直接接触沟道110(111)的一端，漏极130(131)可以电连接到或接触或直接接触沟道110(111)的另一端。
参照图6，沟道110可以被限定为在衬底100中在源极120和漏极130之间的衬底区域。源极120和漏极130可以通过将杂质结合/注入到衬底100的不同区域中来形成。在这种情况下，源极120、沟道110和漏极130可以包括衬底材料作为基础材料。
源极120和漏极130可以注入有第一导电性的杂质，沟道110可以注入有与第一导电性相反的第二导电性的杂质。然而，示例实施方式不限于此。例如，源极120和/或漏极130可以注入有硼，沟道110可以注入有磷和/或砷；然而，示例实施方式不限于此。替代地或附加地，源极120和/或漏极130可以注入有磷和/或砷，沟道110可以注入有硼；然而，示例实施方式不限于此。
此外，参照图7，沟道111可以被实现为不同于衬底区域101的单独的材料层(薄膜)。沟道111的材料成分可以变化。例如，沟道111不仅可以包括半导体材料，诸如单晶或多晶半导体材料，诸如掺杂或未掺杂的Si、Ge、SiGe、III-V族半导体和/或类似物，而且可以包括从由以下组成的组选择的至少一种或者选自包括以下的组的至少一种：氧化物半导体、氮化物半导体、氮氧化物半导体、二维(2D)材料、量子点、有机半导体及其组合。例如，氧化物半导体可以包括InGaZnO或类似物，2D材料可以包括过渡金属二硫族化物(TMD)或石墨烯，量子点可以包括胶体QD、纳米晶结构或类似物。此外，源极121和漏极131可以包括导电材料，并且例如可以各自独立地包括金属、金属化合物或导电聚合物。
参照图6和图7，栅电极300可以布置在衬底100上，与衬底100间隔开，并且可以布置成面对沟道110和111。栅电极300可以具有大约1Mohm/平方(Mohm/square)或更小的电导率；然而，示例实施方式不限于此。栅电极300可以包括从由以下组成的组选择的至少一种或者可以包括选自包括以下的组的至少一种：金属、金属氮化物、金属碳化物、多晶硅及其组合。例如，金属可以包括铝(Al)、钨(W)、钼(Mo)、钛(Ti)或钽(Ta)，金属氮化物膜可以包括钛氮化物(TiN)膜或钽氮化物(TaN)膜，金属碳化物可以是铝或硅掺杂(或包括硅)的金属碳化物，并且可以包括例如TiAlC、TaAlC、TiSiC或TaSiC。栅电极300可以具有在其中堆叠多种材料的结构。例如，栅电极300可以具有金属氮化物层/金属层的堆叠结构(诸如TiN/Al)，或者金属氮化物层/金属碳化物层/金属层的堆叠结构(诸如TiN/TiAlC/W)。栅电极300可以包括钛氮化物膜(TiN)或钼(Mo)。上述示例实施方式可以用于各种修改中。
萤石基材料薄膜200可以布置在衬底100和栅电极300之间。例如，萤石基材料层200可以形成在沟道110和111上。对于萤石基材料薄膜200，可以参考上面的描述。
图8是示出根据一些示例实施方式的半导体器件D30(场效应晶体管)的示意图。参照图8，电介质层400可以进一步包括在沟道110和萤石基材料薄膜200之间。电介质层400可以抑制或防止漏电。电介质层400的厚度可以是大约0.1nm或更大、大约0.3nm或更大、或者大约0.5nm或更大，或者可以是大约5nm或更小、大约4nm或更小、大约3nm或更小、大约2nm或更小、或大约1nm或更小。电介质层400可以包括顺电材料或高介电材料，并且可以包括硅氧化物、硅氮化物、铝氧化物、铪氧化物、锆氧化物或类似物，和/或可以包括2D绝缘体，诸如六方氮化硼(h-BN)。例如，电介质层400可以包括硅氧化物(SiO2)、硅氮化物(SiNx)或类似物。替代地或附加地，电介质层400可以包括铪氧化物(HfO2)、铪硅氧化物(HfSiO4)、镧氧化物(La2O3)、镧铝氧化物(LaAlO3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSiO4)、钽氧化物(Ta2O5)、钛氧化物(TiO2)、锶钛氧化物(SrTiO3)、钇氧化物(Y2O3)、铝氧化物(Al2O3)、红色钪钽氧化物(PbSc0.5Ta0.5O3)、红色铌酸铅锌(PbZnNbO3)或类似物中的至少一种。替代地或附加地，电介质层400可以包括以下中的至少一种：金属氮氧化物，诸如铝氮氧化物(AlON)、锆氮氧化物(ZrON)、铪氮氧化物(HfON)、镧氮氧化物(LaON)、钇氮氧化物(YON)或类似物中的至少一种；硅酸盐，诸如ZrSiON、HfSiON、YSiON、LaSiON或类似物；或铝酸盐，诸如ZrAlON、HfAlON或类似物。
参照图8，导电层500可以进一步包括在沟道110和萤石基材料薄膜200之间。导电层500可以具有大约1Mohm/平方的电导率；然而，示例实施方式不限于此。导电层500可以是浮动电极，并且可以包括金属或金属化合物；然而，示例实施方式不限于此。
场效应晶体管可以以各种形式实现，诸如2维形式或3维形式。例如，场效应晶体管可以是诸如平面FET的沟道上1栅极型、诸如鳍式FET的沟道上3栅极型、或者诸如全环绕栅极FET的沟道上4栅极型诸如多桥沟道FET(MBCFETTM)。
图9是示出根据一些示例实施方式的半导体器件(具体地，鳍式FET D40)的示意图。参照图9，鳍式FET D40可以包括源极120、漏极130以及作为在源极120和漏极130之间限定的区域的沟道(未示出)，并且沟道可以具有鳍形状。栅电极300可以布置在具有鳍形状的衬底(未示出)上，以便与鳍形状交叉。沟道可以形成在鳍形状与栅电极300彼此交叉的区域中。萤石基材料薄膜200可以布置在沟道和栅电极300之间，以便围绕沟道。鳍式FET可以是π栅型的鳍式FET(pi-gate fin-FET)、ω栅型的鳍式FET和/或三栅型的鳍式FET；然而，示例实施方式不限于此。
图10是示出根据一些示例实施方式的半导体器件(具体地，全环绕栅极FET D50，诸如MBCFETTM)的示意图。参照图10，全环绕栅极FET D50可以包括源极120、漏极130以及作为限定在它们之间的区域的沟道(未示出)，并且沟道可以具有诸如线或片的形状。源极120、漏极130和沟道可以布置成与衬底区域101间隔开。栅电极300可以被布置成围绕源极120、漏极130和沟道，同时与源极120、漏极130和沟道交叉。沟道可以形成在由栅电极300围绕的区域中。具体地，萤石基材料层200可以布置在沟道和栅电极300之间以围绕沟道。
图11是示出根据一些示例实施方式的电容器D60的示意图。参照图11，电容器D60包括第一电极600、布置成面对第一电极600并与第一电极600间隔开的第二电极700、以及布置在第一电极600和第二电极700之间的萤石基材料层200。第一电极600和第二电极700可以分别被称为下电极和上电极。
第一电极600和第二电极700可以具有约1Mohm/平方或更小的电导率；然而，示例实施方式不限于此，并且可以包括相同的材料或不同的材料，或者由相同的材料或不同的材料组成。例如，第一电极600和第二电极700可以各自独立地包括TiN、TaN、Ti、Ta、TiCN、TiSiN、WSiN、TiAlN、TaAlN、TiAlCN、TiW、RuTiN、RuCN、Pt、Au、Mo或Al中的至少一种。作为具体示例，第一电极600和第二电极700可以各自独立地包括TiN和/或Mo。第一电极600和第二电极700的厚度可以等于或大于约1nm且小于或等于约20nm，并且可以彼此相同或不同。
根据一些示例实施方式，可以提供包括如上所述的萤石基材料薄膜和/或半导体器件的半导体装置。半导体装置可以包括多个半导体器件，并且可以是场效应晶体管和电容器电连接的形式。半导体装置可以具有存储特性，并且可以是例如可以是易失性或非易失性的DRAM。图12是示出根据一些示例实施方式的半导体装置D70(电容器D60和FET D61之间的连接结构)的示意图。参照图12，半导体装置D70可以是这样的结构，其中包括萤石基材料薄膜200的电容器D60和FET D61通过接触62连接。例如，电容器D60的电极600和700之一以及场效应晶体管D61的源极/漏极120和130之一可以通过接触62电连接。接触62可以包括适当的导电材料，例如钨、铜、铝、掺杂或未掺杂的多晶硅或类似物中的至少一种。
FET D61可以包括衬底100和栅电极300，衬底100包括源极120、漏极130和沟道110，栅电极300布置成面对沟道110。电介质层410可以进一步包括在衬底100和栅电极300之间。尽管图12的FET D61不包括萤石基材料薄膜200，但是FET D61可以包括萤石基材料薄膜200，如图6所示。源极120、漏极130、沟道110、衬底100和栅电极300可以与如上所述的那些相同。对于电介质层410，可以参考上面提供的电介质层400的描述。
电容器D60和FET D61的布置被各种各样地修改。例如，电容器D60可以布置在衬底100上，或者替代地，可以被掩埋在衬底100中。
根据一些示例实施方式的半导体器件和半导体装置可以应用于各种电子装置。例如，上述FET和电容器或其组合可以用作各种电子装置中的逻辑器件或存储器件。根据一些示例实施方式的半导体器件在效率、速度和/或功耗方面具有优势，因此可以满足或有助于满足对电子器件的小型化和/或集成的需求。例如，半导体器件和半导体装置可以用于诸如移动器件、计算机、笔记本电脑、传感器、网络器件、神经形态器件等的电子器件中的算术运算、程序执行、临时数据保持等。根据一些示例实施方式的半导体器件和半导体装置对于其中数据传输量大并且数据传输被连续执行的电子装置可能是有用的。
图13和图14是示意性示出根据一些示例实施方式的适用于电子装置的电子器件架构1000的概念图。
参照图13，电子器件架构1000可以包括存储单元1010、算术逻辑单元(ALU)1020和控制单元1030。存储单元1010、ALU 1020和控制单元1030可以电连接到彼此。例如，电子器件架构1000可以被实现为包括存储单元1010、ALU 1020和控制单元1030的单个芯片。具体地，存储单元1010、ALU 1020和控制单元1030可以通过芯片内金属线彼此连接，以直接通信。存储单元1010、ALU 1020和控制单元1030可以整体地集成在一个衬底上以形成单个芯片。输入/输出器件2000可以连接到电子器件架构(芯片)1000。
除了FET D10、D20、D30、D40、D50或电容器D60中的一个或更多个之外，电子器件架构1000还可以包括至少一个附加有源器件(例如，晶体管和/或二极管)。替代地或附加地，除了FET D10、D20、D30、D40、D50或电容器D60中的一个或更多个之外，电子器件架构1000可以包括至少一个附加无源器件(例如，电阻器、电容器、电感器或忆阻器)。
存储单元1010、ALU 1020和控制单元1030可以各自独立地包括上述半导体器件(FET D10、D20、D30、D40、D50或电容器D60等中的一个或更多个)。例如，ALU 1020和控制单元1030可以各自独立地包括上述FET，并且存储单元1010可以是上述电容器或FET，或其组合。存储单元1010可以包括主存储器和高速缓冲存储器两者。电子器件架构(芯片)1000可以是或者可以包括芯片上存储器处理单元。
参照图14，高速缓冲存储器1510、ALU 1520和控制单元1530可以构成中央处理单元(CPU)1500。高速缓冲存储器1510可以由静态随机存取存储器(SRAM)组成，并且可以包括上述FET D10、D20、D30、D40或D50中的一个或更多个。除了CPU 1500之外，可以提供主存储器1600和辅助存储器1700。主存储器1600可以由动态随机存取存储器(DRAM)组成，并且可以包括上述电容器D60。
在一些情况下，电子器件架构1000可以以计算单元器件和存储单元器件在单个芯片上彼此相邻的形式来实现，而不划分子单元。
如上所述，根据一个或更多个示例实施方式，可以提供具有铁电性和/或优异的极化切换速率的萤石基材料薄膜。如上所述，根据一个或更多个示例实施方式，可以提供具有改进的操作速率和/或高电容的半导体器件。萤石基材料薄膜和半导体元件可以可适用于各种电子器件、电子装置、电子电路和/或类似物。一些示例实施方式可以可适用于其他膜，诸如具有反萤石结构的其他薄膜。
上面公开的任何元件和/或功能块可以包括或被实现在处理电路中，诸如：包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或其组合。例如，更具体地，处理电路可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。处理电路可以包括电子组件，诸如晶体管、电阻器、电容器等中的至少一个。处理电路可以包括电子组件，诸如包括AND门、OR门、NAND门、NOT门等中的至少一个的逻辑门。
应理解，这里描述的一些示例实施方式应仅以描述性被考虑，而不是为了限制的目的。每个示例实施方式内的特征或方面的描述通常应被认为可用于其他实施方式中的其他类似特征或方面。虽然已经参考附图描述了一个或更多个示例实施方式，但是本领域普通技术人员将理解，在不脱离由以下权利要求限定的精神和/或范围的情况下，可以在形式和细节上进行各种改变。
本申请基于2020年12月1日提交的韩国专利申请第10-2020-0165948号和2021年4月12日在韩国知识产权局提交的韩国专利申请第10-2021-0047342号，并要求两个韩国专利申请的优先权，这两个韩国专利申请的公开通过引用整体合并于此。

Claims (20)

1.一种萤石基材料薄膜，包括：
具有对称段和非对称段的正交晶体结构；以及
至少两个具有不同的极化方向的畴，
其中，
在所述至少两个畴之间的壁处不存在所述对称段，或者
所述对称段中的至少两个是连续相邻的。
2.根据权利要求1所述的萤石基材料薄膜，
其中在具有四个氧离子和两个金属离子的晶格中，所述对称段包括其中所述金属离子和所述氧离子的位置相对于极性c轴具有对称性的原子排列结构。
3.根据权利要求1所述的萤石基材料薄膜，
其中在具有四个氧离子和两个金属离子的晶格中，所述非对称段包括其中所述金属离子和所述氧离子的位置相对于极性c轴具有非对称性的原子排列结构。
4.根据权利要求1所述的萤石基材料薄膜，
其中所述至少两个畴中的每个是一组具有相同极化方向的相邻正交晶体结构。
5.根据权利要求1所述的萤石基材料薄膜，
其中所述萤石基材料薄膜包括由U-Sx-D表示的原子排列，其中S是所述对称段，x是整数0、2、3、4或5，U和D是具有彼此不同的极化方向的畴。
6.根据权利要求5所述的萤石基材料薄膜，
其中U和D具有相同的手性。
7.根据权利要求5所述的萤石基材料薄膜，
其中U和D中的每个是具有其中所述非对称段与Sx相邻地排列的原子排列的畴。
8.根据权利要求1所述的萤石基材料薄膜，其中所述正交晶体结构包括由MO2表示的材料，其中M是Hf、Zr、或者Hf和Zr的组合。
9.根据权利要求1所述的萤石基材料薄膜，其中所述正交晶体结构包括：
作为基础材料的由MO2表示的材料，其中M是Hf、Zr或者Hf和Zr的组合；以及
选自包括C、Si、Ge、Sn、Pb、Al、Y、La、Gd、Mg、Ca、Sr、Ba、Ti的组的至少一种掺杂剂材料。
10.根据权利要求9所述的萤石基材料薄膜，
其中所述至少一种掺杂剂材料相对于所述基础材料的金属元素的量大于0at％并且小于或等于20at％。
11.根据权利要求1所述的萤石基材料薄膜，其中所述薄膜具有大于0nm且小于或等于20nm的厚度。
12.根据权利要求1所述的萤石基材料薄膜，
其中所述萤石基材料薄膜表现出铁电性。
13.一种半导体器件，包括：
萤石基材料薄膜，包括具有对称段和非对称段的正交晶体结构，
其中所述萤石基材料薄膜的极化方向被配置为通过所述对称段和所述非对称段之间的结构转变而改变。
14.根据权利要求13所述的半导体器件，
其中所述极化方向被配置为在根据施加电场的方向而发生所述对称段到所述非对称段的结构转变或所述非对称段到所述对称段的结构转变中的至少一个时改变，所述电场从所述半导体器件的外部施加。
15.根据权利要求13所述的半导体器件，
其中具有不同的极化方向的畴之间的壁被配置为在发生所述对称段到所述非对称段的结构转变或者所述非对称段到所述对称段的结构转变时传播，所述壁被配置为基于施加电场的方向而传播，所述电场从所述半导体器件的外部施加。
16.根据权利要求13所述的半导体器件，进一步包括：
至少两个具有不同的极化方向的畴，
其中，
在所述至少两个畴之间的壁处不存在所述对称段，或者
所述对称段中的至少两个是连续相邻的。
17.根据权利要求13所述的半导体器件，进一步包括：
第一电极和与所述第一电极间隔开的第二电极，
其中所述萤石基材料薄膜在所述第一电极和所述第二电极之间。
18.根据权利要求13所述的半导体器件，进一步包括：
包括源极和漏极的半导体衬底；以及
与所述半导体衬底相对并间隔开的栅电极，
其中所述萤石基材料薄膜在所述半导体衬底和所述栅电极之间。
19.根据权利要求13所述的半导体器件，
其中响应于发生所述萤石基材料薄膜的极化切换，在电流对时间的曲线图中在5.0×10-7秒或更短的时间内出现局部峰值。
20.一种电子器件，包括：
根据权利要求1所述的萤石基材料薄膜；以及
至少一个有源或无源元件。
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