KR101799146B1 - 반도체 디바이스의 제조 방법 및 기판 처리 시스템 - Google Patents

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신타로 아오야마
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Abstract

소스·드레인 및 채널이 형성된 피처리체 위에 산화하프늄 및 산화지르코늄을 포함하는 게이트 절연막을 성막하는 공정과, 상기 절연막을 600℃ 이하의 온도에서 결정화 열처리하는 공정을 포함하고, 상기 결정화 열처리 후의 상기 절연막의 비유전율이 27 이상인, 반도체 디바이스의 제조 방법.

Description

반도체 디바이스의 제조 방법 및 기판 처리 시스템{SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SUBSTRATE TREATMENT SYSTEM}
본 발명은 반도체 디바이스의 제조 방법 및 기판 처리 시스템에 관한 것이다.
최근 들어, 반도체 디바이스의 미세화, 고성능화의 요구에 수반하여, 게이트 절연막으로서 고유전율막(High-K막)이 사용되고 있다. 게이트 절연막의 재료로서는, 하프늄 산화물계 재료가 주목받고 있으며, 산화하프늄(HfO2) 등의 재료의 (비)유전율을 향상시켜, 등가 산화막 두께(Equivalent Oxide Thickness; EOT)를 저감하는 시도가 이루어지고 있다.
HfO2의 비유전율을 높이는 방법으로서는, 예를 들어, HfO2막을 고온에서 열처리하는 방법(예를 들어, 특허문헌 1) 등이 제안되고 있다.
미국 특허 공개(2005)/0136690A1호 공보
그러나, 특허문헌 1에 기재된 방법에서는, 고온 열처리에 의해 HfO2가 결정화되어, 발생한 결정립계를 통한 전기 전도에 의해 누설 전류가 증가한다는 문제가 있었다.
한편, 반도체 장치의 제조 프로세스를 감안하면, 다양한 프로세스에서의 열 부하 상의 제약에 의해, 폭넓은 온도 영역에서의 열처리에 있어서, 비유전율이 높은 절연막을 제공할 수 있는 것이 바람직하다.
예를 들어, 트랜지스터의 제조 공정에서, 소스·드레인 형성, 채널 형성 공정이 게이트 절연막 형성 공정보다 먼저 행하여지는, 소위 게이트 라스트 프로세스에서는, 형성된 소스·드레인, 채널에 열 부하 상의 제약이 있기 때문에, 게이트 절연막에 고온에서의 열처리를 실시할 수 없다는 문제가 있다.
상기 과제에 대하여, 본 발명은, 폭넓은 프로세스 온도에서, EOT의 저감 및 누설 전류의 저감을 양립할 수 있는 반도체 디바이스의 제조 방법을 제공한다.
본 발명의 일 양태에 의하면, 소스·드레인 및 채널이 형성된 피처리체 위에 산화하프늄 및 산화지르코늄을 포함하는 게이트 절연막을 성막하는 공정과, 상기 절연막을 500℃ 이상, 550℃ 이하의 온도에서 불활성 가스 분위기 중에서 결정화 열처리하는 공정을 포함하고, 상기 결정화 열처리 후의 상기 절연막의 비유전율이 27 이상이고, 상기 게이트 절연막 중의 상기 산화하프늄의 함유량은 5몰％ 내지 30몰％인, 반도체 디바이스의 제조 방법이 제공된다.
폭넓은 프로세스 온도에서, EOT의 저감 및 누설 전류의 저감을 양립할 수 있는 반도체 디바이스의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 일례가 되는 도면으로서, 혼합 절연막의 열처리 온도와 비유전율의 관계를 설명하기 위한 개략도이다.
도 2는 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, 혼합 절연막 내의 ZrO2의 몰 분율과 비유전율의 관계를 설명하기 위한 개략도이다.
도 3은 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, 혼합 절연막 내의 ZrO2의 몰 분율과 열처리 온도의 관계를 설명하기 위한 개략도이다.
도 4는 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, 혼합 절연막 내의 ZrO2의 몰 분율과 누설 전류의 관계를 설명하기 위한 개략도이다.
도 5는 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, 적층 절연막 내의 ZrO2의 몰 분율과 열처리 온도의 관계를 설명하기 위한 개략도이다.
도 6은 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, 열처리 온도와 비유전율의 관계를 설명하기 위한 개략도이다.
도 7은 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, X선 회절의 결과의 예이다.
도 8은 HfO2막을 플라즈마 질화 처리한 후에, ZrO2막을 성막하고, 700℃에서 열처리한 후의 절연막의 CV 특성의 일례이다.
도 9는 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, 막 두께와 비유전율의 관계를 설명하기 위한 개략도이다.
도 10a는 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, X선 회절의 결과의 다른 예이다.
도 10b는, 도 10a의 일부를 확대한 도면이다.
도 11은 본 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, 막 두께와 누설 전류의 관계를 설명하기 위한 개략도이다.
도 12는 본 실시 형태의 반도체 디바이스의 제조 방법을 실시하기 위한, 기판 처리 시스템의 구성예를 도시하는 개략도이다.
도 13은 본 발명의 실시 형태에 따른 성막 장치(1 또는 2)의 구성예를 도시하는 개략도이다.
도 14는 본 발명의 실시 형태에 따른 플라즈마 처리 장치(3)의 구성예를 도시하는 개략도이다.
도 15는 본 발명의 실시 형태에 따른 결정화 처리 장치(4)의 구성예를 도시하는 개략도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 형태에 대하여 설명한다.
또한, 본 발명의 실시 형태에 따른 반도체 디바이스의 제조 방법에서는, 피처리체로서 실리콘 웨이퍼를 처리하는 방법에 대하여 설명한다. 즉, 실리콘 웨이퍼를 처리하고, 게이트 절연막을 형성하는 예에 대하여 설명하는데, 본 발명은 이 점에 있어서 한정되지 않는다. 예를 들어, 본 발명의 반도체 디바이스의 제조 방법은, 다이내믹·랜덤·액세스·메모리(DRAM:Dynamic Random Access Memories)의 캐패시터의 용량 절연막(캐패시터 용량막)을 형성하는 방법에도 적용할 수 있다.
본 발명의 실시 형태에 따른 반도체 디바이스에서의 절연막은, 산화지르코늄(ZrO2) 및 산화하프늄(HfO2)을 포함하고, 이 절연막 내의 HfO2의 함유량은, 5몰％ 내지 50몰％인 것이 바람직하다. 또한, ZrO2및 HfO2를 포함하는 막은, ZrO2 및 HfO2의 혼합막인 산화지르코늄하프늄(HfZrOx)막이어도 되고, ZrO2 및 HfO2를 상술한 비율로 적층한 적층막이어도 된다. 얻어진 절연막은, 결정화 열처리(이후, 간단히 열처리와 칭하는 경우가 있음)를 실시하여 결정화시킴으로써, 고유전율을 갖는 절연막이 얻어진다.
[제1 실시 형태]
도 1에, 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 일례가 되는 도면으로서, 혼합 절연막의 열처리 온도와 비유전율의 관계를 설명하기 위한 개략도를 나타낸다. 도 1의 횡축은, 절연막의 열처리 온도를 나타내고, 종축은 절연막의 비유전율을 나타낸다.
도 1로부터, HfO2의 함유량이 50몰％인 HfZrOx막은, HfO2막과 비교하여, 동일한 열처리 온도에서 열처리했을 경우에, 더 높은 비유전율을 갖는다.
예를 들어, 비유전율(k)이 27인 절연막을 얻는 경우, HfO2막의 경우에는 약 600℃에서의 열처리를 필요로 하며, 600℃에서 열처리 온도가 벗어나면, 급격하게 비유전율이 저하된다. 통상, 비유전율(k)이 27인 HfO2막을 얻는 경우, 600℃ 내지 650℃에서의 열처리를 필요로 한다. 그러나, 본 실시 형태의 절연막(HfZrOx막)은, 도 1에 도시되는 바와 같이, 약 470℃ 내지 약 600℃에서의 열처리로, 그 비유전율(k)이 27 이상이 된다. 그 때문에, 예를 들어 500℃ 이상 600℃ 미만의 열 부하 조건으로 제한되는 프로세스에서는, HfO2막을 사용하는 경우에는, 비유전율(k)=27을 달성할 수 없지만, 본 실시 형태의 절연막에서는 달성 가능하다. 즉, 본 실시 형태의 절연막은, 보다 저온이면서 또한, 넓은 온도 범위에서의 열처리로 비유전율을 증가시킬 수 있어, 열 부하 상의 제약이 큰 프로세스에도 응용 가능한 동시에, 프로세스의 온도 마진을 넓힐 수 있다.
도 2에, 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, 혼합 절연막 내의 ZrO2의 몰 분율과 비유전율의 관계를 설명하기 위한 개략도를 나타낸다. 도 2의 횡축은, HfZrOx막에서의 ZrO2의 몰 분율이며, 종축은, HfZrOx막의 비유전율이다. 또한, 도 2에는, 참고로서, 약 600℃에서 열처리한 HfO2막의 비유전율(k)=27의 선을 파선으로 나타낸다.
도 2로부터, 본 실시 형태에 따른 절연막(HfO2의 함유량이 5몰％ 내지 50몰％)은 600℃ 미만의 폭넓은 온도에서, 비유전율(k)이 27 이상의 값을 나타낸다. 이것으로부터도, 본 실시 형태의 절연막은, 보다 저온에서의 열처리로 비유전율을 증가시킬 수 있어, 열 부하 상의 제약이 큰 프로세스에도 응용 가능한 동시에, 프로세스의 온도 마진을 넓힐 수 있음을 알 수 있다.
도 3에, 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, 혼합 절연막 내의 ZrO2의 몰 분율과 열처리 온도의 관계를 설명하기 위한 개략도를 나타낸다. 도 3의 횡축은, HfZrOx막에서의 ZrO2의 몰 분율이며, 종축은, 열처리 온도를 나타낸다. 또한, 도 3의 플롯은, 비유전율(k)이 27 이상이 되는 열처리 온도의 상한값 및 하한값을 나타낸다. 또한, ZrO2의 몰 분율이 60몰％ 이상 95몰％ 이하의 영역에서는, 상한값은 측정하지 않았지만, 700℃까지의 실시 형태에서는, 비유전율(k)이 27 이상이었던 것을 확인하였다.
도 3으로부터, 절연막 내의 ZrO2의 몰 분율이 증가함에 따라서, 비유전율(k)=27을 달성하기 위해 필요한 열처리 온도가 낮아지는 것을 알 수 있다. 또한, 절연막 내의 ZrO2의 몰 분율이 증가함에 따라서, 비유전율(k)이 27 이상이 되는 열처리의 온도 영역이 매우 넓어진다. 특히, 본 실시 형태에 따른 절연막(HfO2의 함유량이 5몰％ 내지 50몰％)은, 비유전율(k)=27을 달성하는 열처리 상한 온도와 열처리 하한 온도의 차(온도 마진)가 약 150℃ 이상으로 크다. 그 때문에, 예를 들어 반도체 디바이스의 게이트 형성 공정 등에서, 허용되는 상한 온도에 따라서 ZrO2의 조성을 조정함으로써, 높은 비유전율 특성을 갖는 절연막을 원하는 온도에서 형성할 수 있다.
또한, 본 실시 형태에 따른 절연막(HfO2의 함유량이 5몰％ 내지 50몰％)은, 700℃의 고온의 열처리 온도에서도 비유전율의 저하를 볼 수 없다. 그 때문에, 예를 들어 게이트 퍼스트 프로세스와 같은 700℃ 전후의 보다 고온에서의 열처리를 갖는 프로세스에 적용했을 경우에도, 비유전율의 저하를 방지할 수 있다.
또한, 통상보다 고온의 열처리에 의한 비유전율의 저하는, 고온 열처리에 의해, 비교적 비유전율이 높은 입방정계(Cubic) 상에서, 비유전율이 낮은 단사정계(Monoclinic) 상으로 상변태가 일어나, 단사정계 상이 지배적으로 되는 것에 기인한다. 그러나, HfO2에 ZrO2를 첨가함(즉, ZrO2에 HfO2를 첨가함)으로써, 단사정계 상의 석출을 억제할 수 있었다고 생각된다.
도 4에, 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, 혼합 절연막 내의 ZrO2의 몰 분율과 누설 전류의 관계를 설명하기 위한 개략도를 나타낸다. 도 4의 횡축은, HfZrOx막에서의 ZrO2의 몰 분율이며, 종축은, 누설 전류값을 나타낸다.
상술한 도 3 등에서 나타낸 바와 같이, ZrO2 단체(즉, HfO2를 포함하지 않는 ZrO2)를 사용하는 것이, 가장 저온에서의 열처리로 비유전율(k)=27을 달성할 수 있다. 그러나, 도 4에 도시된 바와 같이, ZrO2 단체를 사용한 경우에는, 열처리에 의한 누설 전류의 증가도 커진다.
한편, 본 실시 형태에 따른 절연막(HfO2의 함유량이 5몰％ 내지 50몰％)은, 저온에서의 열처리로 비유전율을 향상시킬 수 있고, 또한, 누설 전류를 낮게 억제할 수 있다. 특히, 5몰％ 내지 30몰％의 비율로 HfO2를 함유하는 절연막은, 550℃의 고온에서의 열처리에서도 누설 전류의 증가가 억제되고, 5몰％ 내지 10몰％의 비율로 HfO2를 함유하는 절연막은, 누설 전류의 증가가 더욱 억제된다. 이 때문에, 절연막 내에서의 HfO2의 함유량은, 5몰％ 내지 50몰％가 바람직하고, 5몰％ 내지 30몰％가 보다 바람직하고, 5몰％ 내지 10몰％가 더욱 바람직하다.
본 발명의 실시 형태에 따른 절연막의 비유전율을 높게 하기 위한 열처리 온도(결정화 온도)의 하한값을 내릴 수 있었던 이유에 대하여 설명한다. HfO2와 ZrO2는, 결정계가 동일하며, HfO2 및 ZrO2의 금속 이온의 이온 반경은, 각각, 80pm(Hf[4+]), 81pm(Zr[4+])으로 거의 동일하다. 결정 구조가 동일하고, 또한, 이온 반경이 거의 동일한 HfO2 및 ZrO2를 혼합한 경우, 그 혼합 산화물의 결정화 온도는, HfO2의 결정화 온도와 ZrO2의 결정화 온도의 사이가 된다. 이것은, 결정화의 과정에서, 먼저 ZrO2의 결정화가 진행되고, 결정화된 ZrO2를 템플릿으로 함으로써, HfO2의 결정화가 진행되기 때문이라고 생각된다. 즉, 결정화한 ZrO2가 공존함으로써, ZrO2가 결정 핵으로서 작용하여, HfO2의 결정화를 위한 활성화 에너지가 저하되어, 보다 저온에서 HfO2도 결정화되는 것으로 생각된다.
또한, 본원의 실시 형태에 따른 절연막은 또한, 이트륨(Y), 세륨(Ce), 란탄(La), 알루미늄(Al) 및 실리콘(Si)의 산화물을, 1종류 또는 2종류 이상 첨가해도 된다. 이 산화물의 첨가량은, 바람직하게는 약 10몰％이다.
Y, Ce, La 등의 산화물은, 금속 이온의 이온 반경이, 각각 93pm(Y[3+]), 101pm(Ce[4+]), 115pm(La[3+])으로, Hf 또는 Zr에 비해 크다. 이 때문에, 이들의 원소를 첨가함으로써, 원소의 재배열이 일어나기 어려워져, 결정화 온도가 증가한다. 한편, Si, Al 등의 산화물은, Si나 Al 등의 공유 결합성이 높기 때문에, 결정화 온도가 높아진다. 즉, 상술한 원소의 산화물을 첨가함으로써, 절연막의 열처리 온도를 높게 할 수 있다. 그 때문에, 예를 들어 게이트 퍼스트 프로세스 공정 등과 같은, 보다 고온에서의 열처리를 필요로 하는 프로세스에 적용하는 경우에는, 상술한 산화물을 첨가하는 것이 바람직하다.
이상과 같이, 본 발명의 실시 형태에 따른 HfZrOx 절연막은, 비유전율(k)이 27 이상을 달성할 수 있는 열처리 온도의 온도 마진이 넓고, 또한, 열처리에 의한 누설 전류의 증가를 억제할 수 있다.
[제2 실시 형태]
제1 실시 형태에서는, ZrO2 및 HfO2의 혼합막인 산화지르코늄하프늄(HfZrOx)막에 대하여 설명하였다. 제2 실시 형태에서는, ZrO2 및 HfO2를 적층한 적층막에 대하여 설명한다.
도 5에, 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, 적층 절연막 내의 ZrO2의 몰 분율과 열처리 온도의 관계를 설명하기 위한 개략도를 나타낸다. 도 5의 횡축은, 절연막 내의 ZrO2의 몰 분율이며, 종축은, 비유전율(k)=27을 달성하기 위해 필요한 열처리 온도의 하한값을 나타낸다.
도 5로부터, ZrO2 및 HfO2를 적층한 적층 절연막의 경우에도, 제1 실시 형태와 마찬가지로, 비유전율(k)=27을 달성하기 위해 필요한 열처리 온도가 저하된다. 또한, 열처리 온도의 저하 폭은, 적층 구조로 했을 경우가, 혼합막의 경우보다 더 커지는 경향이 있었다. 그 이유에 대해서는, 상세한 것은 불분명하지만, 적층 구조로 했을 경우, 상술한 결정 핵이 되는 ZrO2의 석출 과정에서, 결합의 재조합 및 집합 상태의 조정에 좋지 못한 에너지가, 혼합막의 경우에 비해 작은 것에 기인하기 때문이라고 추정된다.
도 6에, 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, 열처리 온도와 비유전율의 관계를 설명하기 위한 개략도를 나타낸다. 도 6의 횡축은, 열처리 온도를 나타내고, 종축은, 비유전율을 나타낸다.
도 6으로부터, 적층 구조로 했을 경우, 피처리체에 ZrO2, 계속해서 HfO2를 적층한 경우와, 피처리체에 HfO2, 계속해서 ZrO2를 적층한 경우는, 열처리 온도의 저하 효과는 변함없다. 이것은 상술한 바와 같이, 결정화의 과정에서, 먼저 ZrO2의 결정화가 진행되고, 결정화한 ZrO2를 템플릿으로 함으로써, HfO2의 결정화가 진행되기 때문이다.
이상과 같이, 본 발명의 실시 형태에 따른 HfO2 및 ZrO2 적층막은, 제1 실시 형태의 혼합막의 경우보다 더, 비유전율(k)이 27 이상을 달성할 수 있는 열처리 온도의 온도 마진을 넓게 할 수 있다.
[제3 실시 형태]
본 발명의 실시 형태에 따른 절연막을, HfO2의 결정화 온도(약 600℃) 이상의 온도에서 열처리하는 경우, 특히, HfO2의 층은, 비교적 비유전율이 높은 큐빅 상보다, 비교적 비유전율이 낮은 단사정계 상이, 열역학적으로 석출되기 쉽다. 이 때문에, ZrO2의 입방정계 상과 HfO2의 단사정계 상이 경합하면서 결정화가 진행되어, 얻어지는 절연막의 비유전율이 저하되는 경우가 있다.
이 때문에, HfO2의 결정화 온도 이상의 온도에서 열처리를 행할 필요가 있는 경우 등(저온에서 결정화 열처리를 실시하는 경우도 적용 가능함)에 있어서, 얻어지는 절연막의 비유전율을 높이기 위해서, HfO2의 결정화 온도를 높게 하여, 먼저 입방정계 상의 ZrO2를 석출시키고, 그것을 템플릿으로 하여 절연막 전체의 결정화를 진행시키는 것이 바람직하다.
HfO2의 결정화 온도를 높게 하는 방법으로서는, 플라즈마 프로세스에 의해 질소를 첨가(플라즈마 질화 처리)함으로써, HfO2의 결정화 온도를 높게 할 수 있다. 플라즈마 질화 처리함으로써, HfO2의 결정화 온도를 높게 할 수 있는 이유에 대해서는, 플라즈마 질화 처리에 의해, HfO2의 미세 결정 구조가 파괴되는 것, HfO2의 산소(의 일부)가 질소로 치환되는 것 등이 기여하고 있는 것으로 생각된다.
도 7에, 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, X선 회절법(XRD)의 결과의 예를 나타낸다. 도 7 중, 곡선(a)은 플라즈마 질화 처리를 실시하지 않은 HfO2막(막 두께 2.5nm)을 700℃에서 열처리한 절연막의 XRD 결과의 예이며, 곡선(b)은 플라즈마 질화 처리 후의 HfO2막(막 두께 2.5nm)을 700℃에서 열처리한 절연막의 XRD 결과의 예이며, 곡선(c)은 HfO2막(막 두께 2.0nm)을 플라즈마 질화 처리한 후에, ZrO2막(막 두께 0.5nm)을 성막하여, 700℃에서 열처리한 절연막의 XRD 결과의 예이다.
도 7의 곡선(a)으로부터, 플라즈마 처리를 실시하지 않는 HfO2막은, 비교적 비유전율이 낮은 단사정계 상이 지배적인 것을 알 수 있다. 한편, 도 7의 곡선(b)으로부터, 플라즈마 처리만의 경우, 결정화 온도의 상승이 인정된다. 또한, 도 7의 곡선(c)에서는, HfO2막을 플라즈마 질화 처리한 후에, ZrO2막을 성막하여, 700℃로 열처리함으로써, 입방정계 상의 단층 구조가 확인되었다.
도 8에, HfO2막을 플라즈마 질화 처리한 후에, ZrO2막을 성막하고, 700℃에서 열처리한 후의 절연막의 CV 특성의 일례를 나타낸다. 이 실시 형태에서의 EOT는 0.56nm로, 매우 EOT가 작은 절연막을 형성할 수 있었다.
이상과 같이, 플라즈마 질화 처리를 실시함으로써, HfO2막의 단사정계 상을 파괴할 수 있고, HfO2결정화 온도를 높일 수 있기 때문에, 비유전율이 높은 막을 얻을 수 있는, 열처리 온도의 온도 마진을, 고온측으로 보다 넓게 할 수 있다.
HfO2의 결정화 온도를 높게 하는 방법으로서는, 그 밖에도, 상술한 바와 같이, 이트륨(Y), 세륨(Ce), 란탄(La), 알루미늄(Al) 및 실리콘(Si)의 산화물을, 1종류 또는 2종류 이상 첨가하는 방법을 들 수 있다.
[제4 실시 형태]
이어서, 본 실시 형태의 절연막이, 더 높은 비유전율을 가짐과 함께, 누설 전류 특성이 우수한 것을 확인한 실시 형태에 대하여 설명한다.
도 9에, 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, 막 두께와 비유전율의 관계를 설명하기 위한 개략도를 나타낸다.
도 9에서의 횡축은, 각각의 막의 막 두께이며, 종축은 각각의 막의 비유전율이다. 또한, 도 9에서, 다이아몬드 표시는 HfO2의 함유량이 5몰％의 혼합 절연막의 플롯이며, 삼각 표시는 ZrO2막의 플롯이며, 동그라미 표시는 HfO2막의 플롯이다. 또한, 도 9 및 후술하는 도 11에서의 결정화 조건으로서는, 결정화 열처리 온도를 500℃로 하고, 결정화 열처리 시간을 1분간으로 하였다.
도 9에 도시된 바와 같이, 본 실시 형태의 HfO2의 함유량이 5몰％의 혼합 절연막은, 막 두께가 커짐에 따라서 비유전율이 커지고, 막 두께가 6nm 이상의 조건 하에서 약 60으로 포화한다. 한편, ZrO2막의 비유전율은 27 내지 30 정도로 일정하고, HfO2막의 비유전율은 20 이하로 일정하였다. 본 실시 형태의 절연막은, 막 두께를 크게 함으로써, 종래의 게이트 절연막이나 캐패시터용 절연막의 비유전율 값에 비해, 매우 높은 비유전율 값을 얻는 것이 가능한 것을 알 수 있다.
막 두께를 크게 함으로써, 본 실시 형태의 절연막의 비유전율이 커지는 이유에 대해서, 도 10a 및 도 10b를 참조하여 설명한다.
도 10a에, 본 발명의 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, X선 회절의 결과의 다른 예를 나타내고, 도 10b에 도 10a의 일부를 확대한 도면을 나타낸다. 또한, 도 10a 및 도 10b에서는, HfO2의 함유량이 5몰％이며, 막 두께가 3nm 또는 7nm의 경우의 혼합 절연막의 X선 회절 결과를 나타낸다.
도 10a에 도시된 바와 같이, 본 실시 형태의 절연막에서는, 막 두께가 3nm 및 7nm의 양쪽의 경우에 있어서, 비교적 비유전율이 높은 입방정계 상 유래의 피크가 확인되었다. 또한, 도 10b에 도시된 바와 같이, 정방정계(Tetragonal) 상 유래의 피크가 확인되었다. 이것으로부터, 본 실시 형태의 절연막은, 입방정계 상과 정방정계 상의 혼정 상태인 것을 알 수 있다. 또한, 정방정계 상이란, 일반적으로, 1200℃ 이상의 고온에서의 결정화 열처리에 의해 정출되는, 입방정계 상이나 단사정계 상보다 비유전율이 높은 상이다.
이상의 결과로부터, 본 실시 형태의 반도체 디바이스의 제조 방법은, 500℃의 저온에서의 결정화 열처리로, 높은 비유전율을 갖는 정방정계 상을 정출시키는 것이 가능한 것을 알 수 있다.
또한, 도 10b에서의, 막 두께가 3nm의 절연막과 막 두께가 7nm의 절연막의 비교에서 나타낸 바와 같이, 막 두께가 7nm의 절연막에서는, 정방정계 상 유래의 피크가 보다 명확하게 확인되었다. 그 결과와, 상술한 도 9의 결과로부터, 본 실시 형태의 절연막은, 막 두께가 3nm부터 6nm까지의 범위에서, 막 두께를 크게 함으로써, 비유전율이 큰 정방정계 상의 정출 비율이 많아지고 있다고 생각된다. 즉, 막 두께를 크게 함으로써, 정방정계 상의 정출 비율이 많아져, 결과적으로, 얻어지는 절연막의 비유전율이 높아졌다고 생각된다.
또한, 도 11에, 본 실시 형태에 따른 반도체 디바이스의 효과를 설명하기 위한 다른 예가 되는 도면으로서, 막 두께와 누설 전류의 관계를 설명하기 위한 개략도를 나타낸다.
도 11에서의 횡축은, 각각의 막의 막 두께이며, 종축은 각각의 막의 누설 전류값이다. 또한, 도 11에서, 다이아몬드 표시는 HfO2의 함유량이 5몰％의 혼합 절연막의 플롯이며, 삼각 표시는 ZrO2막의 플롯이며, 동그라미 표시는 HfO2막의 플롯이다.
일반적으로, 절연막은, 막 두께가 커짐에 따라서 누설 전류값이 작아지고, 도 11에 도시되는 바와 같이, 본 실시 형태의 절연막도 마찬가지의 경향을 갖는다.
또한, 본 실시 형태의 절연막은, ZrO2막과 비교하여, 누설 전류가 낮게 억제되고 있다. 또한, 본 실시 형태의 절연막은, 막 두께가 6nm 이하의 범위 내에서는, HfO2막보다 누설 전류값이 낮아져서, 막 두께가 7nm 이상의 범위에서도, HfO2막과 동일 정도의 누설 전류값을 갖고 있다.
이상의 결과로부터, 본 실시 형태의 절연막은, 비유전율이 높고, 또한, 누설 전류 특성이 우수한 절연막인 것을 알 수 있다.
[반도체 디바이스의 제조 방법]
본 발명의 실시 형태에 따른, 반도체 디바이스의 제조 방법을 설명한다. 또한, 여기에서는, 피처리체로서 실리콘 웨이퍼를 사용하여 게이트 절연막을 성막하는 경우에 대하여 설명하는데, 본 발명은 이 점에 있어서 한정되지 않는다.
먼저, 희불산 등에 의해 실리콘 웨이퍼의 표면을 세정한다. 또한 필요에 따라 SiO2로 이루어지는 계면층을 형성하는 전처리를 행한다. SiO2로 이루어지는 계면층은, 실리콘 웨이퍼를 염산과수(HCl/H2O2) 세정함으로써 형성할 수 있다. 통상, SiO2로 이루어지는 계면층은, 0.3nm 정도 형성한다.
그 후, 본 실시 형태에 따른 절연막을 성막한다. 상술한 바와 같이, 본 실시 형태에 따른 절연막은, ZrO2 및 HfO2를 포함하고, HfO2의 함유량이 5몰％ 내지 50몰％이다. ZrO2 및 HfO2를 포함하는 막은, ZrO2 및 HfO2의 혼합막인 HfZrOx막이어도 되고, ZrO2 및 HfO2를 상술한 비율로 적층한 적층막이어도 된다.
HfZrOx막을 성막하는 방법으로서는, ALD(원자층 퇴적), CVD(화학 기상 성장), PVD(물리 기상 성장) 등의 방법에 의해 성막할 수 있다. 이 경우, ZrO2 및 HfO2를 (HfO2의 함유량이 5몰％ 내지 50몰％가 되는) 소정의 비율로, 소계 0.5nm(일례)가 되도록 성막하고, 이것을, 소정의 횟수 반복하여, 예를 들어 합계 2.5nm가 되도록 성막한다. 상술한 바와 같이, ZrO2를 성막한 후에 HfO2를 성막 해도 되고, HfO2를 성막한 후에 ZrO2를 성막해도 된다. 또한, 본 실시 형태에서는, 일례로서, 절연막의 막 두께를 2.5nm로 했지만, 본 발명은 이 점에 있어서 한정되지 않는다. 예를 들어, 본 절연막을 게이트 절연막으로서 사용하는 경우, 통상, 막 두께는 5nm 이하고, 당업자는 그 용도 등에 따라 적절히 막 두께를 선택할 수 있다.
ZrO2 및 HfO2의 적층막을 성막하는 방법으로서도, ALD, CVD, PVD 등의 방법에 의해 성막할 수 있다. 이 경우, ZrO2 및 HfO2를, (HfO2의 함유량이 5몰％ 내지 50몰％가 되는) 소정의 비율로, 예를 들어 합계 2.5nm가 되도록 성막한다. 상술한 바와 같이, 적층막을 성막하는 경우에 대해서도, ZrO2 및 HfO2를 성막하는 순서는, 특별히 한정되지 않지만, 상술한 플라즈마 질화 처리를 실시하는 경우, 우선 HfO2막을 성막하고, 그 후, 플라즈마 질화 처리를 실시하여, ZrO2막을 성막한다.
ALD에 의해 절연막을 성막하는 경우의 원료(전구체)로서는, 특별히 한정되지 않는다. HfO2막을 성막할 때의 전구체의 예로서는, TDEAH(테트라키스디에틸아미노하프늄), TEMAH(테트라키스에틸메틸아미노하프늄) 등의 아미드계 유기 하프늄 화합물, HTB(하프늄테트라터셔리부톡사이드) 등의 알콕시드계 유기 하프늄 화합물 등을 들 수 있다. 또한, ZrO2막을 성막할 때의 전구체의 예로서는, TEMAZ(테트라키스에틸메틸아미노지르코늄) 등의 아미드계 유기 하프늄 화합물 등을 들 수 있다. 산화제로서는, O3 가스, O2 가스, H2O 가스, NO2 가스, NO 가스, N2O 가스 등을 사용할 수 있다. 이때, 산화제를 플라즈마화하여 반응성을 높여도 된다.
ALD 등에 의해 HfO2막 또는 ZrO2막을 성막하는 경우에는, Hf 원료 또는 Zr 원료를 얇게 흡착시키는 시퀀스와 산화제를 공급하는 시퀀스를 교대로 반복하여 HfO2막을 성막한다. 또한, CVD에 의해 HfO2막 또는 ZrO2막을 성막하는 경우에는, 실리콘 웨이퍼를 가열하면서 Hf 원료 또는 Zr 원료와 산화제를 동시에 공급한다. 또한, ALD에 의해 HfO2막을 성막할 때의 성막 온도는, 통상 150℃ 내지 350℃ 정도이고, CVD에 의해 HfO2막을 성막할 때의 성막 온도는, 통상 350℃ 내지 600℃ 정도이다.
절연막을 성막한 후, 성막한 절연막을 결정화시키기 위해서, 결정화 열처리를 행한다. 결정화 열처리는, 예를 들어 램프 가열 등에 의한 RTP(Rapid Thermal Process) 장치를 사용한 스파이크 어닐 등에 의해 행할 수 있다.
본 실시 형태의 절연막의 성막 후, TiN 등의 게이트 전극 재료를, 예를 들어 PVD에 의해 형성하여 반도체 장치를 제조한다. 얻어진 반도체 장치는, 통상, 400℃ 정도의 저온에서 소결하여, 절연막과 실리콘간의 부대 전자(Unpaired Electron)를 전기적으로 불활성화한다.
[본 발명의 실시 형태를 실현하기 위한 기판 처리 시스템]
이어서, 본 실시 형태의 반도체 디바이스의 제조 방법을 실시하기 위한 기판 처리 시스템에 대해서, 도 12를 참조하여 설명한다.
도 12에, 본 실시 형태의 반도체 디바이스의 제조 방법을 실시하기 위한, 기판 처리 시스템의 구성예를 도시하는 개략도를 나타낸다. 또한, 이 기판 처리 시스템(200)은 실리콘 웨이퍼에 대하여 게이트 절연막을 형성하는 것이다.
도 12에 도시한 바와 같이, 기판 처리 시스템(200)은 본 실시 형태의 절연막을 형성하는 2개의 성막 장치(1, 2)와, 얻어진 절연막을 결정화 열처리하기 위한 결정화 처리 장치(4)를 갖는다. 또한, 기판 처리 시스템(200)은, 플라즈마 질화 처리하기 위한 플라즈마 처리 장치(3)를 갖는 것이 바람직하다.
성막 장치(1, 2), 결정화 처리 장치(4) 및 플라즈마 질화 처리 장치(3)는, 육각형을 이루는 웨이퍼 반송실(5)의 4개의 변에, 각각 대응하여 설치되어 있다. 또한, 웨이퍼 반송실(5)의 다른 2개의 변에는, 각각, 로드 로크실(6, 7)이 설치되어 있다. 이들 로드 로크실(6, 7)의 웨이퍼 반송실(5)과 반대측에는, 웨이퍼 반출입실(8)이 설치되어 있다. 웨이퍼 반출입실(8)의 로드 로크실(6, 7)과 반대측에는, 실리콘 웨이퍼(W)를 수용 가능한 3개의 후프(Foup)(F)를 설치하는 포트(9, 10, 11)가 설치되어 있다.
성막 장치(1, 2), 결정화 처리 장치(4), 플라즈마 처리 장치(3) 및 로드 로크실(6, 7)은, 웨이퍼 반송실(5)의 육각형의 각 변에, 게이트 밸브(G)를 통해 접속되어 있다. 각 게이트 밸브(G)를 개방함으로써, 웨이퍼 반송실(5)과 연통되고, 각 게이트 밸브(G)를 폐쇄함으로써, 웨이퍼 반송실(5)로부터 차단된다. 또한, 로드 로크실(6, 7)의 웨이퍼 반출입실(8)에 접속되는 부분에도 게이트 밸브(G)가 설치되어 있다. 로드 로크실(6, 7)은, 게이트 밸브(G)를 개방함으로써 웨이퍼 반출입실(8)에 연통되고, 폐쇄함으로써 웨이퍼 반출입실(8)로부터 차단된다.
웨이퍼 반송실(5) 내에는, 성막 장치(1, 2), 결정화 처리 장치(4), 플라즈마 처리 장치(3) 및 로드 로크실(6, 7)에 대하여 웨이퍼(W)의 반출입을 행하는 웨이퍼 반송 장치(12)가 설치되어 있다. 웨이퍼 반송 장치(12)는, 웨이퍼 반송실(5)의 대략 중앙에 배치되어 있고, 회전 및 신축 가능한 회전·신축부(13)의 선단에 웨이퍼(W)를 보유 지지하는 2개의 블레이드(14a, 14b)를 갖고 있다. 블레이드(14a, 14b)는, 서로 반대 방향을 향하도록 회전·신축부(13)에 설치되어 있다. 또한, 이 웨이퍼 반송실(5) 내는 소정의 진공도로 유지되도록 되어 있다.
또한, 웨이퍼 반출입실(8)의 천장부에는, HEPA 필터(도시하지 않음)가 설치되어 있다. HEPA 필터를 통과하여 유기물이나 파티클 등이 제거된 청정한 공기가, 웨이퍼 반출입실(8) 내에 다운 플로우 상태로 공급된다. 이 때문에, 대기압의 청정 공기 분위기에서 웨이퍼(W)의 반출입이 행하여진다. 웨이퍼 반출입실(8)의 후프(F) 설치용의 3개의 포트(9, 10, 11)에는, 각각 셔터(도시하지 않음)가 설치되어 있다. 이들 포트(9, 10, 11)에 웨이퍼(W)를 수용한 또는 빈 후프가 직접 설치되고, 설치되었을 때에 셔터가 떨어지고 외기의 침입을 방지하면서 웨이퍼 반출입실(8)과 연통하는 구성으로 되어 있다. 또한, 웨이퍼 반출입실(8)의 측면에는, 얼라인먼트 챔버(15)가 설치되어 있어, 웨이퍼(W)의 얼라인먼트가 행하여진다.
웨이퍼 반출입실(8) 내에는, 후프(F)로의 웨이퍼(W)의 반출입 및 로드 로크실(6, 7)로의 웨이퍼(W)의 반출입을 행하는 웨이퍼 반송 장치(16)가 설치되어 있다. 웨이퍼 반송 장치(16)는, 2개의 다관절 아암을 갖고 있으며, 후프(F)의 배열 방향을 따라서 레일(18) 위를 주행 가능한 구조로 되어 있다. 웨이퍼(W)의 반송은, 선단의 핸드(17) 위에 웨이퍼(W)를 실어서 실시된다. 또한, 도 12에서는, 한쪽의 핸드(17)가 웨이퍼 반출입실(8)에 존재하고, 다른 쪽의 핸드는 후프(F) 내에 삽입되어 있는 상태를 나타내고 있다.
기판 처리 시스템(200)의 구성부(예를 들어 성막 장치(1, 2), 결정화 처리 장치(4), 플라즈마 처리 장치(3), 웨이퍼 반송 장치(12, 16))는, 컴퓨터로 이루어지는 제어부(20)에 접속되어, 제어되는 구성으로 되어 있다. 또한, 제어부(20)에는, 오퍼레이터가 시스템을 관리하기 위하여 커맨드의 입력 조작 등을 행하는 키보드나, 시스템의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(21)가 접속되어 있다.
제어부(20)에는, 또한, 시스템에서 실행되는 각종 처리를 제어부(20)의 제어로 실현하기 위한 제어 프로그램이나, 처리 조건에 따라서 각 구성부에 처리를 실행시키기 위한 프로그램(즉, 처리 레시피)이 저장된 기억부(22)가 접속되어 있다. 처리 레시피는, 기억부(22) 중 기억 매체에 기억되어 있다. 기억 매체는, 하드 디스크이어도 되고, CDROM, DVD, 플래시 메모리 등의 가반성의 것이어도 된다. 또한, 다른 장치로부터, 예를 들어 전용 회선을 통해 레시피를 적절히 전송시키는 구성이어도 된다.
기판 처리 시스템(200)에서의 처리는, 예를 들어 유저 인터페이스(21)로부터의 지시 등으로 임의의 처리 레시피를 기억부(22)로부터 호출하여 제어부(20)에 실행시킴으로써 실시된다. 또한, 제어부(20)는, 각 구성부를 직접 제어하도록 해도 되고, 각 구성부에 개별의 컨트롤러를 설치하여, 그들을 통해 제어하도록 해도 된다.
본 발명의 실시 형태에 따른 기판 처리 시스템(200)에서는, 먼저, 전처리가 행하여진 웨이퍼(W)를 수용한 후프(F)가 로딩된다. 계속해서, 대기압의 청정 공기 분위기에 유지된 웨이퍼 반출입실(8) 내의 웨이퍼 반송 장치(16)에 의해, 후프(F)로부터 웨이퍼(W)를 1장 취출하여 얼라인먼트 챔버(15)에 반입하여, 웨이퍼(W)의 위치 정렬을 행한다. 계속해서, 웨이퍼(W)를 로드 로크실(6, 7) 중 어느 하나에 반입하고, 로드 로크 내를 진공화한다. 웨이퍼 반송실(5) 내의 웨이퍼 반송 장치(12)에 의해, 로드 로크 내의 웨이퍼를 취출하고, 웨이퍼(W)를 성막 장치(1) 및 성막 장치(2)에 장입하여, 본 실시 형태의 절연막의 성막 처리를 행한다.
또한, 본 실시 형태에서는, 2개의 성막 장치를 사용하고 있지만, 1개의 성막 장치에 있어서, HfO2와 ZrO2의 첨가, 혼합, 적층막을 형성해도 된다.
플라즈마 질화 처리를 행하는 경우에는, 예를 들어 성막 장치(1)에서 HfO2막의 성막 후, 웨이퍼(W)를 웨이퍼 반송 장치(12)에 의해 취출하고, 플라즈마 처리 장치(3)에 반입하여, 플라즈마 질화 처리를 행한다. 그 후, 웨이퍼 반송 장치(12)에 의해 웨이퍼(W)를 취출하고, 성막 장치(2)에 장입하여, ZrO2막을 성막한다.
그 후, 웨이퍼 반송 장치(12)에 의해 웨이퍼(W)를 취출하고, 결정화 처리 장치(4)에 삽입하여, 결정화 처리를 실시한다. 결정화 처리 후, 웨이퍼(W)를 웨이퍼 반송 장치(12)에 의해 로드 로크실(6, 7) 중 어느 하나에 반입하여, 그 안을 대기압으로 복귀시킨다. 웨이퍼 반출입실(8) 내의 웨이퍼 반송 장치(16)에 의해 로드 로크실 내의 웨이퍼(W)를 취출하여, 후프(F) 중 어느 하나에 수용된다. 이상과 같은 동작을 1 로트의 웨이퍼(W)에 대하여 행하여, 1세트의 처리가 종료한다.
[성막 장치(1, 2)의 구성예]
이어서, 성막 장치(1, 2)의 구성에 대해서, 도 13을 참조하면서 설명한다. 도 13에, 본 발명의 실시 형태에 따른 성막 장치(1 또는 2)의 구성예를 도시하는 개략도를 나타낸다. 또한, 성막 장치(1 및 2)에 의한 본 실시 형태의 절연막의 바람직한 성막 방법으로서, ALD 또는 CVD에 의해 성막하는 경우의 성막 장치의 예에 대해서 설명하는데, 도시하지 않은 PVD에 의해 성막하는 구성이어도 된다.
성막 장치(1)는, 기밀하게 구성된 대략 원통 형상의 챔버(31)를 갖고 있으며, 그 안에는 피처리체인 웨이퍼(W)를 수평하게 지지하기 위한 서셉터(32)가 배치되어 있다. 서셉터(32)의 중앙 하부에는, 원통 형상의 지지 부재(33)가 설치되고, 서셉터(32)는 지지 부재(33)에 의해 지지되어 있다. 서셉터(32)는 예를 들어 AlN의 세라믹스로 구성되어 있다.
또한, 서셉터(32)에는, 히터(35)가 매립되어 있고, 이 히터(35)에는 히터 전원(36)이 접속되어 있다. 한편, 서셉터(32)의 상면 근방에는 열전쌍(37)이 설치되고, 열전쌍(37)의 신호는 컨트롤러(38)에 전송되도록 되어 있다. 그리고, 컨트롤러(38)는, 열전쌍(37)의 신호에 따라서 히터 전원(36)에 지령을 송신하여, 히터(35)의 가열을 제어하여 웨이퍼(W)를 소정의 온도로 제어하도록 되어 있다.
챔버(31)의 내벽, 서셉터(32) 및 지지 부재(33)의 외주에는, 부착물이 퇴적되는 것을 방지하기 위한 석영 라이너(39)가 설치되어 있다. 석영 라이너(39)와 챔버(31)의 벽부의 사이에는, 퍼지 가스(실드 가스)를 흘리게 되어 있고, 이에 의해 벽부에 부착물이 퇴적되는 것이 방지되어 오염(Contamination)이 방지된다. 또한, 석영 라이너(39)는, 챔버(31) 내의 유지 보수가 효율적으로 행해지도록 제거가 가능한 구성으로 되어 있다.
챔버(31)의 천장벽(31a)에는, 원형의 구멍(31b)이 형성되어 있어, 그곳으로부터 챔버(31) 내에 돌출된 샤워 헤드(40)가 끼워져 있다. 샤워 헤드(40)는, 상술한 성막용의 원료 가스를 챔버(31) 내로 토출하기 위한 것이며, 그 상부에는 원료 가스가 도입되는 제1 도입로(41)와, 산화제가 도입되는 제2 도입로(42)가 접속되어 있다.
샤워 헤드(40)의 내부에는 상하 2단으로 공간(43, 44)이 형성되어 있다. 상측의 공간(43)에는 제1 도입로(41)가 연결되어 있어, 이 공간(43)으로부터 제1 가스 토출로(45)가 샤워 헤드(40)의 저면까지 연장되어 있다. 하측의 공간(44)에는, 제2 도입로(42)가 연결되어 있어, 이 공간(44)으로부터 제2 가스 토출로(46)가 샤워 헤드(40)의 저면까지 연장되어 있다. 즉, 샤워 헤드(40)는, 원료 가스와 산화제가 섞이지 않고, 공간(43, 44)에서 균일하게 확산되어, 각각 독립해서 토출로(45 및 46)로부터 토출되는 포스트 믹스 타입으로 되어 있다.
또한, 서셉터(32)는, 도시하지 않은 승강 기구에 의해 승강 가능하도록 되어 있어, 원료 가스에 노출되는 공간을 극소화하도록 프로세스 갭이 조정된다.
챔버(31)의 저벽에는, 하방을 향해 돌출된 배기실(51)이 설치되어 있다. 배기실(51)의 측면에는 배기관(52)이 접속되어 있고, 이 배기관(52)에는 배기 장치(53)가 접속되어 있다. 배기 장치(53)를 작동시킴으로써, 챔버(31) 내를 소정의 진공도까지 감압하는 것이 가능하게 되어 있다.
챔버(31)의 측벽에는, 웨이퍼 반송실(5)과의 사이에서 웨이퍼(W)의 반출입을 행하기 위한 반출입구(54)와, 이 반출입구(54)를 개폐하는 게이트 밸브(G)가 설치되어 있다.
이렇게 구성된 성막 장치에서는, 우선, 챔버(31) 내에 웨이퍼(W)를 반입한 후, 그 안을 배기하여 소정의 진공 상태로 하고, 히터(35)에 의해 웨이퍼(W)를 소정 온도로 가열한다. 이 상태에서, 제1 도입로(41) 및 제2 도입로(42)를 통해 원료 가스와 산화제를 샤워 헤드(40)를 통해 챔버(31) 내에 도입한다.
이에 의해, 가열된 웨이퍼(W) 위에서 원료 가스와 산화제가 반응하여, 웨이퍼(W) 위에 본 실시 형태의 절연막이 성막된다.
[플라즈마 처리 장치(3)의 구성예]
이어서, 플라즈마 질화 처리를 실시하기 위한 플라즈마 처리 장치(3)에 대해서, 도 14를 참조하면서 설명한다. 도 14에, 본 발명의 실시 형태에 따른 플라즈마 처리 장치(3)의 구성예를 도시하는 개략도를 나타낸다.
또한, 여기에서는, 마이크로파 플라즈마 장치의 예로서, RLSA(Radial Line Slot Antenna) 마이크로파 플라즈마 방식의 마이크로파 플라즈마 처리 장치의 예를 나타내지만, 본 발명은 이 점에 있어서 한정되지 않는다.
플라즈마 처리 장치(3)는, 대략 원통 형상의 챔버(81)와, 그 안에 설치된 서셉터(82)와, 챔버(81)의 측벽에 설치된 처리 가스를 도입하는 가스 도입부(83)를 갖는다. 또한, 플라즈마 처리 장치(3)에는, 챔버(81)의 상부 개구부에 면하게 설치되고, 다수의 마이크로파 투과 구멍(84a)이 형성된 평면 안테나(84)와, 마이크로파를 발생시키는 마이크로파 발생부(85)와, 마이크로파 발생부(85)를 평면 안테나(84)에 유도하는 마이크로파 전송 기구(86)가 설치된다.
평면 안테나(84)의 하방에는, 유전체로 이루어지는 마이크로파 투과판(91)이 설치되고, 평면 안테나(84)의 위에는 실드 부재(92)가 설치되어 있다. 실드 부재(92)는 수냉 구조로 되어 있다. 또한, 평면 안테나(84)의 상면에는 유전체로 이루어지는 지파(遲波)재가 설치되어 있어도 된다.
마이크로파 전송 기구(86)는, 마이크로파 발생부(85)로부터 마이크로파를 유도하는 수평 방향으로 연장되는 도파관(101)과, 평면 안테나(84)로부터 상방으로 연장되는 내도체(103) 및 외도체(104)로 이루어지는 동축 도파관(102)과, 도파관(101)과 동축 도파관(102)의 사이에 설치된 모드 변환 기구(105)를 갖는다. 또한, 부호 93은 배기관이다.
또한, 서셉터(82)에는, 이온 인입을 위한 고주파 전원(106)이 접속되어 있어도 된다.
플라즈마 처리 장치(3)는, 마이크로파 발생부(85)에서 발생한 마이크로파를, 마이크로파 전송 기구(86)를 통해 소정의 모드로 평면 안테나(84)에 유도하여, 평면 안테나(84)의 마이크로파 투과 구멍(84a) 및 마이크로파 투과판(91)을 통해 챔버(81) 내에 균일하게 공급한다. 공급된 마이크로파에 의해, 가스 도입부(83)로부터 공급된 처리 가스는 플라즈마화되어, 플라즈마 중의 활성종(예를 들어, 라디칼)에 의해, 웨이퍼(W) 위의 절연막은 플라즈마 처리된다. 또한, 처리 가스로서는, N2 가스를 사용한다.
[결정화 처리 장치(4)의 구성예]
이어서, 결정화 열처리를 실시하기 위한 결정화 처리 장치(4)에 대해서, 도 15를 참조하면서 설명한다. 도 15에, 본 발명의 실시 형태에 따른 결정화 처리 장치(4)의 구성예를 도시하는 개략도를 나타낸다.
도 15에 도시하는 결정화 처리 장치(4)는, 램프 가열을 사용한 RTP 장치로서 구성되며, 본 실시 형태의 절연막에 대하여 스파이크 어닐을 실시하는 것이다. 결정화 처리 장치(4)는, 기밀하게 구성된 대략 원통 형상의 챔버(121)를 갖고, 챔버(121) 내에는 웨이퍼(W)를 회전 가능하게 지지하는 지지 부재(122)가 회전 가능하게 설치되어 있다. 지지 부재(122)의 회전축(123)은 하방으로 연장되어, 챔버(121) 밖의 회전 구동 기구(124)에 의해 회전된다.
챔버(121)의 외주에는, 환상으로 배기 경로(125)가 설치되어 있고, 챔버(121)와 배기 경로(125)는 배기 구멍(126)을 통해 연결되어 있다. 그리고, 배기 경로(125)의 적어도 1군데에 진공 펌프 등의 배기 기구(도시하지 않음)가 접속되어, 챔버(121) 내가 배기되도록 되어 있다.
챔버(121)의 천장벽에는, 가스 도입관(128)이 삽입되어 있고, 가스 도입관(128)에는 가스 공급관(129)이 접속되어 있다. 즉, 가스 공급관(129) 및 가스 도입관(128)을 통해, 처리 가스가 챔버(121) 내에 도입되도록 되어 있다. 처리 가스로서는 Ar 가스 등의 희가스나 N2 가스를 적절하게 사용할 수 있다.
챔버(121)의 저부에는, 램프실(130)이 설치되어 있고, 램프실(130)의 상면은 석영 등의 투명 재료로 이루어지는 투광판(131)이 설치되어 있다. 램프실(130) 내에는 복수의 가열 램프(132)가 설치되어 있어, 웨이퍼(W)를 가열하는 것이 가능하게 되어 있다. 또한, 램프실(130)의 저면과 회전 구동 기구(124)의 사이에는, 회전축(123)을 둘러싸도록 벨로즈(133)가 설치되어 있다.
결정화 처리 장치(4)에서는, 우선, 챔버(121) 내에 웨이퍼(W)를 반입한 후, 그 안을 배기하여 소정의 진공 상태로 한다. 그 후, 챔버(121) 내에 처리 가스를 도입하면서, 회전 구동 기구(124)에 의해 지지 부재(122)를 통해 웨이퍼(W)를 회전시킴과 함께 램프실(130)의 가열 램프(132)에 의해 웨이퍼(W)를 급속하게 승온시켜 소정 온도가 된 시점에서 가열 램프(132)를 오프로 하여 급속하게 강온한다. 이에 의해, 단시간 결정화 처리가 가능하게 된다.
또한, 웨이퍼(W)는 반드시 회전시키지 않아도 된다. 또한, 램프실(130)을 웨이퍼(W)의 상방에 배치하는 구성이어도 된다. 이 경우, 웨이퍼(W)의 이면측에 냉각 기구를 설치하여, 보다 급속한 강온을 가능하게 하는 구성이어도 된다.
이상, 본 실시 형태에 대해서, 피처리체로서 실리콘 웨이퍼를 처리하는 방법에 대하여 설명하였다. 즉, 실리콘 웨이퍼를 처리하고, 게이트 절연막을 형성하는 예에 대하여 설명했지만, 본 발명은 이 점에 있어서 한정되지 않는다. 예를 들어, 본 발명의 반도체 장치의 제조 방법은, 다이내믹·랜덤·액세스·메모리(DRAM: Dynamic Random Access Memories)의 캐패시터의 용량 절연막(캐패시터 용량막)을 형성하는 방법에도 적용할 수 있다.
구체적으로는, 통상, TiO2, Al2O3, ZrO2막을 조합한 적층 구조 등이 사용되는 DRAM 캐패시터용의 High-k막에, 본 실시 형태의 절연막을 사용할 수 있다. 또한, 본 실시 형태의 절연막은, 다른 막을 더 적층한 구조이어도 된다. 예를 들어, TiO2막, SrTiO3(STO)막 또는 Ba0 .4Sr0 .6TiO3(BST)막을 적층한 구조 등에 응용할 수 있다. 구체적으로는, TiO2막과 본 실시 형태의 절연막의 적층막, 2개의 TiO2막간에 본 실시 형태의 절연막이 끼워지는 구성 및 상술한 TiO2막이, STO막 및/또는 BST막으로 치환된 구조 등에 응용할 수 있다.
본 국제 출원은, 2012년 4월 5일에 출원된 일본 특허 출원 2012-086578호에 기초하는 우선권을 주장하는 것이며, 그 전체 내용을 본 국제 출원에 원용한다.
1, 2 : 성막 장치 3 : 플라즈마 처리 장치
4 : 결정화 처리 장치 6, 7 : 로드 로크실
20 : 제어부 22 : 기억부
200 : 기판 처리 시스템 G : 게이트 밸브
W : 반도체 웨이퍼

Claims (7)

  1. 소스·드레인 및 채널이 형성된 피처리체 위에 산화하프늄 및 산화지르코늄을 포함하는 게이트 절연막을 성막하는 공정과,
    상기 게이트 절연막을 500℃ 이상, 550℃ 이하의 온도에서 불활성 가스 분위기 중에서 결정화 열처리하는 공정
    을 포함하고,
    상기 결정화 열처리 후의 상기 게이트 절연막의 비유전율이 27 이상이고,
    상기 게이트 절연막 중의 상기 산화하프늄의 함유량은 5몰％ 내지 30몰％인, 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서,
    상기 게이트 절연막을 성막하는 공정은 상기 산화하프늄 및 상기 산화지르코늄의 적층막을 성막하는 공정을 포함하는, 반도체 디바이스의 제조 방법.
  3. 제2항에 있어서,
    상기 적층막을 성막하는 공정은,
    상기 피처리체 위에 상기 산화하프늄을 성막하는 제1 성막 공정과,
    상기 산화하프늄 위에 상기 산화지르코늄을 성막하는 제2 성막 공정
    을 포함하고,
    상기 제1 성막 공정과 상기 제2 성막 공정의 사이에 성막된 상기 산화하프늄을 플라즈마 질화 처리하는 공정을 포함하는, 반도체 디바이스의 제조 방법.
  4. 제1항에 있어서,
    상기 게이트 절연막을 성막하는 공정은 산화지르코늄하프늄을 성막하는 공정을 포함하는, 반도체 디바이스의 제조 방법.
  5. 제1항에 있어서,
    상기 게이트 절연막 중의 상기 산화하프늄의 함유량은 5몰％ 내지 10몰％인, 반도체 디바이스의 제조 방법.
  6. 제1항에 있어서,
    상기 게이트 절연막 중의 상기 산화하프늄의 함유량은 10몰％ 내지 20몰％인, 반도체 디바이스의 제조 방법.
  7. 제1항에 있어서,
    상기 게이트 절연막 중의 상기 산화하프늄의 함유량은 20몰％ 내지 30몰％인, 반도체 디바이스의 제조 방법.
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