JPWO2013150920A1 - 半導体デバイスの製造方法及び基板処理システム - Google Patents

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Abstract

ソース・ドレイン及びチャネルが形成された被処理体上に酸化ハフニウム及び酸化ジルコニウムを含むゲート絶縁膜を成膜する工程と、前記絶縁膜を６００℃以下の温度で結晶化熱処理する工程と、を含み、前記結晶化熱処理後の前記絶縁膜の比誘電率が２７以上である、半導体デバイスの製造方法。

Description

本発明は、半導体デバイスの製造方法及び基板処理システムに関する。
近年、半導体デバイスの微細化、高性能化の要求に伴い、ゲート絶縁膜として高誘電率膜（Ｈｉｇｈ−Ｋ膜）が用いられている。ゲート絶縁膜の材料としては、ハフニウム酸化物系材料が注目されており、酸化ハフニウム（ＨｆＯ２）等の材料の（比）誘電率を向上させ、等価酸化膜厚（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ；ＥＯＴ）を低減する試みがなされている。
ＨｆＯ２の比誘電率を上げる方法としては、例えば、ＨｆＯ２膜を高温で熱処理する方法（例えば、特許文献１）などが提案されている。
米国特許公開２００５／０１３６６９０Ａ１号公報
しかしながら、特許文献１に記載の方法では、高温熱処理によりＨｆＯ２が結晶化し、生じた結晶粒界を介した電気伝導によりリーク電流が増加するという問題があった。
一方、半導体装置の製造プロセスを鑑みると、種々のプロセスにおける熱負荷上の制約により、幅広い温度領域での熱処理において、比誘電率が高い絶縁膜を提供できることが好ましい。
例えば、トランジスタの製造工程で、ソース・ドレイン形成、チャネル形成工程がゲート絶縁膜形成工程より先に行われる、いわゆるゲートラストプロセスでは、形成されたソース・ドレイン、チャネルに熱負荷上の制約があるため、ゲート絶縁膜に高温での熱処理が行えないという問題がある。
上記課題に対して、本発明は、幅広いプロセス温度で、ＥＯＴの低減及びリーク電流の低減を両立できる半導体デバイスの製造方法を提供する。
上記の課題を解決するために、本発明の一様態によると、
ソース・ドレイン及びチャネルが形成された被処理体上に酸化ハフニウム及び酸化ジルコニウムを含むゲート絶縁膜を成膜する工程と、
前記絶縁膜を６００℃以下の温度で結晶化熱処理する工程と、
を含み、
前記結晶化熱処理後の前記絶縁膜の比誘電率が２７以上である、
半導体デバイスの製造方法が提供される。
幅広いプロセス温度で、ＥＯＴの低減及びリーク電流の低減を両立できる半導体デバイスの製造方法を提供できる。
本発明の実施形態に係る半導体デバイスの効果を説明するための一例となる図であって、混合絶縁膜の熱処理温度と比誘電率との関係を説明するための概略図である。 本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、混合絶縁膜中のＺｒＯ２のモル分率と比誘電率との関係を説明するための概略図である。 本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、混合絶縁膜中のＺｒＯ２のモル分率と熱処理温度との関係を説明するための概略図である。 本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、混合絶縁膜中のＺｒＯ２のモル分率とリーク電流との関係を説明するための概略図である。 本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、積層絶縁膜中のＺｒＯ２のモル分率と熱処理温度との関係を説明するための概略図である。 本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、熱処理温度と比誘電率との関係を説明するための概略図である。 本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、Ｘ線回折の結果の例である。 ＨｆＯ２膜をプラズマ窒化処理した後に、ＺｒＯ２膜を成膜し、７００℃で熱処理した後の絶縁膜のＣＶ特性の一例である。 本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、膜厚と比誘電率との関係を説明するための概略図である。 本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、Ｘ線回折の結果の他の例である。 図１０Ａの一部を拡大した図である。 本実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、膜厚とリーク電流との関係を説明するための概略図である。 本実施形態の半導体デバイスの製造方法を実施するための、基板処理システムの構成例を示す概略図である。 本発明の実施形態に係る成膜装置１（又は２）の構成例を示す概略図である。 本発明の実施の形態に係るプラズマ処理装置３の構成例を示す概略図である。 本発明の実施の形態に係る結晶化処理装置４の構成例を示す概略図である。
１、２ 成膜装置
３ プラズマ処理装置
４ 結晶化処理装置
６、７ ロードロック室
２０ 制御部
２２ 記憶部
２００ 基板処理システム
Ｇ ゲートバルブ
Ｗ 半導体ウエハ
以下、添付図面を参照して本発明の実施の形態について説明する。
なお、本発明の実施形態に係る半導体デバイスの製造方法では、被処理体としてシリコンウエハを処理する方法について説明する。即ち、シリコンウエハを処理して、ゲート絶縁膜を形成する例について説明するが、本発明はこの点において限定されない。例えば、本発明の半導体デバイスの製造方法は、ダイナミック・ランダム・アクセス・メモリー（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｅｓｓ Ｍｅｍｏｒｉｅｓ）のキャパシタの容量絶縁膜（キャパシタ容量膜）を形成する方法にも適用することができる。
本発明の実施形態に係る半導体デバイスにおける絶縁膜は、酸化ジルコニウム（ＺｒＯ２）及び酸化ハフニウム（ＨｆＯ２）を含み、この絶縁膜中のＨｆＯ２の含有量は、５モル％〜５０モル％であることが好ましい。なお、ＺｒＯ２及びＨｆＯ２を含む膜は、ＺｒＯ２及びＨｆＯ２の混合膜である酸化ジルコニウムハフニウム（ＨｆＺｒＯｘ）膜でも良く、ＺｒＯ２及びＨｆＯ２を前述の割合で積層した積層膜でも良い。得られた絶縁膜は、結晶化熱処理（以後、単に熱処理と呼ぶことがある）を施し、結晶化させることで、高誘電率を有する絶縁膜が得られる。
［第１の実施形態］
図１に、本発明の実施形態に係る半導体デバイスの効果を説明するための一例となる図であって、混合絶縁膜の熱処理温度と比誘電率との関係を説明するための概略図を示す。図１の横軸は、絶縁膜の熱処理温度を示し、縦軸は絶縁膜の比誘電率を示す。
図１より、ＨｆＯ２の含有量が５０モル％である、ＨｆＺｒＯｘ膜は、ＨｆＯ２膜と比して、同じ熱処理温度で熱処理した場合に、より高い比誘電率を有する。
例えば、比誘電率ｋが２７の絶縁膜を得る場合、ＨｆＯ２膜の場合は約６００℃での熱処理を必要とし、６００℃から熱処理温度が外れると、急激に比誘電率が低下する。通常、比誘電率ｋが２７のＨｆＯ２膜を得る場合、６００℃〜６５０℃での熱処理を要する。しかしながら、本実施形態の絶縁膜（ＨｆＺｒＯｘ膜）は、図１に示されるように、約４７０℃〜約６００℃での熱処理で、その比誘電率ｋが２７以上となる。そのため、例えば、５００℃以上６００℃未満の熱負荷条件に制限されるようなプロセスでは、ＨｆＯ２膜を使用する場合では、比誘電率ｋ＝２７を達成することができないが、本実施形態の絶縁膜では達成可能である。つまり、本実施形態の絶縁膜は、より低温、かつ、広い温度範囲での熱処理で比誘電率を増加することができ、熱負荷上の制約が大きいプロセスにも応用可能であると同時に、プロセスの温度マージンを広げることができる。
図２に、本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、混合絶縁膜中のＺｒＯ２のモル分率と比誘電率との関係を説明するための概略図を示す。図２の横軸は、ＨｆＺｒＯｘ膜におけるＺｒＯ２のモル分率であり、縦軸は、ＨｆＺｒＯｘ膜の比誘電率である。また、図２には、参考として、約６００℃で熱処理したＨｆＯ２膜の比誘電率ｋ（＝２７）の線を、破線で示す。
図２より、本実施形態に係る絶縁膜（ＨｆＯ２の含有量が５モル％〜５０モル％）は、６００℃未満の幅広い温度で、比誘電率ｋが２７以上の値を示す。このことからも、本実施形態の絶縁膜は、より低温での熱処理で比誘電率を増加することができ、熱負荷上の制約が大きいプロセスにも応用可能であると同時に、プロセスの温度マージンを広げることができることがわかる。
図３に、本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、混合絶縁膜中のＺｒＯ２のモル分率と熱処理温度との関係を説明するための概略図を示す。図３の横軸は、ＨｆＺｒＯｘ膜におけるＺｒＯ２のモル分率であり、縦軸は、熱処理温度を示す。また、図３のプロットは、比誘電率ｋが２７以上となる熱処理温度の上限値及び下限値を示す。なお、ＺｒＯ２のモル分率が６０モル％以上９５モル％以下の領域においては、上限値は測定していないが、７００℃までの実施形態では、比誘電率ｋが２７以上であったことを確認している。
図３より、絶縁膜中のＺｒＯ２のモル分率が増加するにつれて、比誘電率ｋ＝２７を達成するために必要な熱処理温度が低くなることがわかる。また、絶縁膜中のＺｒＯ２のモル分率が増加するに連れて、比誘電率ｋが２７以上となる熱処理の温度領域が非常に広くなる。特に、本実施形態に係る絶縁膜（ＨｆＯ２の含有量が５モル％〜５０モル％）は、比誘電率ｋ＝２７を達成する熱処理上限温度と熱処理下限温度との差（温度マージン）が、約１５０℃以上と大きい。そのため、例えば、半導体デバイスのゲート形成工程などで、許容される上限温度に応じてＺｒＯ２の組成を調整することで、高い比誘電率特性を有する絶縁膜を所望の温度で形成することができる。
また、本実施形態に係る絶縁膜（ＨｆＯ２の含有量が５モル％〜５０モル％）は、７００℃の高温の熱処理温度でも、比誘電率の低下が見受けられない。そのため、例えば、ゲートファーストプロセスといった、７００℃前後のより高温での熱処理を有するプロセスに摘要した場合においても、比誘電率の低下を防止することができる。
なお、通常より高温の熱処理による比誘電率の低下は、高温熱処理により、比較的比誘電率が高いＣｕｂｉｃ相から、比誘電率が低いＭｏｎｏｃｌｉｎｉｃ相へと相変態が起こり、Ｍｏｎｏｃｌｉｎｉｃ相が支配的になることに起因する。しかしながら、ＨｆＯ２にＺｒＯ２を添加する（即ち、ＺｒＯ２にＨｆＯ２を添加する）ことによって、Ｍｏｎｏｃｌｉｎｉｃ相の析出を抑制することができたと考えられる。
図４に、本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、混合絶縁膜中のＺｒＯ２のモル分率とリーク電流との関係を説明するための概略図を示す。図４の横軸は、ＨｆＺｒＯｘ膜におけるＺｒＯ２のモル分率であり、縦軸は、リーク電流値を示す。
前述の図３などで示されるように、ＺｒＯ２単体（即ちＨｆＯ２を含まないＺｒＯ２）を使用することが、最も低温での熱処理で比誘電率ｋ＝２７を達成することができる。しかしながら、図４に示されるように、ＺｒＯ２単体を使用した場合は、熱処理によるリーク電流の増加も大きくなる。
一方、本実施形態に係る絶縁膜（ＨｆＯ２の含有量が５モル％〜５０モル％）は、低温での熱処理で比誘電率を向上させることができ、かつ、リーク電流を低く抑制することができる。特に、５モル％〜３０モル％の割合でＨｆＯ２を含有する絶縁膜は、５５０℃の高温での熱処理においてもリーク電流の増加が抑制され、５モル％〜１０モル％の割合でＨｆＯ２を含有する絶縁膜は、更にリーク電流の増加が抑制される。そのため、絶縁膜中における、ＨｆＯ２の含有量は、５モル％〜５０モル％が好ましく、５モル％〜３０モル％がより好ましく、５モル％〜１０モル％が更に好ましい。
本発明の実施形態に係る絶縁膜の、比誘電率を高くするための熱処理温度（結晶化温度）の下限値を下げることができた理由について述べる。ＨｆＯ２とＺｒＯ２とでは、結晶系が同じであり、ＨｆＯ２及びＺｒＯ２の金属イオンのイオン半径は、各々、８０ｐｍ（Ｈｆ［４＋］）、８１ｐｍ（Ｚｒ［４＋］）とほぼ同一である。結晶構造が同じで、かつ、イオン半径がほぼ同じであるＨｆＯ２及びＺｒＯ２を混合した場合、その混合酸化物の結晶化温度は、ＨｆＯ２の結晶化温度とＺｒＯ２の結晶化温度との間になる。これは、結晶化の過程で、先にＺｒＯ２の結晶化が進行し、結晶化したＺｒＯ２をテンプレートにすることで、ＨｆＯ２の結晶化が進行するからであると考えられる。つまり、結晶化したＺｒＯ２が共存することで、ＺｒＯ２を結晶核として作用して、ＨｆＯ２の結晶化のための活性化エネルギーが低下し、より低温でＨｆＯ２も結晶化すると考えられる。
また、本願の実施形態に係る絶縁膜は更に、イットリウム（Ｙ）、セリウム（Ｃｅ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）及びシリコン（Ｓｉ）の酸化物を、１種類又は２種類以上添加しても良い。これらの酸化物の添加量は、好ましくは、約１０モル％である。
Ｙ、Ｃｅ、Ｌａなどの酸化物は、金属イオンのイオン半径が、各々、９３ｐｍ（Ｙ［３＋］）、１０１ｐｍ（Ｃｅ［４＋］）、１１５ｐｍ（Ｌａ［３＋］）と、Ｈｆ又はＺｒと比して大きい。そのため、これらの元素を添加することにより、元素の並び替えが起こりにくくなり、結晶化温度が増加する。一方、Ｓｉ、Ａｌなどの酸化物は、ＳｉやＡｌなどの共有結合性が高くいため、結晶化温度が高くなる。つまり、上述した元素の酸化物を添加することにより、絶縁膜の熱処理温度を高くすることができる。そのため、例えば、ゲートファーストプロセス工程などのような、より高温での熱処理を必要とするプロセスに適用する場合は、上述した酸化物を添加することが好ましい。
以上のように、本発明の実施形態に係るＨｆＺｒＯｘ絶縁膜は、比誘電率ｋが２７以上を達成できる熱処理温度の温度マージンが広く、また、熱処理によるリーク電流の増加を抑制できる。
［第２の実施形態］
第１の実施形態では、ＺｒＯ２及びＨｆＯ２の混合膜である酸化ジルコニウムハフニウム（ＨｆＺｒＯｘ）膜について説明した。第２の実施形態では、ＺｒＯ２及びＨｆＯ２を積層した積層膜について説明する。
図５に、本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、積層絶縁膜中のＺｒＯ２のモル分率と熱処理温度との関係を説明するための概略図を示す。図５の横軸は、絶縁膜中のＺｒＯ２のモル分率であり、縦軸は、比誘電率ｋ＝２７を達成するために必要な熱処理温度の下限値を示す。
図５より、ＺｒＯ２及びＨｆＯ２を積層した積層絶縁膜の場合においても、第１の実施形態と同様、比誘電率ｋ＝２７を達成するために必要な熱処理温度が低下する。また、熱処理温度の低下幅は、積層構造とした場合の方が、混合膜の場合よりも、大きくなる傾向があった。この理由については、詳細は不明であるが、積層構造とした場合、前述した結晶核となるＺｒＯ２の析出過程において、結合の組み換え及び集合状態の調整に不調なエネルギーが、混合膜の場合と比して、小さいことに起因するためと推定される。
図６に、本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、熱処理温度と比誘電率との関係を説明するための概略図を示す。図６の横軸は、熱処理温度を示し、縦軸は、比誘電率を示す。
図６より、積層構造とした場合、被処理体にＺｒＯ２、次いでＨｆＯ２を積層した場合と、被処理体にＨｆＯ２、次いでＺｒＯ２を積層した場合とでは、熱処理温度の低下効果は変わらない。これは前述したように、結晶化の過程で、先にＺｒＯ２の結晶化が進行し、結晶化したＺｒＯ２をテンプレートにすることで、ＨｆＯ２の結晶化が進行するためである。
以上のように、本発明の実施形態に係るＨｆＯ２及びＺｒＯ２の積層膜は、第１の実施形態の混合膜の場合よりも更に、比誘電率ｋが２７以上を達成できる熱処理温度の温度マージンを広くできる。
［第３の実施形態］
本発明の実施形態に係る絶縁膜を、ＨｆＯ２の結晶化温度（約６００℃）以上の温度で熱処理する場合、特に、ＨｆＯ２の層は、比較的比誘電率が高いＣｕｂｉｃ相よりも、比較的比誘電率が低いＭｏｎｏｃｌｉｎｉｃ相が、熱力学的に析出しやすい。そのため、ＺｒＯ２のＣｕｂｉｃ相とＨｆＯ２のＭｏｎｏｃｌｉｎｉｃ相とが競合しながら結晶化が進行し、得られる絶縁膜の比誘電率が低下することがある。
そのため、ＨｆＯ２の結晶化温度以上の温度で熱処理を行う必要がある場合など（低温で結晶化熱処理を実施する場合も適用可能である）において、得られる絶縁膜の比誘電率を高めるために、ＨｆＯ２の結晶化温度を高くし、先にＣｕｂｉｃ相のＺｒＯ２を析出させ、それをテンプレートにして絶縁膜全体の結晶化を進行させることが好ましい。
ＨｆＯ２の結晶化を高くする方法としては、プラズマプロセスにより窒素を添加（プラズマ窒化処理）することで、ＨｆＯ２の結晶化温度を高くすることができる。プラズマ窒化処理することで、ＨｆＯ２の結晶化温度を高くすることができる理由については、プラズマ窒化処理により、ＨｆＯ２の微細結晶構造が破壊されること、ＨｆＯ２の酸素（の一部）が窒素に置換されること、などが寄与していると考えられる。
図７に、本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、Ｘ線回折法（ＸＲＤ）の結果の例を示す。図７中、曲線（ａ）は、プラズマ窒化処理を施していないＨｆＯ２膜（膜厚２．５ｎｍ）を７００℃で熱処理した絶縁膜のＸＲＤ結果の例であり、曲線（ｂ）は、プラズマ窒化処理後のＨｆＯ２膜（膜厚２．５ｎｍ）を７００℃で熱処理した絶縁膜のＸＲＤ結果の例であり、曲線（ｃ）は、ＨｆＯ２膜（膜厚２．０ｎｍ）をプラズマ窒化処理した後に、ＺｒＯ２膜（膜厚０．５ｎｍ）を成膜し、７００℃で熱処理した絶縁膜のＸＲＤ結果の例である。
図７の曲線（ａ）より、プラズマ処理を施さないＨｆＯ２膜は、比較的比誘電率が低いＭｏｎｏｃｌｉｎｉｃ相が支配的であることがわかる。一方、図７の曲線（ｂ）より、プラズマ処理のみの場合、結晶化温度の上昇が認められる。さらに、図７の曲線（ｃ）では、ＨｆＯ２膜をプラズマ窒化処理した後に、ＺｒＯ２膜を成膜し、７００℃で熱処理することによって、Ｃｕｂｉｃ相の単層構造が確認された。
図８に、ＨｆＯ２膜をプラズマ窒化処理した後に、ＺｒＯ２膜を成膜し、７００℃で熱処理した後の絶縁膜のＣＶ特性の一例を示す。この実施形態におけるＥＯＴは０．５６ｎｍと、非常にＥＯＴが小さい絶縁膜を形成することができた。
以上の通り、プラズマ窒化処理を施すことにより、ＨｆＯ２膜のＭｏｎｏｃｌｉｎｉｃ相を破壊することができ、ＨｆＯ２膜の結晶化温度を高めることができるため、比誘電率が高い膜を得ることができる、熱処理温度の温度マージンを、高温側により広くすることができる。
ＨｆＯ２の結晶化温度を高くする方法としては、他にも、前述したように、イットリウム（Ｙ）、セリウム（Ｃｅ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）及びシリコン（Ｓｉ）の酸化物を、１種類又は２種類以上添加する方法が挙げられる。
［第４の実施形態］
次に、本実施形態の絶縁膜が、より高い比誘電率を有すると共に、リーク電流特性に優れることを確認した実施形態について説明する。
図９に、本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、膜厚と比誘電率との関係を説明するための概略図を示す。
図９における横軸は、各々の膜の膜厚であり、縦軸は各々の膜の比誘電率である。また、図９において、ダイヤ印はＨｆＯ２の含有量が５モル％の混合絶縁膜のプロットであり、三角印はＺｒＯ２膜のプロットであり、丸印はＨｆＯ２膜のプロットである。なお、図９及び後述する図１１における結晶化条件としては、結晶化熱処理温度を５００℃とし、結晶化熱処理時間を１分間とした。
図９に示されるように、本実施形態のＨｆＯ２の含有量が５モル％の混合絶縁膜は、膜厚が大きくなるにつれて比誘電率が大きくなり、膜厚が６ｎｍ以上の条件下において約６０で飽和する。一方、ＺｒＯ２膜の比誘電率は２７〜３０程度で一定であり、ＨｆＯ２膜の比誘電率は２０以下で一定であった。本実施形態の絶縁膜は、膜厚を大きくすることにより、従来のゲート絶縁膜やキャパシタ用絶縁膜の比誘電率値と比して、非常に高い比誘電率値を得ることが可能であることがわかった。
膜厚を大きくすることによって、本実施形態の絶縁膜の比誘電率が大きくなる理由について、図１０Ａ及び図１０Ｂを参照して説明する。
図１０Ａに、本発明の実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、Ｘ線回折の結果の他の例を示し、図１０Ｂに図１０Ａの一部を拡大した図を示す。なお、図１０Ａ及び図１０Ｂでは、ＨｆＯ２の含有量が５モル％であって、膜厚が３ｎｍ又は７ｎｍの場合の混合絶縁膜のＸ線回折の結果を示す。
図１０Ａに示されるように、本実施形態の絶縁膜では、膜厚が３ｎｍ及び７ｎｍの両方の場合において、比較的比誘電率が高いＣｕｂｉｃ相由来のピークが確認された。また、図１０Ｂに示されるように、Ｔｅｔｒａｇｏｎａｌ相由来のピークが確認された。このことから、本実施形態の絶縁膜は、Ｃｕｂｉｃ相とＴｅｔｒａｇｏｎａｌ相との混晶状態であることがわかった。なお、Ｔｅｔｒａｇｏｎａｌ相とは、一般的に、１２００℃以上の高温での結晶化熱処理によって晶出する、Ｃｕｂｉｃ相やＭｏｎｏｃｌｉｎｉｃ相よりも比誘電率が高い相のことである。
以上の結果から、本実施形態の半導体デバイスの製造方法は、５００℃の低温での結晶化熱処理で、高い比誘電率を有するＴｅｔｒａｇｏｎａｌ相を晶出させることが可能であることがわかった。
また、図１０Ｂにおける、膜厚が３ｎｍの絶縁膜と膜厚が７ｎｍの絶縁膜との比較で示されるように、膜厚が７ｎｍの絶縁膜においては、Ｔｅｔｒａｇｏｎａｌ相由来のピークがより明確に確認された。この結果と、前述の図９の結果とから、本実施形態の絶縁膜は、膜厚が３ｎｍから６ｎｍまでの範囲において、膜厚を大きくすることによって、比誘電率が大きいＴｅｔｒａｇｏｎａｌ相の晶出割合が多くなっていると考えられる。即ち、膜厚を大きくすることによって、Ｔｅｔｒａｇｏｎａｌ相の晶出割合が多くなり、結果として、得られる絶縁膜の比誘電率が高くなったと考えられる。
さらに、図１１に、本実施形態に係る半導体デバイスの効果を説明するための他の例となる図であって、膜厚とリーク電流との関係を説明するための概略図を示す。
図１１における横軸は、各々の膜の膜厚であり、縦軸は各々の膜のリーク電流値である。また、図１１において、ダイヤ印はＨｆＯ２の含有量が５モル％の混合絶縁膜のプロットであり、三角印はＺｒＯ２膜のプロットであり、丸印はＨｆＯ２膜のプロットである。
一般的に、絶縁膜は、膜厚が大きくなるにつれてリーク電流値が小さくなり、図１１に示されるように、本実施形態の絶縁膜も同様の傾向を有する。
また、本実施形態の絶縁膜は、ＺｒＯ２膜と比較して、リーク電流が低く抑制されている。また、本実施形態の絶縁膜は、膜厚が６ｎｍ以下の範囲内においては、ＨｆＯ２膜よりもリーク電流値が低くなり、膜厚が７ｎｍ以上の範囲においても、ＨｆＯ２膜と同程度のリーク電流値を有している。
以上の結果から、本実施形態の絶縁膜は、比誘電率が高く、かつ、リーク電流特性に優れた絶縁膜であることがわかった。
［半導体デバイスの製造方法］
本発明の実施形態に係る、半導体デバイスの製造方法を説明する。なお、ここでは、被処理体としてシリコンウエハを使用してゲート絶縁膜を成膜する場合について述べるが、本発明はこの点において限定されない。
まず、希フッ酸等によりシリコンウエハの表面を洗浄する。さらに必要に応じてＳｉＯ２からなる界面層を形成する前処理を行う。ＳｉＯ２からなる界面層は、シリコンウエハを塩酸過水（ＨＣｌ／Ｈ２Ｏ２）洗浄することにより、形成することができる。通常、ＳｉＯ２からなる界面層は、０．３ｎｍ程度形成する。
その後、本実施形態に係る絶縁膜を成膜する。前述の通り、本実施形態に係る絶縁膜は、ＺｒＯ２及びＨｆＯ２を含み、ＨｆＯ２の含有量が５モル％〜５０モル％である。ＺｒＯ２及びＨｆＯ２を含む膜は、ＺｒＯ２及びＨｆＯ２の混合膜であるＨｆＺｒＯｘ膜でも良く、ＺｒＯ２及びＨｆＯ２を前述の割合で積層した積層膜でも良い。
ＨｆＺｒＯｘ膜を成膜する方法としては、ＡＬＤ（原子層堆積）、ＣＶＤ（化学気相成長）、ＰＶＤ（物理気相成長）等の手法により成膜することができる。この場合、ＺｒＯ２及びＨｆＯ２を（ＨｆＯ２の含有量が５モル％〜５０モル％となる）所定の割合で、小計０．５ｎｍ（一例）となるように成膜し、これを、所定の回数繰り返して、例えば合計２．５ｎｍとなるように成膜する。前述した通り、ＺｒＯ２を成膜した後にＨｆＯ２を成膜しても良く、ＨｆＯ２を成膜した後にＺｒＯ２を成膜しても良い。なお、本実施形態では、一例として、絶縁膜の膜厚を２．５ｎｍとしたが、本発明はこの点において限定されない。例えば、本絶縁膜をゲート絶縁膜として使用する場合、通常、膜厚は５ｎｍ以下であり、当業者はその用途などに応じて、適宜膜厚を選択することができる。
ＺｒＯ２及びＨｆＯ２の積層膜を成膜する方法としても、ＡＬＤ、ＣＶＤ、ＰＶＤ等の手法により成膜することができる。この場合、ＺｒＯ２及びＨｆＯ２を、（ＨｆＯ２の含有量が５モル％〜５０モル％となる）所定の割合で、例えば、合計２．５ｎｍとなるように成膜する。前述の通り、積層膜を成膜する場合についても、ＺｒＯ２及びＨｆＯ２を成膜する順番は、特に限定されないが、前述のプラズマ窒化処理を施す場合、先ずＨｆＯ２膜を成膜し、その後、プラズマ窒化処理を施し、ＺｒＯ２膜を成膜する。
ＡＬＤにより絶縁膜を成膜する場合の原料（プリカーサ）としては、特に限定されない。ＨｆＯ２膜を成膜するときのプリカーサ例としては、ＴＤＥＡＨ（テトラキスジエチルアミノハフニウム）、ＴＥＭＡＨ（テトラキスエチルメチルアミノハフニウム）等のアミド系有機ハフニウム化合物、ＨＴＢ（ハフニウムテトラターシャリブトキサイド）等のアルコキシド系有機ハフニウム化合物等が挙げられる。また、ＺｒＯ２膜を成膜するときのプリカーサ例としては、ＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム）等のアミド系有機ハフニウム化合物等が挙げられる。酸化剤としては、Ｏ３ガス、Ｏ２ガス、Ｈ２Ｏガス、ＮＯ２ガス、ＮＯガス、Ｎ２Ｏガス等を用いることができる。この時、酸化剤をプラズマ化して反応性を高めても良い。
ＡＬＤなどによりＨｆＯ２膜又はＺｒＯ２膜を成膜する場合には、Ｈｆ原料又はＺｒ原料を薄く吸着させるシーケンスと酸化剤を供給するシーケンスを交互に繰り返してＨｆＯ２膜を成膜する。また、ＣＶＤによりＨｆＯ２膜又はＺｒＯ２膜を成膜する場合には、シリコンウエハを加熱しながらＨｆ原料又はＺｒ原料と酸化剤とを同時に供給する。なお、ＡＬＤによりＨｆＯ２膜を成膜するときの成膜温度は、通常１５０℃〜３５０℃程度であり、ＣＶＤによりＨｆＯ２膜を成膜するときの成膜温度は、通常３５０℃〜６００℃程度である。
絶縁膜を成膜した後、成膜した絶縁膜を結晶化させるために、結晶化熱処理を行う。結晶化熱処理は、例えば、ランプ加熱等によるＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）装置を用いたスパイクアニールなどにより行うことができる。
本実施形態の絶縁膜の成膜後、ＴｉＮ等のゲート電極材料を、例えば、ＰＶＤにより形成し、半導体装置を製造する。得られた半導体装置は、通常、４００℃程度の低温で焼結し、絶縁膜とシリコン間の不対電子を電気的に不活性化する。
［本発明の実施の形態を実現するための基板処理システム］
次に、本実施形態の半導体デバイスの製造方法を実施するための、基板処理システムについて、図１２を参照して説明する。
図１２に、本実施形態の半導体デバイスの製造方法を実施するための、基板処理システムの構成例を示す概略図を示す。なお、この基板処理システム２００は、シリコンウエハに対して、ゲート絶縁膜を形成するものである。
図１２に示すように、基板処理システム２００は、本実施形態の絶縁膜を形成する２つの成膜装置１、２と、得られた絶縁膜を結晶化熱処理するための結晶化処理装置４と、を有する。また、基板処理システム２００は、プラズマ窒化処理するための、プラズマ処理装置３を有することが好ましい。
成膜装置１、２、結晶化処理装置４及びプラズマ窒化処理装置３は、六角形をなすウエハ搬送室５の４つの辺に、それぞれ対応して設けられている。また、ウエハ搬送室５の他の２つの辺には、各々、ロードロック室６、７が設けられている。これらロードロック室６、７のウエハ搬送室５と反対側には、ウエハ搬入出室８が設けられている。ウエハ搬入出室８のロードロック室６、７と反対側には、シリコンウエハＷを収容可能な３つのフープ（Ｆｏｕｐ）Ｆを取り付けるポート９、１０、１１が設けられている。
成膜装置１、２、結晶化処理装置４、プラズマ処理装置３及びロードロック室６、７は、ウエハ搬送室５の六角形の各辺に、ゲートバルブＧを介して接続されている。各ゲートバルブＧを開放することにより、ウエハ搬送室５と連通され、各ゲートバルブＧを閉じることにより、ウエハ搬送室５から遮断される。また、ロードロック室６、７のウエハ搬入出室８に接続される部分にもゲートバルブＧが設けられている。ロードロック室６、７は、ゲートバルブＧを開放することによりウエハ搬入出室８に連通され、閉じることによりウエハ搬入出室８から遮断される。
ウエハ搬送室５内には、成膜装置１、２、結晶化処理装置４、プラズマ処理装置３及びロードロック室６、７に対して、ウエハＷの搬入出を行うウエハ搬送装置１２が設けられている。ウエハ搬送装置１２は、ウエハ搬送室５の略中央に配設されており、回転及び伸縮可能な回転・伸縮部１３の先端にウエハＷを保持する２つのブレード１４ａ、１４ｂを有している。ブレード１４ａ、１４ｂは、互いに反対方向を向くように回転・伸縮部１３に取り付けられている。なお、このウエハ搬送室５内は所定の真空度に保持されるようになっている。
なお、ウエハ搬入出室８の天井部には、ＨＥＰＡフィルタ（不図示）が設けられている。ＨＥＰＡフィルタを通過して有機物やパーティクル等が除去された清浄な空気が、ウエハ搬入出室８内にダウンフロー状態で供給される。そのため、大気圧の清浄空気雰囲気でウエハＷの搬入出が行われる。ウエハ搬入出室８のフープＦ取り付け用の３つのポート９、１０、１１には、各々シャッター（不図示）が設けられている。これらポート９、１０、１１にウエハＷを収容した又は空のフープが直接取り付けられ、取り付けられた際にシャッターが外れて外気の侵入を防止しつつウエハ搬入出室８と連通する構成になっている。また、ウエハ搬入出室８の側面には、アライメントチャンバー１５が設けられており、ウエハＷのアライメントが行われる。
ウエハ搬入出室８内には、フープＦへのウエハＷの搬入出及びロードロック室６、７へのウエハＷの搬入出を行うウエハ搬送装置１６が設けられている。ウエハ搬送装置１６は、２つの多関節アームを有しており、フープＦの配列方向に沿ってレール１８上を走行可能な構造となっている。ウエハＷの搬送は、先端のハンド１７上にウエハＷを載せて実施される。なお、図１２では、一方のハンド１７がウエハ搬入出室８に存在し、他方のハンドはフープＦ内に挿入されている状態を示している。
基板処理システム２００の構成部（例えば成膜装置１、２、結晶化処理装置４、プラズマ処理装置３、ウエハ搬送装置１２、１６）は、コンピュータからなる制御部２０に接続され、制御される構成となっている。また、制御部２０には、オペレータがシステムを管理するためにコマンドの入力操作等を行うキーボードや、システムの稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース２１が接続されている。
制御部２０には、さらに、システムで実行される各種処理を制御部２０の制御にて実現するための制御プログラムや、処理条件に応じて各構成部に処理を実行させるためのプログラム（即ち処理レシピ）が格納された記憶部２２が接続されている。処理レシピは記憶部２２の中の記憶媒体に記憶されている。記憶媒体は、ハードディスクであっても良く、ＣＤＲＯＭ、ＤＶＤ、フラッシュメモリ等の可搬性のものであっても良い。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させる構成であっても良い。
基板処理システム２００での処理は、例えば、ユーザーインターフェース２１からの指示等にて任意の処理レシピを記憶部２２から呼び出して制御部２０に実行させることで実施される。なお、制御部２０は、各構成部を直接制御するようにしても良いし、各構成部に個別のコントローラを設け、それらを介して制御するようにしても良い。
本発明の実施の形態に係る基板処理システム２００においては、まず、前処理が行われたウエハＷを収容したフープＦがローディングされる。次いで、大気圧の清浄空気雰囲気に保持されたウエハ搬入出室８内のウエハ搬送装置１６により、フープＦからウエハＷを一枚取り出してアライメントチャンバー１５に搬入し、ウエハＷの位置合わせを行う。引き続き、ウエハＷをロードロック室６、７のいずれかに搬入し、ロードロック内を真空引きする。ウエハ搬送室５内のウエハ搬送装置１２により、ロードロック内のウエハを取り出し、ウエハＷを成膜装置１及び成膜装置２に装入して、本実施形態の絶縁膜の成膜処理を行う。
なお、本実施形態では、２つの成膜装置を用いているが、１つの成膜装置において、ＨｆＯ２とＺｒＯ２の添加、混合、積層膜を形成しても良い。
プラズマ窒化処理を行う場合は、例えば成膜装置１でＨｆＯ２膜の成膜後、ウエハＷをウエハ搬送装置１２により取り出し、プラズマ処理装置３に搬入して、プラズマ窒化処理を行う。その後、ウエハ搬送装置１２によりウエハＷを取り出し、成膜装置２に装入して、ＺｒＯ２膜を成膜する。
その後、ウエハ搬送装置１２によりウエハＷを取り出し、結晶化処理装置４に挿入して、結晶化処理を施す。結晶化処理後、ウエハＷをウエハ搬送装置１２によりロードロック室６、７のいずれかに搬入し、その中を大気圧に戻す。ウエハ搬入出室８内のウエハ搬送装置１６によりロードロック室内のウエハＷを取り出し、フープＦのいずれかに収容される。以上のような動作を１ロットのウエハＷに対して行い、１セットの処理が終了する。
［成膜装置１、２の構成例］
次に、成膜装置１、２の構成について、図１３を参照しながら説明する。
図１３に、本発明の実施形態に係る成膜装置１（又は２）の構成例を示す概略図を示す。なお、成膜装置１（及び２）による本実施形態の絶縁膜の好ましい成膜方法として、ＡＬＤ又はＣＶＤにより成膜する場合の、成膜装置の例について、説明するが、図示しないＰＶＤにより成膜する構成であっても良い。
成膜装置１は、気密に構成された略円筒状のチャンバ３１を有しており、その中には被処理体であるウエハＷを水平に支持するためのサセプタ３２が配置されている。サセプタ３２の中央下部には、円筒状の支持部材３３が設けられ、サセプタ３２は支持部材３３により支持されている。サセプタ３２は、例えばＡｌＮのセラミックスから構成されている。
また、サセプタ３２には、ヒーター３５が埋め込まれており、このヒーター３５にはヒーター電源３６が接続されている。一方、サセプタ３２の上面近傍には熱電対３７が設けられ、熱電対３７の信号はコントローラ３８に伝送されるようになっている。そして、コントローラ３８は、熱電対３７の信号に応じてヒーター電源３６に指令を送信し、ヒーター３５の加熱を制御してウエハＷを所定の温度に制御するようになっている。
チャンバ３１の内壁、サセプタ３２及び支持部材３３の外周には、付着物が堆積することを防止するための石英ライナー３９が設けられている。石英ライナー３９とチャンバ３１の壁部との間には、パージガス（シールドガス）を流すようになっており、これにより壁部へ付着物が堆積することが防止されコンタミネーションが防止される。なお、石英ライナー３９はチャンバ３１内のメンテナンスが効率的に行われるように取り外しが可能な構成となっている。
チャンバ３１の天壁３１ａには、円形の孔３１ｂが形成されており、そこからチャンバ３１内へ突出するシャワーヘッド４０が嵌め込まれている。シャワーヘッド４０は、前述の成膜用の原料ガスをチャンバ３１内に吐出するためのものであり、その上部には原料ガスが導入される第１の導入路４１と、酸化剤が導入される第２の導入路４２とが接続されている。
シャワーヘッド４０の内部には上下２段に空間４３、４４が設けられている。上側の空間４３には第１の導入路４１が繋がっており、この空間４３から第１のガス吐出路４５がシャワーヘッド４０の底面まで延びている。下側の空間４４には、第２の導入路４２が繋がっており、この空間４４から第２のガス吐出路４６がシャワーヘッド４０の底面まで延びている。即ち、シャワーヘッド４０は、原料ガスと酸化剤とが混じることなく、空間４３、４４で均一に拡散して、それぞれ独立して吐出路４５及び４６から吐出するポストミックスタイプとなっている。
なお、サセプタ３２は図示しない昇降機構により昇降可能となっており、原料ガスに曝される空間を極小化するようにプロセスギャップが調整される。
チャンバ３１の底壁には、下方に向けて突出する排気室５１が設けられている。排気室５１の側面には排気管５２が接続されており、この排気管５２には排気装置５３が接続されている。排気装置５３を作動させることにより、チャンバ３１内を所定の真空度まで減圧することが可能となっている。
チャンバ３１の側壁には、ウエハ搬送室５との間でウエハＷの搬入出を行うための搬入出口５４と、この搬入出口５４を開閉するゲートバルブＧとが設けられている。
このように構成された成膜装置においては、先ず、チャンバ３１内にウエハＷを搬入した後、その中を排気して所定の真空状態とし、ヒーター３５によりウエハＷを所定温度に加熱する。この状態で、第１導入路４１及び第２導入路４２を介して原料ガスと酸化剤とをシャワーヘッド４０を介してチャンバ３１内に導入する。
これにより、加熱されたウエハＷ上で原料ガスと酸化剤とが反応し、ウエハＷ上に本実施形態の絶縁膜が成膜される。
［プラズマ処理装置３の構成例］
次に、プラズマ窒化処理を実施するための、プラズマ処理装置３について、図１４を参照しながら説明する。図１４に、本発明の実施の形態に係るプラズマ処理装置３の構成例を示す概略図を示す。
なお、ここでは、マイクロ波プラズマ装置の例であり、ＲＬＳＡ（Ｒａｄｉａｌ Ｌｉｎｅ Ｓｌｏｔ Ａｎｔｅｎｎａ）マイクロ波プラズマ方式のマイクロ波プラズマ処理装置の例を示すが、本発明はこの点において限定されない。
プラズマ処理装置３は、略円筒状のチャンバ８１と、その中に設けられたサセプタ８２と、チャンバ８１の側壁に設けられた処理ガスを導入するガス導入部８３とを有する。また、プラズマ処理装置３には、チャンバ８１の上部の開口部に臨むように設けられ、多数のマイクロ波透過孔８４ａが形成された平面アンテナ８４と、マイクロを発生させるマイクロ波発生部８５と、マイクロ波発生部８５を平面アンテナ８４に導くマイクロ波伝送機構８６とが設けられる。
平面アンテナ８４の下方には、誘電体からなるマイクロ波透過板９１が設けられ、平面アンテナ８４の上にはシールド部材９２が設けられている。シールド部材９２は水冷構造となっている。なお、平面アンテナ８４の上面には誘電体からなる遅波材が設けられていても良い。
マイクロ波伝送機構８６は、マイクロ波発生部８５からマイクロ波を導く水平方向に伸びる導波管１０１と、平面アンテナ８４から上方に伸びる内導体１０３及び外導体１０４からなる同軸導波管１０２と、導波管１０１と同軸導波管１０２との間に設けられたモード変換機構１０５とを有する。なお、符号９３は排気管である。
また、サセプタ８２には、イオン引き込みのための高周波電源１０６が接続されていても良い。
プラズマ処理装置３は、マイクロ波発生部８５で発生したマイクロ波を、マイクロ波伝送機構８６を介して所定のモードで平面アンテナ８４に導き、平面アンテナ８４のマイクロ波透過孔８４ａ及びマイクロ波透過板９１を通ってチャンバ８１内に均一に供給する。供給されたマイクロ波により、ガス導入部８３から供給された処理ガスはプラズマ化され、プラズマ中の活性種（例えば、ラジカル）により、ウエハＷ上の絶縁膜はプラズマ処理される。なお、処理ガスとしては、Ｎ２ガスを用いる。
［結晶化処理装置４の構成例］
次に、結晶化熱処理を実施するための、結晶化処理装置４について、図１５を参照しながら説明する。図１５に、本発明の実施の形態に係る結晶化処理装置４の構成例を示す概略図を示す。
図１５に示す結晶化処理装置４は、ランプ加熱を用いたＲＴＰ装置として構成され、本実施形態の絶縁膜に対してスパイクアニールを施すものである。結晶化処理装置４は、気密に構成された略円筒状のチャンバ１２１を有し、チャンバ１２１内にはウエハＷを回転可能に支持する支持部材１２２が回転可能に設けられている。支持部材１２２の回転軸１２３は下方に延び、チャンバ１２１外の回転駆動機構１２４により回転される。
チャンバ１２１の外周には、環状に排気経路１２５が設けられており、チャンバ１２１と排気経路１２５は排気孔１２６を介して繋がっている。そして、排気径路１２５の少なくとも１箇所に真空ポンプ等の排気機構（不図示）が接続され、チャンバ１２１内が排気
されるようになっている。
チャンバ１２１の天壁には、ガス導入管１２８が挿入されており、ガス導入管１２８にはガス供給管１２９が接続されている。即ち、ガス供給管１２９及びガス導入管１２８を介して、処理ガスがチャンバ１２１内に導入されるようになっている。処理ガスとしてはＡｒガス等の希ガスやＮ２ガスを好適に用いることができる。
チャンバ１２１の底部には、ランプ室１３０が設けられており、ランプ室１３０の上面は石英等の透明材料からなる透光板１３１が設けられている。ランプ室内には複数の加熱ランプ１３２が設けられており、ウエハＷを加熱することが可能となっている。なお、ランプ室１３０の底面と回転駆動機構１２４との間には、回転軸１２３を囲むようにベローズ１３３が設けられている。
結晶化処理装置４においては、先ず、チャンバ１２１内にウエハＷを搬入した後、その中を排気して所定の真空状態とする。その後、チャンバ１２１内に処理ガスを導入しつつ、回転駆動機構１２４により支持部材１２２を介してウエハＷを回転させるとともにランプ室１３０のランプ１３２によりウエハＷを急速に昇温し所定温度になった時点でランプ１３２をオフにして急速に降温する。これにより、短時間結晶化処理が可能となる。
なお、ウエハＷは必ずしも回転させなくてもよい。また、ランプ室１３０をウエハＷの上方に配置する構成であっても良い。この場合、ウエハＷの裏面側に冷却機構を設けて、より急速な降温を可能にする構成であっても良い。
以上、本実施形態について、被処理体としてシリコンウエハを処理する方法について説明した。即ち、シリコンウエハを処理して、ゲート絶縁膜を形成する例について説明したが、本発明はこの点において限定されない。例えば、本発明の半導体装置の製造方法は、ダイナミック・ランダム・アクセス・メモリー（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｅｓｓ Ｍｅｍｏｒｉｅｓ）のキャパシタの容量絶縁膜（キャパシタ容量膜）を形成する方法にも適用することができる。
具体的には、通常、ＴｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２膜を組み合わせた積層構造などが使用されるＤＲＡＭキャパシタ用のＨｉｇｈ−ｋ膜に、本実施形態の絶縁膜を使用することができる。さらに、本実施形態の絶縁膜は、他の膜を更に積層した構造であっても良い。例えば、ＴｉＯ２膜、ＳｒＴｉＯ３（ＳＴＯ）膜又はＢａ０．４Ｓｒ０．６ＴｉＯ３（ＢＳＴ）膜を積層した構造などに応用することができる。具体的には、ＴｉＯ２膜と本実施形態の絶縁膜の積層膜、２つのＴｉＯ２膜間に本実施形態の絶縁膜が挟まれる構成、及び、前述のＴｉＯ２膜が、ＳＴＯ膜及び／又はＢＳＴ膜で置き換えられた構造などに応用することができる。
本国際出願は、２０１２年４月５日に出願された日本国特許出願２０１２−０８６５７８号に基づく優先権を主張するものであり、その全内容を本国際出願に援用する。

Claims (6)

  1. ソース・ドレイン及びチャネルが形成された被処理体上に酸化ハフニウム及び酸化ジルコニウムを含むゲート絶縁膜を成膜する工程と、
    前記絶縁膜を６００℃以下の温度で結晶化熱処理する工程と、
    を含み、
    前記結晶化熱処理後の前記絶縁膜の比誘電率が２７以上である、
    半導体デバイスの製造方法。
  2. 前記絶縁膜中の前記酸化ハフニウムの含有量は、５モル％〜５０モル％である、請求項１に記載の半導体デバイスの製造方法。
  3. 前記絶縁膜を成膜する工程は、前記酸化ハフニウム及び前記酸化ジルコニウムの積層膜を成膜する工程を含む、請求項１に記載の半導体デバイスの製造方法。
  4. 前記積層膜を成膜する工程は、
    前記被処理体上に、前記酸化ハフニウムを成膜する第１の成膜工程と、
    前記酸化ハフニウム上に前記酸化ジルコニウムを成膜する第２の成膜工程と、
    を含み、
    前記第１の成膜工程と前記第２の成膜工程との間に、成膜された前記酸化ハフニウムを、プラズマ窒化処理する工程を含む、
    請求項３に記載の半導体デバイスの製造方法。
  5. 前記絶縁膜を成膜する工程は、酸化ジルコニウムハフニウムを成膜する工程を含む、請求項１に記載の半導体デバイスの製造方法。
  6. ソース・ドレイン及びチャネルが形成された被処理体上に酸化ハフニウム及び酸化ジルコニウムを含むゲート絶縁膜を成膜する成膜装置と、
    前記被処理体を結晶化熱処理する結晶化熱処理装置と、
    前記成膜装置と前記結晶化熱処理装置とを制御する制御部と、
    を含む、基板処理システムであって、
    前記制御部は、前記結晶化熱処理を６００℃以下の温度で行うように前記結晶化熱処理装置を制御し、かつ、前記絶縁膜中の前記酸化ハフニウムの含有量が５モル％〜５０モル％となるように前記成膜装置を制御する、
    基板処理システム。
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