JP2010153621A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2010153621A JP2010153621A JP2008330649A JP2008330649A JP2010153621A JP 2010153621 A JP2010153621 A JP 2010153621A JP 2008330649 A JP2008330649 A JP 2008330649A JP 2008330649 A JP2008330649 A JP 2008330649A JP 2010153621 A JP2010153621 A JP 2010153621A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- insulating film
- gate insulating
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】 本発明は、しきい値電圧の低いNチャネルMISトランジスタを有する半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置の製造方法は、NチャネルMISトランジスタの製造方法であって、基板に形成されたP型半導体領域上に、シリコン酸化膜とこのシリコン酸化膜上の金属酸化膜とを含むゲート絶縁膜を形成する工程と、基板を熱処理した状態で、水素ラジカルを含むガスにゲート絶縁膜を暴露する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、を具備することを特徴とする。
【選択図】 図1
【解決手段】 本発明の半導体装置の製造方法は、NチャネルMISトランジスタの製造方法であって、基板に形成されたP型半導体領域上に、シリコン酸化膜とこのシリコン酸化膜上の金属酸化膜とを含むゲート絶縁膜を形成する工程と、基板を熱処理した状態で、水素ラジカルを含むガスにゲート絶縁膜を暴露する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、を具備することを特徴とする。
【選択図】 図1
Description
本発明は電界効果型の半導体装置とその製造方法に係わる。
トランジスタの高性能化は、これまで素子を微細化することで実現されてきた。しかし、素子の物理サイズ縮小による性能向上は限界を迎え、新材料の適用が不可避な状況にある。
例えばゲート絶縁膜においては、従来使用されてきシリコン酸化膜やシリコンオキシナイトライド膜では、薄膜化によって基板/電極間の電子・ホールトンネル確率が増加し、リーク電流が増加する問題が顕在化してきた。このため、ZrO2,HfO2,HfZrO,HfSiONといった、誘電率の高い絶縁膜の開発が進められている。またゲート電極では、シリコン空乏層による容量を減らすため、これまで用いられたボロン/燐添加多結晶シリコン電極に替わって、金属電極の使用が検討されている。
しかしながら、半導体素子製造プロセスに適合可能な高耐熱性を有し、かつ、ボロン/燐添加多結晶シリコン膜のような、Siの価電子帯、伝導帯と同程度の実効仕事関数を示す金属材料の報告はない。さらに、ボロン/燐添加多結晶シリコン膜や、シリコンの価電子帯、伝導帯に近い実効仕事関数を有する金属膜であっても、HfO2やHfSiONといった高誘電率絶縁膜上に形成して高温熱処理を施すと、実効仕事関数がSiのミッドギャップに近い値に変化することが知られている(非特許文献1参照)。このような高温熱処理による電極実効仕事関数の変化は、シリコン酸化膜やシリコンオキシナイトライド膜上では顕在化しないため、高誘電率絶縁膜と、基板/電極との何らかの反応に起因していると考えられるが、その機構は明らかでなく、回避する方法は見出されていない。このように、ゲート電極の実効仕事関数がチャネルシリコンの仕事関数から外れると、トランジスタの閾値が増加して素子性能が劣化する。
B. Hun Lee, et al., materials today 9, p32 (2006).
B. Hun Lee, et al., materials today 9, p32 (2006).
本発明は、しきい値電圧の低いNチャネルMISトランジスタを有する半導体装置およびその製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、NチャネルMISトランジスタの製造方法であって、基板に形成されたP型半導体領域上に、シリコン酸化膜とこのシリコン酸化膜上の金属酸化膜とを含むゲート絶縁膜を形成する工程と、基板を熱処理した状態で、水素ラジカルを含むガスにゲート絶縁膜を暴露する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、を具備することを特徴とする。
本発明の半導体装置は、NチャネルMISトランジスタおよびPチャネルMISトランジスタを有する相補型半導体装置であって、NチャネルMISトランジスタが、第1のシリコン酸化膜とこの第1のシリコン酸化膜上に形成された第1の金属酸化膜と、この第1の金属酸化膜上に形成された第1のゲート電極とを有し、PチャネルMISトランジスタが、第2のシリコン酸化膜と、この第2のシリコン酸化膜上に形成され第1の金属酸化膜と同材料の第2の金属酸化膜と、この第2の金属酸化膜上に形成されたシリコン窒化膜と、このシリコン窒化膜上に形成された第2のゲート電極とを有することを特徴とする。
本発明によれば、しきい値電圧の低いNチャネルMISトランジスタを有する半導体装置およびその製造方法を提供することができる。
以下に、本発明の各実施の形態について図面を参照しながら説明する。
なお、各実施形態においては、NMISFETやCMISFETについて説明するが、CMISFETが集積されたメモリ、ロジック回路、及びこれらチップ上に積載されたシステムLSIについても適用可能である。
また、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
(概要および原理)
本発明の実施形態を説明する前に、図1を用いて、本発明の一実施形態の概要を説明する。
本発明の実施形態を説明する前に、図1を用いて、本発明の一実施形態の概要を説明する。
後述するように、本発明の一実施形態は、図1に示すようなNチャネルMISFETを備えた半導体装置であり、半導体基板1上に、P型ウェル領域2、N型エクステンション層3、N型拡散層4、高誘電率絶縁膜(例えばHfSiON)6とシリコン酸化膜5とが上から順に積層されたゲート絶縁膜、ゲート電極(例えばTaCx)7、ゲート側壁8が形成されている。シリコン酸化膜5/高誘電率絶縁膜6界面のシリコン酸化膜5側に、シリコンのサブオキサイド層14が形成されている。
従来のNMISFETは、高誘電率絶縁膜6/シリコン酸化膜5の積層ゲート絶縁膜を形成した後、絶縁膜の改質を目的として、窒素などの不活性ガス、もしくは微量の酸素が添加された不活性ガス雰囲気で高温熱処理(PDA:Post Deposition Anneal)を行い、その後ゲート電極7とゲート側壁8を形成、それらをマスクとしてP又はAsのイオン注入と活性化熱処理を行い、拡散層4を形成して作製する。
このようなゲート電極7形成後に拡散層4を形成する、所謂ゲートファースト工程で製造されたNMISFETの電極実効仕事関数は、一般に、真空準位とシリコン伝導帯エネルギー準位とのエネルギー差(約4V)よりも大きな値を示す。例えば非特許文献2(IEEE Electron Device Letters, Vol. 28, No.3, pp.201−203 (2007)) では、TaCxの実効仕事関数が、HfO2では約4.28〜4.29eV、HfSiONでは4.46〜4.48eVであることが開示されている。
本実施形態によるNMISFETの製造方法では、ゲート絶縁膜を形成後、基板を加熱した状態にて、水素ラジカルを含むガスにゲート絶縁膜を暴露し、その後電極を形成する。この水素ラジカル暴露処理を施すことにより、電極の実効仕事関数を低下させ、NMISFETの閾値を下げることが可能である。
例えば、Si基板上にHfO2/SiO2の積層膜を形成し、400℃、10分間の水素ラジカル暴露を施した後、TaCx電極を形成したサンプルと、水素暴露処理を行わずにTaCx電極を形成したサンプルの実効仕事関数を評価すると、前者はシリコンのコンダクションバンドのエネルギー準位と真空準位とのエネルギー差に近い4.0〜4.1eVを示し、後者は非特許文献2と同程度の4.2〜4.3eVを示す。
水素ラジカル暴露処理による電極の実効仕事関数の低下は、電極の種類に依存せず観察される。また、NMISFETフラットバンド電圧の絶縁膜厚依存性から絶縁膜中の固定電荷を評価すると、水素ラジカル暴露処理の有無でほとんど差が見られない。これらの結果は、電極実効仕事関数の変化が、膜の固定電荷ではなく、ダイポールに起因していることを示唆する。
他方、HfO2/SiO2の積層膜を光電子X線分光法で評価すると、水素ラジカル暴露処理を施すことで、HfO2膜は変化しないが、SiO2膜はサブオキサイドの増加が見られる。この結果は、水素ラジカル暴露処理の際、HfO2膜を拡散した水素ラジカルによりSiO2膜の還元が生じたことを意味する。
これは、水素ラジカルによるSiO2の還元が発熱反応であり、進行しやすいことに起因する(式1参照)。さらに、この発熱反応の25℃でのエンタルピー変化は約―111kJ/molである。一方、水素ラジカルによるHfO2の還元も発熱反応であるが(式2参照)、エンタルピー変化が25℃で約―53kJ/molと小さく、SiO2に比べると進みにくい。
(1/4)SiO2+H* →(1/4)Si+(1/2)H2O…(式1)
(1/4)HfO2+H* →(1/4)Hf+(1/2)H2O…(式2)
このため、水素ラジカル暴露によって、HfO2膜はあまり変化しないが、SiO2膜は還元され、サブオキサイドが生成すると考えられる。
(1/4)HfO2+H* →(1/4)Hf+(1/2)H2O…(式2)
このため、水素ラジカル暴露によって、HfO2膜はあまり変化しないが、SiO2膜は還元され、サブオキサイドが生成すると考えられる。
なお、水素ラジカルに代えて水素分子を用いた場合には、還元反応は吸熱反応となるため進行しがたい(式3、4参照)。
(1/2)SiO2 + H2 →(1/2)Si+H2O (ΔH=+213.6kJ/mol) …(式3)
(1/2)HfO2 + H2 →(1/2)Hf+H2O (ΔH=+330.6kJ/mol) …(式4)
HfO2/SiO2積層膜におけるSiO2膜の還元反応は、雰囲気中の水素がHfO2膜を拡散することにより生じる。このため、HfO2膜との界面近傍のSiO2膜から進行する。図2に示すように、HfO2膜との界面近傍のSiO2膜の酸素が還元し、Si−Si結合を有するSiのサブオキサイドが生じる。これに伴い、HfO2側の酸素原子へと電子の移動が起きる。ここで、Si−Si結合のSi原子は、Si−O結合のSi原子に比べて多くの電子を有している。このため、Hf−(O−Si)−O結合生成時に比べて、Hf−(O−Si)−Si結合生成時の方が(O−Si)間の電子移動量が大きい。この結果、HfO2/SiO2積層膜の界面で大きなダイポール(dipole)が生成し、MISFETのフラットバンド電圧が負電圧側にシフトして、ゲート電極の実効仕事関数が低下すると考えられる。なお、反応生成したほとんどのH2Oは、雰囲気中へと外方拡散する。
(1/2)HfO2 + H2 →(1/2)Hf+H2O (ΔH=+330.6kJ/mol) …(式4)
HfO2/SiO2積層膜におけるSiO2膜の還元反応は、雰囲気中の水素がHfO2膜を拡散することにより生じる。このため、HfO2膜との界面近傍のSiO2膜から進行する。図2に示すように、HfO2膜との界面近傍のSiO2膜の酸素が還元し、Si−Si結合を有するSiのサブオキサイドが生じる。これに伴い、HfO2側の酸素原子へと電子の移動が起きる。ここで、Si−Si結合のSi原子は、Si−O結合のSi原子に比べて多くの電子を有している。このため、Hf−(O−Si)−O結合生成時に比べて、Hf−(O−Si)−Si結合生成時の方が(O−Si)間の電子移動量が大きい。この結果、HfO2/SiO2積層膜の界面で大きなダイポール(dipole)が生成し、MISFETのフラットバンド電圧が負電圧側にシフトして、ゲート電極の実効仕事関数が低下すると考えられる。なお、反応生成したほとんどのH2Oは、雰囲気中へと外方拡散する。
上述したように、水素ラジカルによるSiO2の還元は発熱反応ではある。しかし、熱処理状態において行った方が、より反応が速やかであり、生産性に優れる。一方、酸素濃度の小さな還元性雰囲気において、薄膜SiO2/Si試料を約700℃以上に加熱すると、SiO2によるSiの還元反応が進行してSiO2膜が分解する。High−K膜/SiO2/Si構造の試料であっても、同様の反応が生じ、界面SiO2の薄膜化が進行して絶縁性が低下する恐れがある。従って、熱処理温度は700℃以下であることが好ましい。
なお、ここでは、金属酸化膜としてHfO2を例に挙げて説明を行った。しかしながら、上述した作用効果はSiO2のサブオキサイド化とそれに伴う金属酸化膜との界面のdipole生成に起因する。したがって、Siを含有したHfSiON等の金属窒化シリケートや、他種金属を用いたHfZrO、ZrO2などの金属酸化膜でもかまわない。また、LaAlO、LaHfOなどの希土類金属酸化膜でもかまわない。
なお、水素ラジカル暴露処理で金属酸化膜/シリコン酸化膜界面にダイポールを形成した後、ゲート電極形成までの高誘電率絶縁膜表面の大気暴露は少ないことが好ましい。室温における高誘電率絶縁膜中の酸素の拡散速度は大きくないが、大気暴露時間が長いほど、高誘電率絶縁膜を通ってシリコン酸化膜に到達した大気中酸素や水分によりSi−Siの酸化が生じ、ダイポールの量が減少するためである。
このように、ダイポールの起源である、高誘電率絶縁膜近傍のSi−Siは、高誘電率絶縁膜を拡散、到達した酸素による酸化反応で消失する。このため、PチャネルMISFETのように、電極の実効仕事関数の低下が不要な領域のゲート絶縁膜が水素ラジカル暴露を受けた場合、酸素雰囲気下における熱処理を施すことで、その影響を無くすことができる。
(第1の実施形態)
第1の実施形態によるCMISFETの製造方法について、図3〜図6を用いて説明する。
第1の実施形態によるCMISFETの製造方法について、図3〜図6を用いて説明する。
まず、半導体基板(ウェハ)1に、STI(Shallow Trench Isolation)構造の素子分離層9によって分離されたP型ウェル領域2とN型ウェル領域10を形成する。その後、半導体基板1全面にシリコン酸化膜11、HfO2膜12を形成し、図3の構造を得る。
次に、HfO2膜12上にCVD(Chemical Vapor Deposition)法を用いてTiN膜13をウエハ全面に形成、通常のリソグラフィーと過酸化水素水を用いたウェットエッチングによりP型ウェル領域2上のTiN膜を除去し、図4の構造を得る。
その後、ウェハを熱処理炉に入れて550℃まで加熱する。熱処理炉に水素ガスを導入し、炉内圧力を約10Paに保ちながら、炉外にある水素ガスの石英製放電管に高周波を印加して放電させ、生じた水素ラジカルを炉内に導入して30分間保持する。この処理により、TiN膜13で被覆されていない、P型ウェル領域2上のHfO2膜12の内部に水素ラジカルが拡散、シリコン酸化膜11を還元してシリコンサブオキサイド層14を形成し、図5の構造を得る。なお、HfO2膜12がTiN膜13で被覆されているN型ウェル領域10上では水素ラジカルがシリコン酸化膜11まで到達できず、SiO2膜11の還元反応も起こらない。
この後、過酸化水素水を用いてTiN膜13を除去した後、ゲート電極7としてW膜を堆積し、SiNハードマスクを用いたドライエッチングによってゲート電極7を加工し、As或いはBのイオン注入と高温スパイクアニールを用いてN型エクステンション層3及びP型エクステンション層15を形成する。その後、通常の製造工程で、サイドウォール8、N型拡散層4及びP型拡散層16、層間絶縁膜17の堆積とCMP(Chemical Mechanical Polishing)による表面平坦化を経て、図6に示す構造を形成する。
図6に示したCMISFETのゲート電極の実効仕事関数を評価したところ、PMISFETでは約4.6eV, NMISFETで約3.9eVの値が得られた。前者はゲート電極7として用いたWの真空仕事関数にほぼ等しい。NMISFETにおいても、ゲート電極7にWを使用したにも関わらず、低い実効仕事関数が得られた原因は、水素ラジカル暴露処理でHfO2/SiO2界面に形成されたダイポールに依ると考えられる。なお、実効仕事関数の評価は、HfO2膜12の膜厚を変化させた複数の試料により行っており、膜内の固定電荷の影響は排除されている。
なお、ここでは、水素ラジカル曝露保護膜としてTiN、これを剥離する際の溶剤として過酸化水素水を用いた。この組み合わせは下地へのダメージを少なく水素ラジカル曝露保護膜を剥離できる点で好ましい。しかしながら無論それに限られるものではなく、その他水素ラジカル曝露保護膜として、(1)Ti, W, Moの単体膜、化合物膜(炭化物、窒化物、アルミニウム合金)、(2)アルミニウム膜、酸化アルミニウム膜が挙げられる。(1)の剥離溶剤として、過酸化水素水やアルカリ性液(アンモニウム水やテトラヒドロアンモニウム液等)、(2)の剥離溶剤として、酸性の薬液(塩酸や硫酸、過酸化水素水)やアルカリ性液が挙げられる。また、水素ラジカル曝露保護膜の膜厚は、1nmから10nm程度が適当である。
(第2の実施形態)
第2の実施形態によるCMISFETの製造方法について、図7〜図10を用いて説明する。なお、第1の実施形態と重複する記載は適宜割愛する。
第2の実施形態によるCMISFETの製造方法について、図7〜図10を用いて説明する。なお、第1の実施形態と重複する記載は適宜割愛する。
まず、半導体基板(ウェハ)1に、STI構造の素子分離層9によって分離されたP型ウェル領域2とN型ウェル領域10を形成する。その後、半導体基板1全面にシリコン酸化膜11、HfZrO膜18を形成し、図7の構造を得る。
その後、ウェハを熱処理炉に入れて550℃まで加熱する。熱処理炉に水素ガスを導入し、炉内圧力を約10Paに保ちながら、炉外にある水素ガスの石英製放電管に高周波を印加して放電させ、生じた水素ラジカルを炉内に導入して30分間保持する。この処理により、HfZrO膜18の内部に水素ラジカルが拡散、シリコン酸化膜11と反応してシリコンサブオキサイド層14を形成し、図8の構造を得る。
次に、HfZrO膜18上にCVD法を用いてTiN膜13をウェハ全面に形成、通常のリソグラフィーと過酸化水素水を用いたウェットエッチングによりN型ウェル領域10上のTiN膜を除去する。
次に、半導体基板1を熱処理炉に入れ、酸素含有雰囲気中で400℃、30分の熱処理を施す。この処理により、TiN膜13で被覆されていない、N型ウェル領域10上のHfZrO膜18内に酸素が拡散し、シリコンサブオキサイド層14が酸化されてSiO2に変化し、図9の構造が得られる。
この後、過酸化水素水を用いてTiN膜13を除去した後、ゲート電極7としてW膜を堆積し、SiNハードマスクを用いたドライエッチングによってゲート電極7を加工し、As或いはBのイオン注入と高温スパイクアニールを用いてN型エクステンション層3及びP型エクステンション層15を形成する。その後、通常の製造工程で、サイドウォール8、N型拡散層4及びP型拡散層16、層間絶縁膜17の堆積とCMPによる表面平坦化を経て、図10に示す構造を形成する。
図10に示したCMISFETのゲート電極の実効仕事関数を評価したところ、PMISFETでは約4.6eV, NMISFETで約4eVの値が得られた。前者はゲート電極7として用いたWの真空仕事関数にほぼ等しい。NMISFETにおいても、ゲート電極7にWを使用したにも関わらず、低い実効仕事関数が得られた原因は、水素ラジカル暴露処理でHfO2/SiO2界面に形成されたダイポールに依ると考えられる。なお、実効仕事関数の評価は、HfO2膜12の膜厚を変化させた複数の試料により行っており、膜内の固定電荷の影響は排除されている。
なお、第2の実施形態では、耐酸素保護膜としてTiN膜13を用いたが、W、WN、Mo、MoN等の膜も、酸素拡散バリア性があり、また過酸化水素水で溶解するため、TiN膜と同様に適用することができる。
(第3の実施形態)
第3の実施形態によるCMISFETの製造方法について、図11〜図14を用いて説明する。なお、第1の実施形態と重複する記載は適宜割愛する。
第3の実施形態によるCMISFETの製造方法について、図11〜図14を用いて説明する。なお、第1の実施形態と重複する記載は適宜割愛する。
まず、半導体基板1に、STI構造の素子分離層9によって分離されたP型ウェル領域2とN型ウェル領域10を形成する。その後、ウェハ全面にシリコン酸化膜11、HfO2膜12を形成し、図11の構造を得る。
次に、HfO2膜12上にCVDでSiN膜19をウェハ全面に形成する。通常のリソグラフィーとリン酸を用いたウェットエッチングにより、P型ウェル領域2上のSiN膜19を除去し、図12の構造を得る。
その後、ウェハを熱処理炉に入れて550℃まで加熱する。熱処理炉に水素ガスを導入し、炉内圧力を約10Paに保ちながら、炉外にある水素ガスの石英製放電管に高周波を印加して放電させ、生じた水素ラジカルを炉内に導入して30分間保持する。この処理により、TiN膜13で被覆されていない、P型ウェル領域2上のHfO2膜12の内部に水素ラジカルが拡散する。この水素ラジカルはシリコン酸化膜11を還元して、HfO2膜12とシリコン酸化膜11との界面にシリコンサブオキサイド層14を形成し、図13の構造を得る。なお、HfO2膜12がSiN膜19で被覆されているN型ウェル領域10上では、水素ラジカルがシリコン酸化膜11まで到達できず、SiO2膜11の還元反応も起こらない。
この後、ゲート電極7としてW膜を堆積し、SiNハードマスクを用いたドライエッチングによってゲート電極7を加工し、As或いはBのイオン注入と高温スパイクアニールを用いてN型エクステンション層3及びP型エクステンション層15を形成する。その後、通常の製造工程で、サイドウォール8、N型拡散層4及びP型拡散層16、層間絶縁膜17の堆積とCMPによる表面平坦化を経て、図14に示す構造を形成する。
図14に示したCMISFETのゲート電極の実効仕事関数を評価したところ、PMISFETでは約4.6eV、NMISFETで約3.9eVの値が得られた。前者はゲート電極7として用いたWの真空仕事関数にほぼ等しい。NMISFETにおいても、ゲート電極7にWを使用したにも関わらず、低い実効仕事関数が得られた原因は、水素ラジカル暴露処理でHfO2/SiO2界面に形成されたダイポールに依ると考えられる。なお、実効仕事関数の評価は、HfO2膜12の膜厚を変化させた複数の試料により行っており、膜内の固定電荷の影響は排除されている。
第3の実施形態では、水素ラジカル曝露保護膜として用いたSiN膜19を除去せず、そのままゲート絶縁膜として活用することが特徴である。水素ラジカル曝露保護膜の除去工程を経ないため、下地となるHfO2膜12へのダメージを弱めることができる。なお、上述したように、水素ラジカル曝露保護膜の膜厚は数nmなので、充分ゲート絶縁膜として活用できる。
ゲート絶縁膜として活用しうる水素ラジカル曝露保護膜としては、その他に酸化アルミニウム膜が挙げられる。また、Ti, W, Moの単体膜、化合物膜(炭化物、窒化物、アルミニウム合金)などの金属的な性質を持つ膜を水素ラジカル曝露保護膜として用い、そのままPMISFET用のゲート電極として活用してもよい。
第1〜第3の実施形態では、P型MISFET用の電極としてWを用いたが、他の仕事関数の大きな金属膜(WN,MoN,Ru,RuOx,Ir,IrOx,Pt)を使用してもかまわない。さらに、第1〜第3の実施形態では平面型トランジスタについて説明したが、FINFETのように立体トランジスタに適用しても良い。その他、本発明の範囲内にて、種々変形して適用できる。また、第1〜第3の実施形態ではソース/ドレイン領域として不純物拡散層を用いた場合について説明したが、無論、金属電極を用いたショットキーソース/ドレインでもかまわない。
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
1 半導体基板
2 P型ウェル領域
3 N型エクステンション領域
4 N型拡散層
5 シリコン酸化膜
6 高誘電率絶縁膜(HfO2)
7 ゲート電極
8 ゲート側壁
9 素子分離
10 N型ウェル領域
11 シリコン酸化膜
12 高誘電率絶縁膜(HfO2)
13 TiN膜
14 シリコンサブオキサイド層
15 P型エクステンション層
16 P型拡散層
17 層間絶縁膜
18 高誘電率絶縁膜 (HfZrO)
19 SiN膜
2 P型ウェル領域
3 N型エクステンション領域
4 N型拡散層
5 シリコン酸化膜
6 高誘電率絶縁膜(HfO2)
7 ゲート電極
8 ゲート側壁
9 素子分離
10 N型ウェル領域
11 シリコン酸化膜
12 高誘電率絶縁膜(HfO2)
13 TiN膜
14 シリコンサブオキサイド層
15 P型エクステンション層
16 P型拡散層
17 層間絶縁膜
18 高誘電率絶縁膜 (HfZrO)
19 SiN膜
Claims (6)
- NチャネルMISトランジスタの製造方法であって、
基板に形成されたP型半導体領域上に、シリコン酸化膜とこのシリコン酸化膜上の金属酸化膜とを含むゲート絶縁膜を形成する工程と、
前記基板を熱処理した状態で、水素ラジカルを含むガスに前記ゲート絶縁膜を暴露する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法。 - 前記水素ラジカルを含むガスに前記ゲート絶縁膜を暴露する工程の後、前記ゲート絶縁膜の表面を大気に晒さずに、前記ゲート電極を形成する工程を行うことを特徴とする請求項1に記載の半導体装置の製造方法。
- 相補型半導体装置の製造方法であって、
基板に形成されたP型半導体領域上およびN型半導体領域上に、シリコン酸化膜とこのシリコン酸化膜上の金属酸化膜とを含むゲート絶縁膜を形成する工程と、
前記N型半導体領域上の前記ゲート絶縁膜を耐水素保護膜で被覆する工程と、
前記基板を熱処理した状態で、水素ラジカルを含むガスに前記P型半導体領域上の前記ゲート絶縁膜を暴露する工程と、
その後、前記耐水素保護膜を除去する工程と、
その後、前記P型半導体領域上およびN型半導体領域上の前記ゲート絶縁膜上に、ゲート電極を夫々形成する工程と、を具備することを特徴とする半導体装置の製造方法。 - 相補型半導体装置の製造方法であって、
基板に形成されたP型半導体領域上およびN型半導体領域上に、シリコン酸化膜とこのシリコン酸化膜上の金属酸化膜とを含むゲート絶縁膜を形成する工程と、
前記基板を熱処理した状態で、水素ラジカルを含むガスに前記ゲート絶縁膜を暴露する工程と、
前記P型半導体領域上の前記ゲート絶縁膜を耐酸素保護膜で被覆する工程と、
酸素を含むガスに前記N型半導体領域上の前記ゲート絶縁膜を暴露する工程と、
その後、前記耐酸素保護膜を除去する工程と、
その後、前記P型半導体領域上およびN型半導体領域上の前記ゲート絶縁膜上に、ゲート電極を夫々形成する工程と、を具備することを特徴とする半導体装置の製造方法。 - 相補型半導体装置の製造方法であって、
基板に形成されたP型半導体領域上およびN型半導体領域上に、シリコン酸化膜とこのシリコン酸化膜上の金属酸化膜とを含むゲート絶縁膜を形成する工程と、
前記N型半導体領域上の前記ゲート絶縁膜を耐水素保護膜で被覆する工程と、
前記基板を熱処理した状態で、水素ラジカルを含むガスに前記P型半導体領域上の前記ゲート絶縁膜を暴露する工程と、
その後、前記P型半導体領域上の前記ゲート絶縁膜上および耐水素保護膜上に、ゲート電極を夫々形成する工程と、を具備することを特徴とする半導体装置の製造方法。 - NチャネルMISトランジスタおよびPチャネルMISトランジスタを有する相補型半導体装置であって、
前記NチャネルMISトランジスタが、第1のシリコン酸化膜とこの第1のシリコン酸化膜上に形成された第1の金属酸化膜と、この第1の金属酸化膜上に形成された第1のゲート電極とを有し、
前記PチャネルMISトランジスタが、第2のシリコン酸化膜と、この第2のシリコン酸化膜上に形成され前記第1の金属酸化膜と同材料の第2の金属酸化膜と、この第2の金属酸化膜上に形成されたシリコン窒化膜と、このシリコン窒化膜上に形成された第2のゲート電極とを有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008330649A JP2010153621A (ja) | 2008-12-25 | 2008-12-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008330649A JP2010153621A (ja) | 2008-12-25 | 2008-12-25 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010153621A true JP2010153621A (ja) | 2010-07-08 |
Family
ID=42572394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008330649A Pending JP2010153621A (ja) | 2008-12-25 | 2008-12-25 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010153621A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013150920A1 (ja) * | 2012-04-05 | 2013-10-10 | 東京エレクトロン株式会社 | 半導体デバイスの製造方法及び基板処理システム |
US9082866B2 (en) | 2013-02-22 | 2015-07-14 | Kabushiki Kaisha Toshiba | Semiconductor storage device and method of manufacturing the same |
CN112335017A (zh) * | 2018-11-16 | 2021-02-05 | 玛特森技术公司 | 腔室上光以通过减少化学成分改善刻蚀均匀性 |
-
2008
- 2008-12-25 JP JP2008330649A patent/JP2010153621A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013150920A1 (ja) * | 2012-04-05 | 2013-10-10 | 東京エレクトロン株式会社 | 半導体デバイスの製造方法及び基板処理システム |
JPWO2013150920A1 (ja) * | 2012-04-05 | 2015-12-17 | 東京エレクトロン株式会社 | 半導体デバイスの製造方法及び基板処理システム |
US9418837B2 (en) | 2012-04-05 | 2016-08-16 | Tokyo Electron Limited | Semiconductor device manufacturing method and substrate treatment system |
KR101799146B1 (ko) | 2012-04-05 | 2017-11-17 | 도쿄엘렉트론가부시키가이샤 | 반도체 디바이스의 제조 방법 및 기판 처리 시스템 |
US9082866B2 (en) | 2013-02-22 | 2015-07-14 | Kabushiki Kaisha Toshiba | Semiconductor storage device and method of manufacturing the same |
CN112335017A (zh) * | 2018-11-16 | 2021-02-05 | 玛特森技术公司 | 腔室上光以通过减少化学成分改善刻蚀均匀性 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9397009B2 (en) | Structure and method for metal gate stack oxygen concentration control using an oxygen diffusion barrier layer and a sacrificial oxygen gettering layer | |
JP3974507B2 (ja) | 半導体装置の製造方法 | |
JP4327820B2 (ja) | 半導体装置およびその製造方法 | |
TWI247425B (en) | Advanced strained-channel technique toe mprove cmos performance | |
JP5569173B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP4939960B2 (ja) | 半導体装置およびその製造方法 | |
US8293632B2 (en) | Manufacturing method of semiconductor device | |
JP2008060538A (ja) | 半導体装置およびその製造方法 | |
US7323381B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2007005721A (ja) | 半導体装置およびその製造方法 | |
JP2009164207A (ja) | 半導体装置及びその製造方法 | |
JP2009026997A (ja) | 半導体装置およびその製造方法 | |
JP2007073660A (ja) | 半導体装置およびその製造方法 | |
JP2012044013A (ja) | 半導体装置の製造方法 | |
JP4011024B2 (ja) | 半導体装置およびその製造方法 | |
US20080023774A1 (en) | Semiconductor device and method for fabricating the same | |
JP2010177265A (ja) | 半導体装置の製造方法 | |
JP5086665B2 (ja) | 半導体装置およびその製造方法 | |
JP5056418B2 (ja) | 半導体装置およびその製造方法 | |
JP2006108355A (ja) | 半導体装置およびその製造方法 | |
JP2010153621A (ja) | 半導体装置およびその製造方法 | |
JP2005085949A (ja) | 半導体装置およびその製造方法 | |
JP3646723B2 (ja) | 半導体装置の製造方法 | |
JP2005294799A (ja) | 半導体装置およびその製造方法 | |
JP4639000B2 (ja) | Mis型半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20111125 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20111205 |