JP2010535428A - ＣＥＴスケーリング用高ｋ誘電体の処理方法 - Google Patents

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Abstract

半導体装置（１０）の作製方法は、上に重なるゲート電極（２２）を有するゲート誘電体（１７）を作製することを含む。半導体装置（１０）は半導体層（１２）上に作製される。ジルコン酸ハフニウムを含む高ｋ誘電体（１６）は半導体層上に蒸着される。高ｋ誘電体は、水素と窒素を含む雰囲気中で６５０℃〜８５０℃の間の温度でアニーリングされる。ゲート電極（２２）は高ｋ誘電体上に形成される。高ｋ誘電体機能は、ゲート誘電体（１７）での使用のためである。一つの効果は、ゲート漏れのレベルを保持する、またはさらには改善させつつ、トランジスタの性能を向上させることである。

Description

本開示は、半導体装置に係り、より詳しくは、容量等価膜厚（ＣＥＴ）スケーリング用高ｋ誘電体の処理方法に関する。
高ｋ誘電体材料の容量等価膜厚（ＣＥＴ）スケーリングは、高ｋ半導体装置の性能の向上に必要である。高ｋ誘電体材料の例は、ＨｆＯ２、ＺｒＯ２、ＨｆＺｒＯ４、ＨｆＳｉＯ、ＨｆＳｉＯＮなどである。物理的に薄い高ｋ誘電体（約１５Å以下）は継続的なＣＥＴスケーリングを要することが発見されている。しかしながら、ある例では、ＨｆＺｒＯ４厚（Ｔｐｈｙ）の最適化の調査が示すように、Ｔｐｈｙが１５Å未満であるとき、ＣＥＴはそれより高い。これは、１５ÅＴｐｈｙ未満のＨｆＺｒＯ４膜は非均一で、酸素拡散に対してより透過性が高いので、より厚い界面層をもたらすからである。
したがって、上述したような当該技術の課題を克服するための改良された方法が必要とされる。
半導体装置の作製方法は、上に重なるゲート電極を有するゲート誘電体を作製することを含む。半導体装置は、半導体層上に作製される。ジルコン酸ハフニウムを有する高ｋ誘電体は、半導体層上に蒸着される。高ｋ誘電体は、水素と窒素を含む雰囲気中で６５０℃〜８５０℃の間の温度でアニーリングされる。ゲート電極は、高ｋ誘電体上に形成される。高ｋ誘電体機能は、ゲート誘電体での使用のためである。一つの効果は、ゲート漏れのレベルを保持するか、或いはさらに改善しつつ、トランジスタの性能を向上させることである。
本開示の実施形態に係る方法は、ＣＥＴスケーリング用に所望の薄膜誘電特性を有する物理的に薄い（１５Å以下）高ｋ誘電体を形成することを含む。該方法は、所望のＣＥＴスケーリング利点が得られるように、高ｋ材料をエッチングすると同時に界面層（ＩＬ）を薄くするのに役立つ工程を含む。一実施形態では、所望のＣＥＴスケーリングが最大化される。
本開示の一実施形態によると、方法は、（１）開始高ｋ膜が連続的で、より均一になるように比較的厚い（１５Å超）高ｋ誘電体層を蒸着するあるいは形成することと、（２）アンモニア（ＮＨ３）、ピリジン（Ｃ５Ｈ５Ｎ）、ヒドラジン（Ｎ２Ｈ４）などの窒素と水素を含む雰囲気中で高温蒸着後アニーリングにより開始高ｋ誘電体層の除去を制御下で実行することと、（３）アニール温度（６５０〜８５０℃）および時間（５０〜２００ｓ）を変動させて、エッチング速度を得ることで、ＣＥＴスケーリング用の高ｋ誘電体の最終厚を調整することと、を含む。
本明細書に記載の半導体基板は、ヒ化ガリウム、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなど、およびその組み合わせなどの、任意の半導体材料またはその組み合わせとすることができる。
本開示の一実施形態に係るＣＥＴスケーリング用高ｋ誘電体の処理方法の様々な段階における半導体装置の断面図。 本開示の一実施形態に係るＣＥＴスケーリング用高ｋ誘電体の処理方法の様々な段階における半導体装置の断面図。 本開示の一実施形態に係るＣＥＴスケーリング用高ｋ誘電体の処理方法の様々な段階における半導体装置の断面図。 本開示の実施形態に係る処理方法で形成される高ｋ誘電体層を有する半導体装置の側面図。 いくつかのターゲット厚に対するＣＥＴ対高ｋ誘電体層厚を示すグラフであり、第１のセットは本開示の実施形態により処理されておらず、第２のセットは本開示の実施形態により処理されているグラフ。 いくつかのターゲット厚に対する等価酸化物膜厚（ＥＯＴ）対高ｋ誘電体層のターゲット物理厚を示すグラフであり、第１のセットは本開示の実施形態により処理されておらず、第２のセットは本開示の実施形態により処理されているグラフ。
本発明は、例示されており、同様の参照符号が類似の構成要素を指す添付の図面によって限定されない。図面中の構成要素は、簡潔かつ明瞭であることを目的として示されており、必ずしも等縮尺であるとは限らない。
図１〜図３は、本開示の一実施形態に係るＣＥＴスケーリング用高ｋ誘電体の処理方法の様々な段階における半導体装置１０の断面図である。一実施形態では、半導体基板１２が設けられ、該基板は、基板１２の表面上に酸化ケイ素の界面層（ＩＬ）１４を有するシリコン基板である。図２では、高ｋ誘電体層１６が界面層１４上に形成される。一実施形態では、高ｋ誘電体層１６はＨｆＺｒＯ４を含む。高ｋ誘電体層１６と界面層１４とは共に参照符号１７で参照される。
図３では、半導体装置１０が、雰囲気１８およびアニール２０に所与の時間曝露されることによって処理される。一実施形態では、雰囲気１８は窒素と水素を含む雰囲気を含む。たとえば、一実施形態では、窒素と水素を含む雰囲気は、アンモニア（ＮＨ３）、ピリジン（Ｃ５Ｈ５Ｎ）、ヒドラジン（Ｎ２Ｈ４）、またはその他の適切な窒素および水素雰囲気の１つまたはそれ以上を含む。アニール２０は、たとえば、約６５０℃〜８５０℃（６５０〜８５０℃）のアニール温度と約５０秒〜２００秒（５０〜２００ｓ）の時間を含む。雰囲気とアニールの組み合わせは、所望の高ｋ誘電体厚削減速度を提供することにより、ＣＥＴスケーリング用高ｋ誘電体の最終厚の調整を可能とする。
含窒素および水素雰囲気中の高温蒸着後アニーリングは、いくつかの理由により有益である。一つに、含窒素および水素雰囲気中の高温蒸着後アニーリングは、制御された量の窒素を導入し、高ｋ誘電体における酸素空孔とトラップ密度の可能性を低減する。別の理由として、含窒素および水素雰囲気中の高温蒸着後アニーリングは、高ｋ誘電体層を高密度化する。さらに、含窒素および水素雰囲気中の高温蒸着後アニーリングは、界面酸化物の成長を阻害する。より重要なことに、含窒素および水素雰囲気中の高温蒸着後アニーリングは、制御された方法で所望レベルの高ｋ層を化学的に除去する（すなわち、エッチングする）。したがって、この化学エッチング工程は、ＣＥＴスケーリング用のより薄い界面層を有する、より薄く高密度の均一な高ｋ層をもたらす。
図４は、本開示の実施形態に係る処理方法で形成される高ｋ誘電体層１７を有する半導体装置１０の断面図である。特に、図４は、別の製造処理における図３の半導体装置１０の部分断面図であり、半導体装置は本開示の一実施形態に係る高ｋ誘電体層を特徴とする。別の処理は、所望の半導体装置用途の要件に従い、形成に適した技術を使用した、ゲート電極２２、側壁スペーサ２４、ソース／ドレイン領域（２６、２８）、およびシリサイド領域（図示せず）の形成を含む。
図５は、いくつかのターゲット厚に対する、ＣＥＴ（縦軸）対高ｋ誘電体層厚（横軸）を示すグラフ３０であり、第１のセット３２は本開示の実施形態により処理されておらず、第２のセット３４は本開示の実施形態により処理されている。グラフ３０のＣＥＴ厚データは、１．２ボルトと等しいゲート電圧を用いて決定される。ＣＥＴ厚データは、他のゲート電圧の場合も得ることができる。参照符号３６で示されるウィンドウを参照すると、データポイント３８および４０がウィンドウ３６内に含まれている。データポイント３８は、本開示の実施形態による処理なしで得られるＨｆＺｒＯ４の厚を表す。データポイント４０は、本開示の実施形態による処理で得られるＨｆＺｒＯ４の厚を表す。参照符号４２で示される物理厚Ｔｐｈｙは約１６Åで、最大ＣＥＴ利得厚を表す。
ＣＥＴスケーリングを、参照符号４４で示す矢印によってグラフで示す。データポイント３８および４０の物理厚は最大ＣＥＴ利得厚４２で同程度であるが、データポイント３８のＣＥＴは１５Å以上、すなわち約１５Åであり、データポイント４０のＣＥＴは１４Å未満、すなわち約１３．５Åであることに注意されたい。データポイント３８は、本開示の実施形態に係る処理なしで得られた高ｋ誘電体を表すことを想起されたい。また、データポイント４０は、本開示の実施形態に係る処理で得られた高ｋ誘電体を表す。したがって、約１．５ÅのＣＥＴスケーリング量が、データポイント３８とデータポイント４０との間で得られる。さらに、図５に示されるデータポイント３４のうち、参照符号４２で示される物理厚Ｔｐｈｙは、他のデータポイント３４間で得られるＣＥＴ利得に対し、新工程で得られる最大ＣＥＴ利得厚を表す。
界面層（ＩＬ）増加厚は、参照符号４６により示される矢印でグラフに示される。すなわち、最大ＣＥＴ利得厚４２未満の物理厚では、結合した高ｋ誘電体層厚と界面層の全体物理厚が減少するにつれ、界面層厚が増加することが観察される。このような界面層厚の増加は望ましくなく、最大ＣＥＴ利得厚４２未満およびウィンドウ３６外で減少する総物理厚も好ましくない。さらに、最大ＣＥＴ利得厚４２未満およびウィンドウ３６外での厚の低減のため、（高ｋ誘電体が占める総厚のパーセンテージと比較して）界面層厚が占める総厚のパーセンテージはますます高くなる。ウィンドウ３６に対する物理厚の範囲（最小Ｔｐｈｙ、最大Ｔｐｈｙ）は、所与の半導体装置用途の具体的要件に応じて選択される。ウィンドウ３６の範囲は、ジルコン酸ハフニウム膜中のＨｆ含有量に依存する。様々な高ｋ誘電体層が使用される場合、ウィンドウ３６に関する制限も様々に異なる。このデータの目的は、ＣＥＴを低減するための従来の厚スケーリングの制限を示すことである。
また、物理層増加厚は、参照符号４８により示される矢印でグラフに示される。すなわち、最大ＣＥＴ利得厚４２より大きい物理厚では、結合した高ｋ誘電体層厚および界面層の全体物理厚は増加するが、界面層厚はほぼ同じであることが観察される。このように界面層厚がほぼ一定に維持されることは望ましく、最大ＣＥＴ利得厚４２超でウィンドウ３６外での総物理厚の増加は、主に高ｋ誘電体厚の増加による。
図６は、いくつかのターゲット厚に対する、等価酸化物膜厚（ＥＯＴ）（縦軸）対高ｋ誘電体層のターゲット物理厚（横軸）を示すグラフ５０であり、第１のセット５２は本開示の実施形態により処理されておらず、第２のセット５４は本開示の実施形態により処理されている。データポイントと適切に曲線で適合するグラフ５０から、第１のセット５２の高ｋ誘電体層の物理厚０Åに対して、ＩＬ層のＥＯＴは約９Åであることが観察できる。第２のセット５４の高ｋ誘電体層の物理厚０Åに対して、ＩＬ層のＥＯＴは約７．５Åである。約１．５Åの差は、本開示の実施形態で処理される高ｋ誘電体層のＩＬ層の厚さの実質的な低減を表す。また、本開示の実施形態で処理される高ｋ誘電体層の（線５４上の中白四角で示される）図示されるデータポイントは、本開示の実施形態で処理されない高ｋ誘電体層の（線５２上の中黒四角で示される）対応するデータポイントよりも物理的に薄い。
この時点で、ジルコン酸ハフニウムを含む高ｋ誘電体を半導体層上に蒸着することを含むゲート誘電体を形成することと、水素と窒素を含む雰囲気中で６５０℃〜８５０℃の間の温度で高ｋ誘電体をアニーリングすることと、高ｋ誘電体上にゲート電極を形成することと、を含む半導体層上に半導体装置を作製する方法が提供されていることを理解すべきである。アニーリングステップは、雰囲気がアンモニア、ピリジン、およびヒドラジンから成る群の１つを含むことによりさらに特徴づけられる。さらに別の実施形態では、蒸着ステップは、ジルコン酸ハフニウムがＨｆＺｒＯ４を含むことによりさらに特徴づけられる。別の実施形態では、アニーリングステップが、温度が８００℃を超えないことにより特徴づけられる。さらに別の実施形態では、アニーリングステップは、温度が７５０℃を超えないことによりさらに特徴づけられる。さらに別の実施形態では、アニーリングステップは、温度が約７００℃であることにより特徴づけられる。
別の実施形態では、ゲート形成ステップが、窒化チタン、炭化タンタル、窒化モリブデン、およびオキシ窒化モリブデンから成る群の１つを蒸着することを含む。アニーリングステップは、高ｋ誘電体がアニーリングステップ後に連続することによりさらに特徴づけられる。
別の実施形態では、ゲート誘電体の形成ステップが、蒸着ステップの実行前に、半導体層上に第１の厚さの界面酸化物を形成することをさらに含む。アニーリングステップは界面酸化物を第１の厚さより小さな第２の厚さにまで低減し、第２の厚さは１０オングストローム未満である。また、アニーリングステップは、高ｋ誘電体厚を低減することによりさらに特徴づけられる。
別の実施形態では、半導体層上に半導体装置を形成する方法は、界面酸化物を半導体層上に直接形成することと、ジルコン酸ハフニウム層を界面酸化物層上に直接蒸着することと、水素と窒素を含む雰囲気中で６５０℃〜７５０℃の間の温度でジルコン酸ハフニウムをアニーリングすることと、ジルコン酸ハフニウム上にゲート電極を形成することと、を含む。アニーリングステップは、雰囲気がアンモニア、ピリジン、およびヒドラジンから成る群の１つを含むことによりさらに特徴づけられる。蒸着ステップは、ジルコン酸ハフニウムがＨｆＺｒＯ４を含むことによりさらに特徴づけられる。アニーリングステップは、界面層厚とジルコン酸ハフニウム厚を低減することとしてさらに特徴づけられる。界面酸化物形成ステップは、界面酸化物が酸化ケイ素を含むことによりさらに特徴づけられる。さらに、界面酸化物厚の低減ステップは、界面酸化物厚を１０オングストローム未満に低減する。
一実施形態では、半導体装置をシリコン層上に形成する方法は、ある厚さを有する二酸化ケイ素層を半導体層上に直接形成することと、ある厚さを有するジルコン酸ハフニウム層を二酸化ケイ素層上に直接蒸着することと、水素と窒素を含む雰囲気中で約６５０℃〜約７５０℃の間の温度でジルコン酸ハフニウム層をアニーリングして、二酸化ケイ素層厚とジルコン酸ハフニウム層厚とを低減させることと、ジルコン酸ハフニウム層上にゲート電極を形成することと、を含む。一実施形態では、ジルコン酸ハフニウム層の蒸着ステップは、ジルコン酸ハフニウム層がＨｆＺｒＯ４を含むことによりさらに特徴づけられる。ジルコン酸ハフニウム層のアニーリングステップは、アンモニア、ピリジン、およびヒドラジンから成る群の１つを適用することによりさらに特徴づけられる。別の実施形態では、アニーリングステップが、温度が約７００℃であることによりさらに特徴づけられる。
本明細書および請求項中の「前」、「後」、「頂」、「底」、「上」、「下」などの用語は、もしあるとすれば、説明のために使用されており、必ずしも永久的な相対的位置を表すために使用されているとは限らない。そのように使用される用語は、たとえば、本明細書に記載の発明の実施形態が本明細書で図示される、あるいは異なって記載される他の配向で動作することができるように、交換可能であると理解される。
具体的な実施形態を参照して本発明を本明細書に記載したが、下記の請求項に記載される本説明の範囲を逸脱せずに様々な修正や変更が可能である。たとえば、該方法は、高スケールＣＭＯＳ、３Ｄ統合、ＭＲＡＭ、組込ＮＶＭ、組込ＳＲＡＭ、およびその他の半導体装置用途で使用される高ｋ誘電体に適用することができる。したがって、明細書および図面は限定的な意味ではなく説明的な意味で考えるものとし、すべてのこのような修正は本発明の範囲に含まれることを意図する。具体的な実施形態に関して本明細書に記載される利益、利点、または問題解決策は、一部または全部の請求項にとって重要な、必要な、または必須の特徴または要素と解釈されることを意図していない。
本明細書で使用される「結合」という用語は、直接結合または機械的結合に限定されることを意図しない。
さらに、本明細書で使用される「ａ」または「ａｎ」という用語は、１つまたはそれ以上として定義する。また、請求項における「少なくとも１つ」や「１つまたはそれ以上」などの導入句の使用は、同じ請求項が「１つまたはそれ以上」または「少なくとも１つ」などの導入句および「ａ」または「ａｎ」などの不定冠詞を含む場合であっても、不定冠詞「ａ」または「ａｎ」による別の請求項要素の導入が、１つのみの該要素を含む本発明へ導入された該請求項要素を含む特定の請求項を限定するものと解釈すべきではない。同じことが定冠詞の使用にも当てはまる。
別段の記述がない限り、「第１の」や「第２の」などの用語は、上記用語が説明する要素間を任意に区別するために使用される。よって、これらの用語は、該要素の時間的またはそれ以外の優先順位付けを必ずしも意図するものではない。

Claims (20)

  1. 半導体層上に半導体装置を作製する方法であって、
    ゲート誘電体を形成することであって、前記ゲート誘電体の形成が、ジルコン酸ハフニウムを含む高ｋ誘電体を前記半導体層上に蒸着することを含むことと、
    水素と窒素を含む雰囲気中で６５０℃〜８５０℃の間の温度で前記高ｋ誘電体をアニーリングすることと、
    前記高ｋ誘電体上にゲート電極を形成することと
    を含む方法。
  2. 前記雰囲気がアンモニア、ピリジン、およびヒドラジンから成る群の１つを含むことにより、前記アニーリングステップがさらに特徴づけられる請求項１の方法。
  3. 前記ジルコン酸ハフニウムがＨｆＺｒＯ４を含むことにより、前記蒸着ステップがさらに特徴づけられる請求項１に記載の方法。
  4. 前記温度が８００℃を超えないことにより、前記アニーリングステップがさらに特徴づけられる請求項１に記載の方法。
  5. 前記温度が７５０℃を超えないことにより、前記アニーリングステップがさらに特徴づけられる請求項４に記載の方法。
  6. 前記温度が約７００℃であることにより、前記アニーリングステップがさらに特徴づけられる請求項５に記載の方法。
  7. 前記ゲート形成ステップが、窒化チタン、炭化タンタル、窒化モリブデン、およびオキシ窒化モリブデンから成る群の１つを蒸着することを含む請求項１に記載の方法。
  8. 前記高ｋ誘電体が前記アニーリングステップ後に連続することにより、前記アニーリングステップがさらに特徴づけられる請求項１に記載の方法。
  9. 前記ゲート誘電体形成ステップが、前記蒸着ステップの実行前に、前記半導体層上に第１の厚さの界面酸化物を形成することをさらに含む請求項１に記載の方法。
  10. 前記アニーリングステップ前記が第１の厚さより小さい第２の厚さまで界面酸化物を低減し、前記第２の厚さが１０オングストローム未満である請求項９に記載の方法。
  11. 前記高ｋ誘電体厚を低減することにより、前記アニーリングステップがさらに特徴づけられる請求項１０に記載の方法。
  12. 半導体層上に半導体装置を形成する方法であって、
    前記半導体層上に直接界面酸化物を形成することと、
    前記界面酸化物層上に直接ジルコン酸ハフニウムの層を蒸着することと、
    水素と窒素を含む雰囲気中で６５０℃〜７５０℃の間の温度で前記ジルコン酸ハフニウムをアニーリングすることと、
    前記ジルコン酸ハフニウム上にゲート電極を形成することと
    を含む方法。
  13. 前記雰囲気がアンモニア、ピリジン、およびヒドラジンから成る群の１つを含むことにより、前記アニーリングステップがさらに特徴づけられる請求項１２に記載の方法。
  14. 前記ジルコン酸ハフニウムがＨｆＺｒＯ４を含むことにより、前記蒸着ステップがさらに特徴づけられる請求項１３に記載の方法。
  15. 界面層厚およびジルコン酸ハフニウム厚を低減することとして、前記アニーリングステップがさらに特徴づけられる請求項１４に記載の方法。
  16. 前記界面酸化物が二酸化ケイ素を含むことにより、前記界面酸化物形成ステップがさらに特徴づけられる請求項１５に記載の方法。
  17. 前記界面酸化物厚低減ステップが、前記界面酸化物厚を１０オングストローム未満に低減する請求項１６に記載の方法。
  18. シリコン層上に半導体装置を形成する方法であって、
    ある厚さを有する二酸化ケイ素層を前記半導体層上に直接形成することと、
    ある厚さを有するジルコン酸ハフニウム層を前記二酸化ケイ素層上に直接蒸着することと、
    水素と窒素を含む雰囲気中で約６５０℃〜約７５０℃の間の温度で前記ジルコン酸ハフニウム層をアニーリングして、前記二酸化ケイ素層厚と前記ジルコン酸ハフニウム層厚を低減することと、
    前記ジルコン酸ハフニウム層上にゲート電極を形成することと
    を含む方法。
  19. 前記ジルコン酸ハフニウム層がＨｆＺｒＯ４を含むことにより、前記ジルコン酸ハフニウム層の蒸着ステップがさらに特徴づけられ、
    アンモニア、ピリジン、およびヒドラジンから成る群の１つを適用することにより、前記ジルコン酸ハフニウム層のアニーリングステップがさらに特徴づけられる請求項１８に記載の方法。
  20. 前記温度が約７００℃であることにより、前記アニーリングステップがさらに特徴づけられる請求項１８に記載の方法。
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