JP2005045166A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 ゲート絶縁膜として金属シリケートを用いた構成において、ゲート電極を構成するボロン等の原子のゲート絶縁膜中への拡散を抑制すると共に、シリコン基板の界面準位の増加を抑制する。
【解決手段】 シリコン基板101上にゲート絶縁膜103を介してゲート電極104が形成された電界効果型トランジスタを有する半導体装置であって、ゲート絶縁膜103は、金属・シリコン・酸素・窒素を含み、該膜103中の窒素濃度はゲート電極界面部で最大、且つ基板界面部で最小であり、ゲート絶縁膜103中の金属濃度はゲート電極界面部で最小、且つ基板界面部で最大である。
【選択図】 図1
【解決手段】 シリコン基板101上にゲート絶縁膜103を介してゲート電極104が形成された電界効果型トランジスタを有する半導体装置であって、ゲート絶縁膜103は、金属・シリコン・酸素・窒素を含み、該膜103中の窒素濃度はゲート電極界面部で最大、且つ基板界面部で最小であり、ゲート絶縁膜103中の金属濃度はゲート電極界面部で最小、且つ基板界面部で最大である。
【選択図】 図1
Description
本発明は、電界効果型トランジスタ(MISFET)を有する半導体装置に係わり、特にゲート絶縁膜に高誘電率材料を用いた半導体装置及びその製造方法に関する。
近年、LSIの高速化,高集積化の要求によりゲート絶縁膜の薄膜化が進められており、SiO2 膜ではリーク電流抑制等の観点から薄膜化がもはや限界となっている。そこで、SiO2 換算膜厚が薄く且つリーク電流の少ない絶縁膜として、SiO2 よりも比誘電率の高い材料(High−k材料)を用いることが検討されている。このようなHigh−k材料として、SiO2 に金属原子を添加した、いわゆる金属シリケートを用いることが検討されている。
金属シリケートをゲート絶縁膜とした場合の深刻な問題は、ゲート電極を構成する原子(例えばpoly−Si電極を用いた場合のドーパント原子のボロン等)がゲート絶縁膜中へ拡散することである。ゲート絶縁膜中へ拡散した電極構成原子は膜中で固定電荷を発生し、フラットバンド電圧シフトや移動度低下を引き起こす。この電極構成原子の拡散は、金属シリケートに窒素を添加することで抑制されることが知られているが、一方で添加した窒素がシリコン基板との界面近傍に存在すると界面準位を増加させ、これが移動度の低下をもたらすことも知られている。
従って、ゲート絶縁膜中への電極構成原子の拡散を抑制しなおかつ基板界面の特性を良好に保つためには、電極界面付近のみに窒素を高濃度に添加することが好ましい。しかし、金属シリケート中での窒素原子の拡散は特に速いため、一時的にはゲート電極側のみ濃度が大きく偏った分布を持つようにゲート絶縁膜中に窒素を導入することはできても、これを安定的に維持することは極めて困難である。
特開2001−332547
このように従来、MISFETのゲート絶縁膜として金属シリケートを用いた場合、ゲート電極を構成するボロン等の原子のゲート絶縁膜中への拡散を抑制するためにゲート絶縁膜中に窒素を導入する必要があるが、ゲート絶縁膜中に窒素を導入すると、シリコン基板の界面準位を増加させて移動度の低下を招く問題があった。
本発明は、上記事情を考慮して成されたもので、その目的とするところは、ゲート絶縁膜として金属シリケートを用いた構成において、ゲート電極を構成するボロン等の原子のゲート絶縁膜中への拡散を抑制することができ、且つシリコン基板の界面準位の増加を抑制することができ、LSIの高速化及び高集積化に寄与し得る半導体装置を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち本発明は、半導体基板上にゲート絶縁膜を介してゲート電極が形成された電界効果型トランジスタを有する半導体装置であって、前記ゲート絶縁膜は金属・シリコン・酸素・窒素を含み、該膜中の窒素濃度は前記ゲート電極との界面部で最大、且つ前記基板との界面部で最小であり、前記ゲート絶縁膜中の金属濃度は前記ゲート電極との界面部で最小、且つ前記基板との界面部で最大であることを特徴とする。
ここで、ゲート絶縁膜のゲート電極との界面部とは、ゲート電極界面のみならず、ゲート電極界面とその近傍を含む領域を意味している。同様に、基板界面部とは、基板界面のみならず、基板界面とその近傍を含む領域を意味している。即ち、界面部とは界面付近を意味している。
また、本発明の望ましい実施態様としては次のものがあげられる。
(1) 半導体基板は、シリコン基板であること。
(2) 半導体基板は、SiGe層上のSi層であること。さらに、SiGe層は格子歪みが緩和されたものであり、Si層は格子歪み(引っ張り歪み)を有するものであること。
(3) 半導体基板は、絶縁膜上のSi層(SOI)からなること。
(4) ゲート絶縁膜中の金属濃度は、ゲート電極界面から基板界面に向かって単調に増加すること。
(5) ゲート絶縁膜中の金属濃度は、ゲート電極界面から基板界面に向かって階段状に増加すること。
(6) ゲート絶縁膜中の金属濃度は、ゲート電極側から基板側へと単調に増加しており、且つゲート電極界面部及び基板界面部で共に一様であること。
(7) ゲート絶縁膜中の金属濃度をMetal/(Metal+Si)(但し、Metalはゲート絶縁膜中の金属の組成比、Siはシリコンの組成比)と定義したとき、該金属濃度はゲート電極界面部で15%以下であり、且つ基板界面部で35%以上であること。
(8) ゲート絶縁膜中の金属は、ハフニウム(Hf),ジルコニウム(Zr),チタン(Ti),タンタル(Ta),アルミニウム(Al),イットリウム(Y),ランタン(La),セリウム(Ce)の中の1つ元素、或いは複数の元素であること。
また本発明は、電界効果型トランジスタを有する半導体装置の製造方法であって、シリコン基板上に、金属濃度が基板界面側で最大となり且つ上層側で最小となる金属・シリコン・酸素を含む金属シリケート膜を堆積する工程と、前記金属シリケート膜の表面に窒素を導入して窒化金属シリケート膜を形成する工程と、前記窒化金属シリケート膜上にゲート電極を形成する工程と、を含むことを特徴とする。
本発明によれば、ゲート絶縁膜中の窒素濃度をゲート電極界面部で最大、且つ基板界面部で最小としているので、ゲート絶縁膜中の窒素濃度をゲート電極界面部で十分高くしてゲート電極構成原子のゲート絶縁膜中への拡散を抑制することができ、ゲート絶縁膜中の窒素濃度を基板界面部で十分低くしてシリコン基板の界面準位の増加を抑制することができる。これに加えて、ゲート絶縁膜中における金属濃度をゲート電極界面部で最小、且つ基板界面部で最大としているので、窒素濃度が高い領域では金属濃度が低くなり、これにより窒素の拡散を抑制することができる。
従って、ゲート電極を構成する原子のゲート絶縁膜中への拡散を抑制し、且つシリコン基板との界面の特性が良好な窒化金属シリケート絶縁膜を得ることができる。これにより、MISFETの性能を向上させることが可能となり、LSIの高速化,高集積化に寄与することができる。
本発明で提案する半導体装置は、窒化金属シリケート中の窒素原子と金属原子の膜中での濃度分布について、窒素濃度が電極界面付近で最大かつ基板界面付近で最小であり、それと同時に金属濃度が電極界面付近で最小かつ基板界面付近で最大であることを特徴とする。
上記の電極界面付近とはゲート電極とゲート絶縁膜の真の界面を含む有限の領域を指しており、このことは基板界面付近についても同様である。そこで、以下では金属原子及び窒素原子のゲート絶縁膜中での濃度分布の具体的な例を幾つか示す。図1(a)〜(c)は本発明のゲート絶縁膜中における金属原子と窒素原子の膜厚方向の濃度分布を示す概念図である。なお、図中の101はシリコン基板、103はゲート絶縁膜としての窒化金属シリケート、104はゲート電極としてのポリSi膜を示している。
図1(a)に示すように、基板界面の近傍に金属原子の濃度が高い領域があり、ゲート電極界面の近傍に金属原子の濃度が低い領域が存在し、それらに挟まれる領域における金属原子の濃度は両界面近傍の中間的な濃度である。即ち、基板界面付近と電極界面付近とで挟まれる領域においては、金属原子の濃度が電極側から基板側へ向かって一定の傾斜で徐々に増加している。一方、窒素原子の濃度はゲート電極界面で最大であり基板界面で最小であり、窒素原子の濃度が電極側から基板側へ向かって一定の傾斜で徐々に減少している。
図1(b)は、ゲート電極界面から基板界面に向かって金属濃度が単調に増加する場合である。図1(b)に示すように、金属濃度の膜厚方向の勾配は膜中で必ずしも一様である必要はなく、途中で変化していてもよい。
図1(c)は、金属原子の濃度に関してゲート絶縁膜がゲート電極界面側と基板界面側の2つの領域に分かれ、それぞれの領域内では金属濃度が一様な場合である。この場合も、ゲート絶縁膜中の金属濃度は、ゲート電極側で低く基板側で高くなっている。また、このような濃度分布は、ゲート絶縁膜を2層に形成することにより得られる。さらに、多数の層を積層することにより、ゲート絶縁膜中の金属組成が階段状に変化するような構成としても良い。
これらの図1(a)〜(c)で示したように、金属原子の濃度は真の界面で最大或いは最小である必要はなく、ゲート電極界面を含む有限の領域を意味する電極界面付近で最大となり、且つ基板界面を含む有限の領域を意味する基板界面付近で最小であれば、全て本発明の範囲に含まれる。このことは窒素原子の濃度分布についても同様である。より具体的には、金属又は窒素の濃度が界面よりも僅かに内側で最大又は最小となる場合であっても、本発明の範囲に含まれる。
上記の構造にすることで、ゲート電極側のみ濃度が大きく偏った窒素分布は安定的に維持され、ゲート電極構成原子のゲート絶縁膜中への拡散を抑制し、かつ半導体基板界面の特性が良好な窒化金属シリケート膜が実現できる。
以下にその理由を説明する。窒化金属シリケートからなるゲート絶縁膜中の窒素原子は、金属濃度が高い部分ほど周囲の原子との結合が弱く、一方金属濃度の低い部分ほど結合は強い。そのため、熱などの膜中原子の再構成が促される外的要因が加わった際に、膜中の金属原子の濃度分布が上記のプロファイルを持つ場合には、金属濃度の高い基板界面付近ほどの窒素原子の外部への散逸が顕著であり、金属濃度の低いゲート電極界面付近ほど安定してそのまま維持される。従って、ゲート絶縁膜中の窒素原子の濃度は自発的にゲート電極側ほど濃度が高くなる傾向を持ち、表面窒化によってゲート電極側に偏って導入された窒素原子の急峻な分布は安定的に維持される。
次に、ゲート電極付近、基板付近で望ましい金属原子の濃度について図2と図3を参照しながら検討する。ハフニウム濃度Hf/(Hf+Si)の異なる(15%と35%)の窒化ハフニウムシリケートを成膜した。いずれも窒素濃度は40at.%であり、組成は膜中で一様である。これらの膜を絶縁膜とするシリコン基板/窒化ハフニウムシリケート/poly−SiのMIS試料を作製した。
このMIS試料に熱処理(1000℃,30秒,窒素雰囲気中)を加えた後、膜厚方向の窒素濃度分布をHR−RBS(High Resolution Rutherford Backscattering Spectroscopy)分析により測定した。その結果が図2である。図2から分かるように、ハフニウム濃度が35%の試料は15%の試料に比べて膜中の窒素濃度が有意に低い。これは、成膜時には窒素濃度が同じであった両試料のうち、ハフニウム濃度の高い試料のみ熱処理によって窒素原子が絶縁膜外部に散逸し、最終的に膜中窒素濃度が低下したと考えられる。上述のHR−RBSでは、奥行き方向の濃度分布を知ることができる。ゲート絶縁膜のような薄膜ではRBSやXPS(X-ray Photoelectron Spectroscopy)を用いて組成分析が可能である。
つまり、ハフニウム濃度が高いほど窒素原子と周囲の原子との結合が弱く、熱などの原子の再構成を促す外的要因によって容易に結合が切断され、絶縁膜外部へと放出されるためである。この窒素の膜中での安定性のハフニウム濃度依存性に関して模式的に表すと図3のようになる。図3によれば、膜中の窒素原子を安定的にその場に維持するためにはハフニウム濃度Hf/(Hf+Si)を15%以下にすることが望ましく、この濃度が電極界面付近の濃度として望ましい上限である。また、膜中の窒素原子を外部へ散逸させるためにはハフニウム濃度Hf/(Hf+Si)を35%以上にすることが望ましく、この濃度が基板界面付近の濃度として望ましい下限である。
以上の検討の結果、ゲート絶縁膜中の急峻な窒素濃度分布を安定的に維持するためには、窒化金属シリケート膜中の金属濃度Metal/(Meta1+Si)は、電極付近で15%以下、基板付近で35%以上とすることが重要であると結論付けられる。
以下、図面を参照しながら本発明のより具体的な実施形態を詳細に説明する。
図4は、本発明の実施形態に係わるMISFETの断面構成を示した図である。このMISFETは、p型シリコン基板101と、このシリコン基板101上に形成された窒化金属シリケートからなるゲート絶縁膜103と、このゲート絶縁膜103上に形成されたn型不純物の導入されたポリシリコンからなるゲート電極104を具備している。また、シリコン基板101中のゲート電極104を挟む位置には、n型不純物の導入された拡散層であるソース・ドレイン領域105が形成されている。ゲート電極104の側壁にはシリコン窒化膜からなるゲート側壁106が形成されている。107はシリコン酸化膜からなる層間絶縁膜である。層間絶縁膜107に設けられたコンタクト孔を介して、ゲート電極104及びソース・ドレイン領域105にアルミニウム配線108が接続されている。また、MISFETは基板101上に複数個形成され、各々のMISFETは素子分離領域102によって分離されている。
次に、具体的な形成方法について、窒化ハフニウムシリケート膜をゲート絶縁膜103とするn−MISFETを例として説明する。
まず、図5(a)に示すように、面方位(100),比抵抗4〜6Ωcmのp型シリコン基板101上に、反応性イオンエッチングにより、素子分離のための溝を形成する。続いて、例えばLP−TEOS膜を埋め込むことにより素子分離領域102を形成する。その後、ゲート絶縁膜103を形成する。
ゲート絶縁膜103を化学気相成長法(CVD法)で成膜する場合、ハフニウム系の原材料ガス例えばC16H40N4Hfと、シリコン系の原材料ガス例えばC8H24N4Siと、酸素を反応炉内に供給しハフニウムシリ−ケート膜を成膜する。このとき、時間と共に酸素の流量比が高くなるように変化させることでゲート絶縁膜103のシリコン基板に近い側ではハフニウム含有量が多くなり、表面側では少なくなる。また、ハフニウム含有量は成膜温度によって調整することもできる。即ち、時間とともに成膜温度を例えば650℃から400℃まで低下させることで、表面側でハフニウム含有量を少なくすることができるので、酸素流量比を調整する代わりにこの方法を用いてもよい。
上記のハフニウムシリケート膜の成膜は原子層堆積法(ALD法)で行ってもよい。この場合、ハフニウム系原材料ガスとシリコン系原材料ガスと酸素を図6に示すように交互に供給する。即ち、ハフニウム系ガスとシリコン系ガスの1回当たりの供給時間はそれぞれ一定Thf、Tsiに保持した状態で、酸素の1回当たりの供給時間はT1<T2<T3<T4 と順次長くするよう変化させる。これにより、ゲート絶縁膜103のシリコン基板に近い側ではハフニウム含有量が多くなり、また表面側では少なくなる。
また、ハフニウムシリケート膜の成膜はスパッタ成膜法で行ってもよい。例えば、アルゴン・酸素混合ガス中で、ハフニウムターゲットとシリコンターゲットを同時に用いてスパッタ成膜する。このとき、シリコンターゲットの出力に対するハフニウムターゲットの出力の比が時間とともに小さくするように変化させる。これにより、ゲート絶縁膜103のシリコン基板に近い側ではハフニウム含有量が多くなり、また表面側では少なくなる。
次に、図5(b)に示すように、ハフニウムシリケート膜103の表面近傍の窒化を行う。例えば、NOガス或いはNH3 ガス雰囲気中で加熱することでゲート絶縁膜103の表面近傍を窒化することができる。また、窒素イオン注入を用いて表面にのみ窒素原子を導入し急速加熱(RTA)によって窒素原子の安定化を行ってもよい。また、励起(ラジカル)窒素を照射する手法で表面近傍に窒素を導入してもよい。この方法は、表面近傍のみの高濃度の窒化が望ましい場合は特に有効である。
次に、図5(c)に示すように、化学気相成長法によってポリシリコン膜を全面に堆積し、このポリシリコン膜をパターニングしてゲート電極104を形成する。続いて、例えば450℃,圧力1〜104Paにおいて、窒素ガスで希釈したSiH4 ガスとNH3 ガスの混合ガスを用いて、例えば5〜200nmのシリコン窒化膜106を堆積する。
以後の工程は、通常のMISFETの製造工程と同様である。具体的には、例えば加速電圧20keV,ドーズ量1×1015cm3 で砒素のイオン注入を行い、ソース・ドレイン領域105を形成する。続いて、化学気相成長法によって全面に層間絶縁膜となるシリコン酸化膜107を堆積し、この層間絶縁膜107にコンタクト孔を開口する。その後、スパッタ法によって全面にアルミニウム膜を堆積し、これを反応性イオンエッチングによってパターニングすることにより配線108を形成する。このような工程を経て、前記図4に示すMISFETを形成することができる。
かくして形成されたMISFETにおいては、ゲート絶縁膜103中の窒素濃度をゲート電極界面部で十分高くしているので、ゲート電極104の構成原子のゲート絶縁膜103中への拡散を抑制することができる。さらに、ゲート絶縁膜103中の窒素濃度を基板界面部で十分低くしているので、シリコン基板101の界面準位の増加を抑制することができる。
しかも、窒素濃度が高いゲート電極界面部では金属濃度を十分低くしているので、ゲート電極界面部における窒素の拡散を抑制することができる。さらに、窒素濃度が低い基板界面部では金属濃度を十分高くしているので、基板界面部における窒素の外部への散逸を促進することができる。このため、ゲート絶縁膜103中の窒素濃度として、ゲート電極界面側で高く基板側で低い状態が安定に保持されることになる。
従って、最終的な製品レベルにおいても、ゲート電極104を構成する原子のゲート絶縁膜103中への拡散を抑制し、且つシリコン基板101との界面の特性が良好な窒化金属シリケート絶縁膜を得ることができる。これにより、MISFETの性能を向上させることが可能となり、LSIの高速化,高集積化に寄与することができる。
なお、本発明は上述した実施形態に限定されるものではない。実施形態では、基板としてシリコン基板を用いたが、この代わりに、SiGe層上にSi層を形成したSi/SiGe基板を用いることもできる。ここで、SiGe層を格子歪みが緩和されたものとし、Si層に格子歪み(引っ張り歪み)を持たせることにより、歪みSiチャネルを利用した高移動度のFETを作製することができる。さらに、シリコン基板の一部の領域がSiO2 に置き換わったSOI(Silicon On Insulator)構造の基板を用いてもよい。また、シリコン基板の形状が異なるMISFET、例えばFin型FETに適用することも可能である。
また、ゲート電極としては、シリコンの代わりにゲルマニウム、或いはこれらの混合物を用いてもよい。さらに、TiN,TaN,W,Nb,Ru,Ru酸化物等の金属電極を用いてもよい。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
101…シリコン基板
102…素子分離領域
103…ゲート絶縁膜
104…ゲート電極
105…拡散層(ソース・ドレイン領域)
106…シリコン窒化膜
107…層間絶縁膜
108…配線
102…素子分離領域
103…ゲート絶縁膜
104…ゲート電極
105…拡散層(ソース・ドレイン領域)
106…シリコン窒化膜
107…層間絶縁膜
108…配線
Claims (7)
- 半導体基板上にゲート絶縁膜を介してゲート電極が形成された電界効果型トランジスタを有する半導体装置であって、
前記ゲート絶縁膜は金属・シリコン・酸素・窒素を含み、該膜中の窒素濃度は前記ゲート電極との界面部で最大、且つ前記基板との界面部で最小であり、前記ゲート絶縁膜中の金属濃度は前記ゲート電極との界面部で最小、且つ前記基板との界面部で最大であることを特徴とする半導体装置。 - 前記半導体基板は、シリコン基板、SiGe層上のSi層、又は絶縁膜上のSi層からなることを特徴とする請求項1記載の半導体装置。
- 前記ゲート絶縁膜中の金属濃度は、前記ゲート電極との界面から前記基板との界面に向かって単調に増加していることを特徴とする請求項1又は2記載の半導体装置。
- 前記ゲート絶縁膜中の金属濃度は、前記ゲート電極側から前記基板側へと単調に増加しており、且つ前記ゲート電極との界面部及び前記基板との界面部で共に一様であることを特徴とする請求項1又は2記載の半導体装置。
- 前記ゲート絶縁膜中の金属濃度をMetal/(Metal+Si)(但し、Metalはゲート絶縁膜中の金属の組成比、Siはゲート絶縁膜中のシリコンの組成比)と定義したとき、該金属濃度は前記ゲート電極との界面部で15%以下であり、且つ前記基板との界面部で35%以上であることを特徴とする請求項1〜4の何れかに記載の半導体装置。
- 前記ゲート絶縁膜中の金属は、ハフニウム(Hf),ジルコニウム(Zr),チタン(Ti),タンタル(Ta),アルミニウム(Al),イットリウム(Y),ランタン(La),セリウム(Ce)の中の1つ元素、或いは複数の元素であることを特徴とする請求項1〜5の何れかに記載の半導体装置。
- 半導体基板上に、金属濃度が基板界面側で最大となり且つ上層側で最小となる金属・シリコン・酸素を含む金属シリケート膜を堆積する工程と、
前記金属シリケート膜の表面部に窒素を導入して窒化金属シリケート膜を形成する工程と、
前記窒化金属シリケート膜上にゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Family
ID=34265867
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JP2003279885A Pending JP2005045166A (ja) | 2003-07-25 | 2003-07-25 | 半導体装置及びその製造方法 |
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---|---|
JP (1) | JP2005045166A (ja) |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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A02 | Decision of refusal |
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