JP2005005556A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】シリコン基板2上にゲート絶縁膜を介して形成されたSiGe膜10を含むゲート電極を有する半導体装置であって、シリコン基板2上のゲート絶縁膜の最下層膜として、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜からなる下層誘電体膜6が形成される。ゲート絶縁膜の最上層膜として、HfO2膜からなる遷移金属の酸化物膜8が形成される。遷移金属の酸化物膜8上に、SiGe膜10が形成される。
【選択図】 図1
Description
【発明が属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にSiGe薄膜を含むゲート電極及びその製造方法に関する。
【0002】
【従来の技術】
近年、半導体装置としてのMOSFET(Metal Oxide Semiconductor Field Effect Transistor)の微細化及び高集積化が進められている。これに伴い、駆動電流確保や消費電力低減の観点から、ゲート絶縁膜の薄膜化が進められている。
スケーリング則の要請から、ゲート絶縁膜として広く用いられてきたシリコン酸化膜(SiO2膜)は、2nm以下の膜厚で成膜することが必要となっている。しかし、このような極薄のSiO2膜をゲート絶縁膜として用いた場合、トンネル電流によるゲート漏れ電流が、ソース/ドレイン電流に対して無視できない値となり、MOSFETの高性能化及び低消費電力化において大きな課題となっている。
【0003】
その対策として、SiO2膜に比べて高い比誘電率を有する高誘電体膜をゲート絶縁膜に用いる方法が提案されている。これにより、実効的なゲート絶縁膜の膜厚(すなわち電気的換算膜厚)を薄くしたままで物理的膜厚を厚くすることができ、トンネル電流によるゲート漏れ電流を抑えることができる。
【0004】
一方、ゲート電極の電気的換算膜厚を縮小させるために、ゲート電極の空乏化に起因する寄生容量を減らす方法も提案されている。例えば、ゲート電極にシリコンゲルマニウム(以下「SiGe」という。)膜を用いる方法である。SiGe膜をゲート電極に用いたトランジスタには、以下のような利点がある。
先ず、ゲート電極中の導電型不純物(例えば、ボロン)の活性化率が向上するため、ボロンのドーズ量を減らすことができる。これにより、ゲート電極下のゲート絶縁膜及びチャネル領域へのボロンの突き抜けを抑制することができ、ゲートの漏れ電流を抑制することができる。また、このボロンの活性化率の向上によりゲート電極の空乏化が抑制され、空乏化に起因した寄生容量が減少する。これに伴い、寄生容量に相当する分だけゲート絶縁膜を厚くすることができ、ゲート漏れ電流を更に抑制することができる。
また、PチャネルMOSFETにおいて、SiGeの仕事関数が基板(Si)に比べて小さいので、しきい値電圧(Vth)を所望の値に調整した際に、チャネル濃度を低くすることができる。これにより、垂直方向の電界が低下するため、基板のキャリア移動度が改善され、トランジスタ駆動能力が向上する。
さらに、従来ゲート電極に用いられていたポリシリコン膜に比べて、SiGe膜は成長速度が大きいので、短時間での成膜が可能である。また、SiGe膜は、Siに比べてより低温での多結晶化が可能である。低温且つ短時間で導電型不純物を十分に拡散させるためには、多結晶質の方が有利である。従って、成膜時及び後工程での熱拡散工程の熱履歴(Thermal Budget)を低減することができる。
【0005】
ところで、SiGe膜を用いたゲート電極において、SiGe膜の成膜時にその膜表面が荒れてしまうという問題がある。かかる表面荒れが発生すると、後工程のドライエッチングによるゲート電極加工が困難になってしまう。この問題を回避するために、極薄の非晶質Si膜(シードSi膜)をSiGe膜とゲート絶縁膜であるSiO2膜との間に形成して、SiGe膜の表面荒れを抑制する方法が提案されている(例えば、特許文献1参照)。
【0006】
【特許文献1】
特開2002−261274号公報 (第5頁、図3)
【0007】
【発明が解決しようとする課題】
しかしながら、このシードSi膜の導入は、トランジスタ特性に最も影響を及ぼすゲート電極−ゲート絶縁膜界面のゲルマニウム組成(以下「Ge組成」という。)を低下させてしまう。
また、後工程の熱処理によりGeをSiGe膜からシードSi膜に拡散させた場合においても、ウェハ面内の温度バラツキ等の理由により、拡散後のゲート電極−ゲート絶縁膜界面のGe組成にバラツキが生じてしまう。
その結果、ゲート電極−ゲート絶縁膜界面におけるGe組成を設計値通りに制御することが困難となってしまうという問題があった。さらに、ゲート電極−ゲート絶縁膜界面におけるGe組成の変化により仕事関数が変化し、トランジスタのしきい値電圧にバラツキが発生してしまうという問題があった。
【0008】
本発明は、上記従来の課題を解決するためになされたもので、ゲート電極を構成するSiGe膜の表面荒れを抑制すると共に、ゲート電極−ゲート絶縁膜界面におけるGe組成の制御性を改善することを目的とする。
【0009】
【課題を解決する為の手段】
この発明に係る半導体装置は、基板上にゲート絶縁膜を介して形成されたSiGe膜を含むゲート電極を有する半導体装置であって、
前記ゲート絶縁膜の最上層に遷移金属の酸化物膜を備え、
前記遷移金属の酸化物膜上に前記SiGe膜が形成されたことを特徴とするものである。
【0010】
この発明に係る半導体装置において、前記ゲート絶縁膜の最下層に、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜からなる下層誘電体膜を備えることが好適である。
【0011】
この発明に係る半導体装置において、前記遷移金属の酸化物膜がHfO2膜であることが好適である。
【0012】
この発明に係る半導体装置において、前記ゲート電極が、前記遷移金属の酸化物膜上に形成された非晶質SiGe膜と、該非晶質SiGe膜上に形成された多結晶SiGe膜とを備えることが好適である。
【0013】
この発明に係る半導体装置において、前記ゲート電極が、該多結晶SiGe膜上に形成されたSi膜を更に備えることが好適である。
【0014】
この発明に係る製造方法において、基板上に、最上層に遷移金属の酸化物膜を有するゲート絶縁膜を形成する工程と、
前記遷移金属の酸化物膜上にSiGe膜を形成する工程と、
前記SiGe膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとしたイオン注入により基板上層にソース/ドレイン領域を形成する工程と、
を含むことが好適である。
【0015】
この発明に係る製造方法において、前記SiGe膜を形成した後、前記SiGe膜上にSi膜を形成する工程を更に含み、
前記ゲート電極を形成する工程では、前記Si膜を更にパターニングすることが好適である。
【0016】
この発明に係る製造方法において、前記SiGe膜を形成する工程は、
前記遷移金属の酸化物膜上に非晶質SiGe膜を形成する工程と、
前記非晶質SiGe膜上に多結晶SiGe膜を形成する工程と、
を含むことが好適である。
【0017】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【0018】
実施の形態1.
先ず、本発明の実施の形態1による半導体装置の構造について説明する。
図1は、本発明の実施の形態1による半導体装置を説明するための断面図である。
図1に示すように、基板2としてのシリコン基板には、トランジスタのような半導体素子が形成される素子領域と、この素子領域を分離する分離領域とがあり、該分離領域にフィールド絶縁膜(「素子分離絶縁膜」ともいう。)4が形成されている。また、図示しないが、素子領域の基板2内には、ウェル領域が形成されている。
【0019】
素子領域の基板2上には、多層膜6,8からなるゲート絶縁膜が形成されている。
基板2の直上に形成された下層誘電体膜6は、例えば、SiO2膜、Si3N4膜、SiON膜(以下、「SiO2膜等」という。)を用いることができる。SiO2膜等からなる下層誘電体膜6の膜厚は、例えば、0.7nmである。
また、下層誘電体膜6を、SiO2膜等に代えて、該SiO2膜等よりも比誘電率が高い高誘電体膜(High−k膜)を用いることができる。ここで、高誘電体膜の材料としては、例えば、Al2O3、HfO2、ZrO2、La2O3のような金属酸化物や、金属窒化物や、金属酸窒化物や、HfSiOx、ZrSiOxのような金属シリケートや、HfAlOx、ZrAlOxのような金属アルミネート等を用いることができる。この場合、物理的膜厚を大きくすることができるため、ゲート漏れ電流の抑制の観点から好適である。
また、下層誘電体膜6を、SiO2膜と、その上に形成された上記高誘電体膜との積層膜とすることができる。すなわち、ゲート絶縁膜を、基板2上に形成されたSiO2膜等と、このSiO2膜等上に形成された上記高誘電体膜と、この高誘電体膜上に形成された遷移金属の酸化物膜(後述)との積層膜とすることができる。この場合、高誘電体膜とシリコン基板2との固相反応をSiO2膜等により抑制することができる。また、界面特性の改善、ゲート漏れ電流の抑制の観点から好適である。
【0020】
下層誘電体膜6上には、遷移金属の酸化物膜(以下「遷移金属酸化物膜」という。)8が形成されている。すなわち、ゲート絶縁膜は、該ゲート絶縁膜の最上層に、遷移金属酸化物膜8を備えている。この遷移金属酸化物膜8は、ゲート絶縁膜として機能すると共に、後述するSiGe膜を形成するための下地膜として機能する。遷移金属酸化物膜8としては、HfO2膜を用いることができる。HfO2膜からなる遷移金属酸化物膜8の膜厚は、例えば、0.1nm(一原子層)〜5nmが好適である。
なお、下層誘電体膜6としてHfO2膜を用いることにより、ゲート絶縁膜をHfO2膜のみで構成することもできる。この場合には、HfO2膜の膜厚は、例えば、4nm〜5nmが好適である。
遷移金属酸化物膜8は、例えば熱的安定性の要求により0.3nm程度あるいはそれ以下の膜厚にまで極薄膜化された場合でも、均一性の良い成長が求められる。よって、遷移金属酸化物膜8の成長には、ALD法やMOCVD法を用いることが好適である(後述)。
【0021】
遷移金属酸化物膜8上に、ゲート電極10としてのSiGe膜が形成されている。SiGe膜10は、Si(100−x)Gexなる組成式で表されるが、Ge組成X(%)は、20%〜30%が好適である。遷移金属酸化物膜8の直上にSiGe膜10を形成することにより、シードSi膜を介在させなくても、優れた平坦性が得られる(後述)。
【0022】
また、該ゲート電極下方のチャネル領域(図示省略)を挟んで、シリコン基板2の上層にソース/ドレイン領域12が形成されている。
【0023】
次に、上記半導体装置の製造方法について説明する。
図2は、図1に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図2(a)に示すように、シリコン基板2の分離領域に、STI(Shallow Trench Isolation)技術を用いて、フィールド絶縁膜4を形成する。そして、図示しないが、シリコン基板2の素子領域に導電型不純物のイオン注入を行い、さらにアニール処理を行うことによって、ウェル領域を形成する。
【0024】
次に、図2(b)に示すように、所定の前処理(例えば、自然酸化膜の除去)を行った後、熱酸化(あるいは熱窒化あるいは熱酸窒化)又はプラズマ酸化(あるいはプラズマ窒化あるいはプラズマ酸窒化)等の方法を用いて、シリコン基板2上に下層誘電体膜6としてのSiO2膜等(上述)を、例えば0.7nmの膜厚で形成する。
なお、上述したように、SiO2膜等に代えて或いはSiO2膜等と共に、高誘電体膜を下層誘電体膜6として形成することができる。この場合、高誘電体膜の成長に、ALD(Atomic Layer Deposition)法やMOCVD(Metal Organic Chemical Vapor Deposition)法を用いることができる。
【0025】
次に、下層誘電体膜6上に、ALD法又はMOCVD法を用いて、遷移金属酸化物膜8としてのHfO2膜を形成する。ALD法を用いてHfO2膜を形成する場合、例えば、基板温度を300℃とし、HfCl4を原料とし、H2O又はO3を酸化剤とする。この条件での1原子層あたりの平均成膜レートによれば、HfO2膜を0.3nm程度あるいはそれ以下の膜厚にまで極薄膜化することができる。HfO2膜8を極薄膜化する場合も、上記方法を用いれば均一性の良い成長を行うことができる。
【0026】
遷移金属酸化物膜8を形成した後で、SiGe膜(後述)を形成する前に、極微量酸素雰囲気中での熱処理を行うことが好適である(後述する実施の形態2,3についても同様)。遷移金属酸化物膜8としてHfO2膜を形成した場合には、例えば、ランプ式の急速昇降温アニール装置(RTA:Rapid Thermal Annealer)において800℃程度の温度で数秒間熱処理を行う。この熱処理により、遷移金属酸化物膜8中の酸素欠損が補償されると同時に、遷移金属酸化物膜8中の不純物濃度を減少させることができる。
HfO2膜8の直下にSiO2膜等6が形成されている場合には、この熱処理によってHfO2膜8からSiO2膜等6にHfが拡散し、SiO2膜等6がHfシリケート化するため、下層誘電体膜6の電気的換算膜厚が減少する。これにより、遷移金属酸化物膜8の物理的膜厚を厚くすることができるので、ゲート漏れ電流を更に抑制することができる。
【0027】
続いて、CVD法を用いて、HfO2膜8上にSiGe膜10を、例えば、50nm〜150nmの膜厚で形成する。ここで、Si(100−x)Gexの組成式で表されるSiGe膜10中のGe組成X(%)は、20〜30%とするのが好適である。
また、SiGe膜10の成膜温度は、450℃以上且つ500℃未満が好適である。これは、成膜温度が500℃以上の場合には、シードSi膜を介在させずにSiGe膜10を成長させる際、SiGe膜10の表面荒れが著しくなるためである。また、成膜温度が450℃未満の場合は、SiGe膜10の成長速度が遅くスループットが低いため、生産性の観点から好ましくないためである。
SiGe膜10の形成には、例えば、バッチ式の縦型LPCVD装置を用いることができる。SiGe膜10の成長条件は、例えば、SiH4流量:1slm;H2希釈10%GeH4流量:0.96slm;成長温度:475℃;成長圧力:200Paである。この形成条件の場合、膜堆積速度が結晶核成長速度に比べて早いため、非晶質のSiGe膜10が得られる。かかる非晶質のSiGe膜10の表面平坦性は著しく改善され、該表面における凹凸の最大値は2nm程度にまで縮小される。
【0028】
ここで、本発明者は、種々の誘電体膜上にSiGe膜を形成させた場合のSiGe膜の表面モフォロジーを調査した。その調査結果を、図3〜図5を参照して説明する。
【0029】
図3は、SiO2膜上にSiGe膜を形成した場合の、SiGe膜の表面モフォロジーを示す顕微鏡写真である。詳細には、図3(a)はSiO2膜上に膜厚5nmのシードSi膜を介してSiGe膜を形成した場合、図3(b)はSiO2膜上に直接SiGe膜を形成した場合におけるそれぞれのSiGe膜表面を示す図である。なお、SiGe膜のGe組成xは30%とし、成長条件は、SiH4流量:1slm;H2希釈10%GeH4流量:0.96slm;成長温度:475℃;成長圧力:200Paとした。
図3(a)に示すように、SiO2膜上にシードSi膜を介在させてSiGe膜を形成した場合には、平坦な表面モフォロジー(二乗平均粗さ:1.3nm)が達成されている。一方、図3(b)に示すように、シードSi膜を介在させない場合には、SiGe膜の結晶粒が突起物状に観察され、表面モフォロジーが劣化(二乗平均粗さ:14.5nm)している。
【0030】
図4は、Al2O3膜上にSiGe膜を形成した場合の、SiGe膜の表面モフォロジーを示す顕微鏡写真である。詳細には、図4(a)はAl2O3膜上に膜厚5nmのシードSi膜を介してSiGe膜を形成した場合、図4(b)はAl2O3膜上に直接SiGe膜を形成した場合におけるそれぞれのSiGe膜表面を示す図である。
図4(a)に示すように、Al2O3膜上にシードSi膜を介在させてSiGe膜を形成した場合には、図3(a)に示した場合と同様に、平坦な表面モフォロジー(二乗平均粗さ:0.3nm)が達成されている。一方、図4(b)に示すように、シードSi膜を介在させない場合には、図3(b)に示した場合と同様に、SiGe膜の結晶粒が突起物状に観察され、表面モフォロジーが劣化(二乗平均粗さ:14.6nm)している。
【0031】
図5は、HfO2膜上にSiGe膜を形成した場合の、SiGe膜の表面モフォロジーを示す顕微鏡写真である。詳細には、図5(a)はHfO2膜上に膜厚5nmのシードSi膜を介してSiGe膜を形成した場合、図5(b)はHfO2膜上に直接SiGe膜を形成した場合におけるそれぞれのSiGe膜表面を示す図である。
図5(a),(b)に示すように、シードSi膜の有無に関わらず、平坦な表面モフォロジー(ともに二乗平均粗さ:0.2nm)が達成されている。すなわち、上述したようにSiO2膜又はAl2O3膜上にSiGe膜を形成する場合と異なり、HfO2膜の上にSiGe膜を形成する場合には、シードSi膜を介在させなくてもSiGe膜の平坦な表面モフォロジーが得られることが分かった。
【0032】
次に、図2(c)に示すように、公知のリソグラフィ技術とエッチング技術とを用いて、SiGe膜10、遷移金属酸化物膜8および下層誘電体膜6を順次パターニングする。これにより、MOSFETのゲート電極が形成される。
さらに、図2(d)に示すように、ゲート電極をマスクとして導電型不純物をイオン注入することにより、シリコン基板2上層にソース/ドレイン領域12を形成する。
【0033】
以上説明したように、本実施の形態1では、ゲート絶縁膜の最上層に遷移金属酸化物膜8を形成した。すなわち、遷移金属酸化物膜8をゲート絶縁膜兼下地膜として形成した。そして、この遷移金属酸化物膜8の直上にSiGe膜10を形成した。
これにより、従来のようなシードSi膜を形成することなく、SiGe膜表面の平坦性を確保することができる。ゲート絶縁膜−ゲート電極界面に、シードSi膜を介在させる必要がないため、該界面におけるSiGe膜のGe組成を設計値通りに制御することができ、トランジスタにおけるしきい値電圧のバラツキを抑えることができる。従って、しきい値電圧のバラツキを抑えたトランジスタを、ウェハ面内で均一に形成することができる。
【0034】
また、上述したような表面平坦性に優れたSiGe膜10をゲート電極に適用することにより、後工程のゲート加工工程におけるプロセスマージンが拡大し、加工歩留まりを改善することができ、生産性が向上する。
また、SiGe膜10は非晶質膜であるため、ゲート電極、ソース/ドレイン領域、エクステンション領域、ポケット領域を形成する際、注入する導電型不純物のチャネリングを抑制することができる。よって、トランジスタにおけるしきい値電圧のバラツキを抑制することができる。
【0035】
なお、本実施の形態1では非晶質のSiGe膜10を形成したが、本発明者は、上述したSiGe膜の成長条件で圧力のみを30Pa以下に下げて、SiGe膜を形成し、その表面平坦性を調査した。得られたSiGe膜は、グレインサイズが15nm程度に小さく、且つそのグレインサイズが揃った多結晶のSiGe膜であった。遷移金属酸化物膜上にかかる多結晶SiGe膜を形成した場合も、シードSi膜を形成することなく、SiGe膜表面の平坦性を確保することができることが分かった。よって、非晶質のSiGe膜を形成する場合と同様に、ゲート絶縁膜−ゲート電極界面におけるGe組成を設計値通りに制御することができる。
さらに、かかる多結晶SiGe膜をゲート電極として用いることにより、後工程で注入された導電型不純物(例えば、ボロン)の拡散に要する熱処理をより低減できるため、トランジスタにおけるゲート漏れ電流を更に抑えることができる。
【0036】
実施の形態2.
先ず、本発明の実施の形態2による半導体装置の構造について説明する。
図6は、本発明の実施の形態2による半導体装置を説明するための断面図である。
図6に示す本実施の形態2による半導体装置と、前述した実施の形態1による半導体装置との相違点は、非晶質のSiGe膜10を薄膜化し、その薄膜化したSiGe膜10上に多結晶のSiGe膜14が更に形成されている点である。
すなわち、図6に示すように、本実施の形態2による半導体装置は、ゲート電極として、HfO2膜8上に形成された非晶質のSiGe膜10と、該SiGe膜10上に形成された多結晶のSiGe膜14とを備えたものである。
非晶質のSiGe膜10の膜厚は、例えば、20nm〜30nm程度である。多結晶のSiGe膜14の膜厚は、ゲート電極全体の膜厚が50nm〜150nmとなるように制御すればよい。
【0037】
次に、上記半導体装置の製造方法について説明する。
先ず、実施の形態1による製造方法と同様に、非晶質のSiGe膜10まで形成する。なお、非晶質のSiGe膜10は、例えば、20nm〜30nm程度の膜厚で形成する。このように薄膜化した場合でも、SiGe膜形成中の結晶粒成長が起こらないため、ゲート絶縁膜−ゲート電極界面において連続したSiGe膜10の形成が可能である。
【0038】
次に、図示しないが、LPCVD法を用いて、SiGe膜10上に多結晶のSiGe膜14を形成する。このSiGe膜14の形成には、上述したバッチ式の縦型LPCVD装置を用いることができ、SiGe膜14の成長条件は、例えば、SiH4流量:0.6slm;H2希釈10%GeH4流量:0.58slm;成長温度:475℃、成長圧力:10Paである。
かかる条件で形成されたSiGe膜14は、上記非晶質SiGe膜10と同じ成長温度であるにも関わらず、多結晶質の膜となる。また、非晶質SiGe膜10と多結晶SiGe膜14とは同じ成長温度で形成するため、多結晶SiGe膜14成長中において非晶質SiGe膜10の膜質が保たれる。また、SiGe膜10,14を同一のLPCVD装置内で連続して成長させることができるため、スループットや生産性が低下しない。
【0039】
次に、実施の形態1と同様に、公知のリソグラフィ技術とエッチング技術とを用いて、多結晶SiGe膜14、非晶質SiGe膜10、遷移金属酸化物膜8および下層誘電体膜6を順次パターニングする。これにより、MOSFETのゲート電極が形成される。さらに、実施の形態1と同様に、ゲート電極をマスクとして導電型不純物をイオン注入することにより、シリコン基板2上層にソース/ドレイン領域12を形成する。
【0040】
以上説明したように、本実施の形態2では、ゲート絶縁膜の最上層に遷移金属酸化物膜8を形成した。すなわち、遷移金属酸化物膜8をゲート絶縁膜兼下地膜として形成した。そして、この遷移金属酸化物膜8の直上にSiGe膜10を形成した。従って、実施の形態1と同様の効果が得られる。
【0041】
さらに、本実施の形態2では、薄膜化した非晶質SiGe膜10の上に、多結晶SiGe膜14を形成した。これにより、後工程でゲート電極に注入された導電性不純物(例えばボロン)を、多結晶質の結晶粒界に沿った増速拡散現象を利用して、効率良く熱拡散させることができる。従って、下層誘電体膜6及びHfO2膜8に対して、後工程の熱履歴(Thermal Budget)を低減することができ、ゲート絶縁膜6,8の漏れ電流特性や長期信頼性等の電気的特性が改善される。よって、トランジスタ素子の信頼性が向上するため、歩留まりが向上し、生産性が向上する。
【0042】
なお、本実施の形態2では、非晶質SiGe膜10上に多結晶SiGe膜14を形成したが、多結晶SiGe膜14に代えて、多結晶Si膜を形成してもよい。この場合も、ゲート電極に注入された導電性不純物を、増速拡散現象を利用して、効率良く熱拡散させることができる。
【0043】
実施の形態3.
先ず、本発明の実施の形態3による半導体装置の構造について説明する。
図7は、本発明の実施の形態3による半導体装置を説明するための断面図である。
図7に示す本実施の形態3による半導体装置と、前述した実施の形態2による半導体装置との相違点は、多結晶のSiGe膜14上に、Si膜(以下「キャップSi膜」という。)16が更に形成されている点である。
すなわち、図7に示すように、本実施の形態3による半導体装置は、ゲート電極として、HfO2膜8上に形成された非晶質のSiGe膜10と、該SiGe膜10上に形成された多結晶のSiGe膜14と、該SiGe膜14上に形成されたキャップSi膜16とを備えたものである。
非晶質のSiGe膜10の膜厚は、実施の形態2と同様に、例えば、20nm〜30nm程度である。多結晶のSiGe膜14とキャップSi膜16の膜厚は、ゲート電極全体の膜厚が50nm〜150nmとなるようにそれぞれ制御すればよい。なお、図7では、SiGe膜14の膜厚よりもキャップSi膜16の膜厚の方が厚いが、SiGe膜14の膜厚の方が厚くてもよい。
【0044】
次に、上記半導体装置の製造方法について説明する。
先ず、実施の形態2による製造方法と同様に、多結晶のSiGe膜14まで形成する。多結晶のSiGe膜14の膜厚は、後述するキャップSi膜16の膜厚を考慮して、実施の形態2よりも薄膜化する。
【0045】
次に、図示しないが、LPCVD法を用いて、SiGe膜14上にキャップSi膜16を形成する。このキャップSi膜16の形成には、上述したバッチ式の縦型LPCVD装置を用いることができ、SiGe膜14の成長温度よりも高い温度を適用することができる。キャップSi膜16の成長条件は、例えば、SiH4流量:1slm;成長温度:530℃、成長圧力:100Paである。
キャップSi膜16は、多結晶SiGe膜14の結晶性の影響を受けて成長するため、多くの領域が多結晶化して成長される。ここで、多結晶Si膜を成長させるには、通常600℃以上の高温を要するが、多結晶SiGe膜14を介在させた場合にはそれよりも低い、例えば、530℃程度の低温においても多結晶化する。
【0046】
以上説明したように、本実施の形態3では、ゲート絶縁膜の最上層に遷移金属酸化物膜8を形成した。すなわち、遷移金属酸化物膜8をゲート絶縁膜兼下地膜として形成した。そして、この遷移金属酸化物膜8の直上にSiGe膜10を形成した。従って、実施の形態1と同様の効果が得られる。
【0047】
さらに、本実施の形態3では、多結晶SiGe膜14上に多結晶のキャップSi膜16を形成した。これにより、実施の形態2と同様に、後工程で注入された導電性不純物(例えばボロン)を多結晶質の結晶粒界に沿った増速拡散現象を利用して、効率良く熱拡散することができる。従って、下層誘電体膜6及びHfO2膜8に対して、後工程の熱履歴(Thermal Budget)を低減することができ、ゲート絶縁膜6,8の漏れ電流特性や長期信頼性等の電気的特性が改善される。よって、トランジスタ素子の信頼性が向上するため、歩留まりが向上し、生産性が向上する。
また、多結晶SiGe膜14上にキャップSi膜16を形成することにより、後工程で公知のサリサイドプロセスを用いて、サリサイド配線を形成する際に、SiGe膜のGeに起因したサリサイド不良を回避することができる。このため、歩留まりが向上し、生産性が向上する。
また、多結晶SiGe膜14を介在させてキャップSi膜16を通常よりも低温で多結晶化させることができるため、下層誘電体膜6及びHfO2膜8に対して、後工程の熱履歴(Thermal Budget)を更に低減することができ、ゲート絶縁膜6,8の漏れ電流特性や長期信頼性等の電気的特性が改善される。よって、トランジスタ素子の信頼性が向上するため、歩留まりが向上し、生産性が向上する。
また、ゲート電極に不純物を導入した後に行われる洗浄工程において、SiGe膜よりもSi膜の方がエッチングレートが低い。このため、実施の形態1,2よりも洗浄工程におけるゲート電極の膜厚の減少を低減でき、ゲート電極中の導電性不純物濃度の減少並びに面内分布の変動を抑制することができる。従って、トランジスタを設計どおりに製造することができ、生産再現性・安定性が向上する。
【0048】
次に、本実施の形態3の変形例について説明する。トランジスタに要求される性能に応じて、以下の変形例を用いることができる。
図8は、本発明の実施の形態3の第1変形例を説明するための断面図であり、図9は、本発明の実施の形態3の第2変形例を説明するための断面図である。
【0049】
第1変形例は、図8に示すように、多層膜10,14,16からなるゲート電極をマスクとして不純物を注入することによりエクステンション22を形成し、ゲート電極の側壁を覆うようにサイドウォール20を形成し、ゲート電極及びサイドウォール20をマスクとして不純物を注入することにより、エクステンション22よりも不純物濃度が高いソース/ドレイン領域12を形成したものである。
【0050】
第2変形例は、図9に示すように、図8に示した第1変形例の構造を形成した後、図示しない保護膜を形成した後、例えば、Co膜、Ni膜、Ta膜、Ti膜等の金属膜を形成し、熱処理を施すことにより、キャップSi膜16及びソース/ドレイン領域12の表層に、例えば、CoSiのような金属シリサイド層24を形成したものである。すなわち、第1変形例の構造を形成した後、サリサイド法により金属シリサイド層24を形成したものである。本第2変形例により、拡散層を低抵抗化することができる。
かかる第1及び第2変形例により、半導体装置の性能を更に向上させることができる。
【0051】
【発明の効果】
本発明によれば、ゲート電極を構成するSiGe膜の表面荒れを抑制すると共に、ゲート電極−ゲート絶縁膜界面におけるGe組成の制御性を改善することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1による半導体装置を説明するための断面図である。
【図2】図1に示した半導体装置の製造方法を説明するための工程断面図である。
【図3】SiO2膜上にSiGe膜を形成した場合の、SiGe膜の表面モフォロジーを示す顕微鏡写真である。
【図4】Al2O3膜上にSiGe膜を形成した場合の、SiGe膜の表面モフォロジーを示す顕微鏡写真である。
【図5】HfO2膜上にSiGe膜を形成した場合の、SiGe膜の表面モフォロジーを示す顕微鏡写真である。
【図6】本発明の実施の形態2による半導体装置を説明するための断面図である。
【図7】本発明の実施の形態3による半導体装置を説明するための断面図である。
【図8】本発明の実施の形態3の第1変形例を説明するための断面図である。
【図9】本発明の実施の形態3の第2変形例を説明するための断面図である。
【符号の説明】
2 基板(シリコン基板)
4 フィールド絶縁膜
6 下層誘電体膜(SiO2膜等)
8 遷移金属酸化物膜(HfO2膜)
10 SiGe膜
12 ソース/ドレイン領域
14 SiGe膜(多結晶SiGe膜)
16 Si膜(キャップSi膜)
20 サイドウォール
22 エクステンション
24 金属シリサイド層
Claims (9)
- 基板上にゲート絶縁膜を介して形成されたSiGe膜を含むゲート電極を有する半導体装置であって、
前記ゲート絶縁膜の最上層に遷移金属の酸化物膜を備え、
前記遷移金属の酸化物膜上に前記SiGe膜が形成されたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記ゲート絶縁膜の最下層に、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜からなる下層誘電体膜を備えたことを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記遷移金属の酸化物膜がHfO2膜であることを特徴とする半導体装置。 - 請求項1から3の何れかに記載の半導体装置において、
前記ゲート電極が、前記遷移金属の酸化物膜上に形成された非晶質SiGe膜と、該非晶質SiGe膜上に形成された多結晶SiGe膜とを備えたことを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記ゲート電極が、該多結晶SiGe膜上に形成されたSi膜を更に備えたことを特徴とする半導体装置。 - 基板上に、最上層に遷移金属の酸化物膜を有するゲート絶縁膜を形成する工程と、
前記遷移金属の酸化物膜上にSiGe膜を形成する工程と、
前記SiGe膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとしたイオン注入により基板上層にソース/ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項6に記載の製造方法において、
前記SiGe膜を形成した後、前記SiGe膜上にSi膜を形成する工程を更に含み、
前記ゲート電極を形成する工程では、前記Si膜を更にパターニングすることを特徴とする半導体装置の製造方法。 - 請求項6又は7に記載の製造方法において、
前記SiGe膜を形成する工程は、
前記遷移金属の酸化物膜上に非晶質SiGe膜を形成する工程と、
前記非晶質SiGe膜上に多結晶SiGe膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項6から8の何れかに記載の製造方法において、
前記SiGe膜を450℃以上且つ500℃未満の温度で形成することを特徴とする半導体装置の製造方法。
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