KR20040107427A - 반도체 장치 및 그 제조 방법 - Google Patents

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가부시끼가이샤 한도따이 센단 테크놀로지스
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Abstract

본 발명의 과제는 게이트 전극을 구성하는 SiGe막의 표면 거칠기를 억제하는 동시에, 게이트 전극 - 게이트 절연막 계면에 있어서의 Ge 조성의 제어성을 개선하는 것이다.
실리콘 기판(2) 상에 게이트 절연막을 거쳐서 형성된 SiGe막(10)을 포함하는 게이트 전극을 갖는 반도체 장치이며, 실리콘 기판(2) 상의 게이트 절연막의 최하층막으로서 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 이루어지는 하층 유전체막(6)이 형성된다. 게이트 절연막의 최상층막으로서, HfO2막으로 이루어지는 천이 금속의 산화물막(8)이 형성된다. 천이 금속의 산화물막(8) 상에 SiGe막(10)이 형성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 SiGe 박막을 포함하는 게이트 전극 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치로서의 MOSFET(Metal 0xide Semiconductor Field EffectTransistor)의 미세화 및 고집적화가 진행되고 있다. 이에 수반하여, 구동 전류 확보나 소비 전력 저감의 관점으로부터 게이트 절연막의 박막화가 진행되고 있다.
스케일링측의 요청으로부터, 게이트 절연막으로서 널리 이용되어 온 실리콘 산화막(SiO2막)은 2 ㎚ 이하의 막 두께로 성막하는 것이 필요해지고 있다. 그러나, 이와 같은 매우 얇은 SiO2막을 게이트 절연막으로서 이용한 경우, 터널 전류에 의한 게이트 누설 전류가 소스/드레인 전류에 대해 무시할 수 없는 값이 되어, MOSFET의 고성능화 및 저소비 전력화에 있어서 큰 과제가 되고 있다.
그 대책으로서, SiO2막과 비교하여 높은 비유전율을 갖는 고유전체막을 게이트 절연막에 이용하는 방법이 제안되어 있다. 이에 의해, 실효적인 게이트 절연막의 막 두께(즉 전기적 환산 막 두께)를 얇게 한 상태에서 물리적 막 두께를 두껍게 할 수 있어, 터널 전류에 의한 게이트 누설 전류를 억제할 수 있다.
한편, 게이트 전극의 전기적 환산 막 두께를 축소시키기 위해, 게이트 전극의 공핍화에 기인하는 기생 용량을 줄이는 방법도 제안되어 있다. 예를 들어, 게이트 전극에 실리콘 게르마늄(이하「SiGe」라 함)막을 이용하는 방법이다. SiGe막을 게이트 전극에 이용한 트랜지스터에는 이하와 같은 이점이 있다.
우선, 게이트 전극 중의 도전형 불순물(예를 들어, 붕소)의 활성화율이 향상되므로 붕소의 도우즈량을 줄일 수 있다. 이에 의해, 게이트 전극 하의 게이트 절연막 및 채널 영역으로의 붕소의 관통을 억제할 수 있어, 게이트의 누설 전류를 억제할 수 있다. 또한, 이 붕소의 활성화율의 향상에 의해 게이트 전극의 공핍화가억제되어, 공핍화에 기인한 기생 용량이 감소한다. 이에 수반하여, 기생 용량에 상당하는만큼 게이트 절연막을 두껍게 할 수 있어 게이트 누설 전류를 더욱 억제할 수 있다.
또한, P 채널 MOSFET에 있어서 SiGe의 일함수가 기판(Si)과 비교하여 작기 때문에, 임계치 전압(Vth)을 원하는 값으로 조정하였을 때에 채널 농도를 낮출 수 있다. 이에 의해, 수직 방향의 전계가 저하되므로 기판의 캐리어 이동도가 개선되어 트랜지스터 구동 능력이 향상된다.
또한, 종래 게이트 전극에 이용되고 있던 폴리실리콘막과 비교하여 SiGe막은 성장 속도가 크기 때문에, 단시간에서의 성막이 가능하다. 또한, SiGe막은 Si와 비교하여 보다 저온에서의 다결정화가 가능하다. 저온에서 또한 단시간에 도전형 불순물을 충분히 확산시키기 위해서는 다결정질 쪽이 유리하다. 따라서, 성막 시간 및 후공정에서의 열확산 공정의 열이력(Thermal Budget)을 저감시킬 수 있다.
그런데, SiGe막을 이용한 게이트 전극에 있어서 SiGe막의 성막시에 그 막 표면이 거칠어져 버린다고 하는 문제가 있다. 이러한 표면 거칠기가 발생되면, 후공정의 드라이 에칭에 의한 게이트 전극 가공이 곤란해져 버린다. 이 문제를 회피하기 위해, 매우 얇은 비정질 Si막(시드 Si막)을 SiGe막과 게이트 절연막인 SiO2막 사이에 형성하여, SiGe막의 표면 거칠기를 억제하는 방법이 제안되어 있다(예를 들어, 특허 문헌 1 참조).
[특허 문헌 1]
일본 특허 공개 제2002-261274호 공보(제5 페이지, 도3)
그러나, 이 시드 Si막의 도입은 트랜지스터 특성에 가장 영향을 미치는 게이트 전극 - 게이트 절연막 계면의 게르마늄 조성(이하「Ge 조성」이라 함)을 저하시켜 버린다.
또한, 후공정의 열처리에 의해 Ge를 SiGe막으로부터 시드 Si막으로 확산시킨 경우에 있어서도, 웨이퍼면 내의 온도 변동 등의 이유에 의해 확산 후의 게이트 전극 - 게이트 절연막 계면의 Ge 조성에 변동이 생겨 버린다.
그 결과, 게이트 전극 - 게이트 절연막 계면에 있어서의 Ge 조성을 설계치대로 제어하는 것이 곤란하다고 하는 문제가 있었다. 또한, 게이트 전극 - 게이트 절연막 계면에 있어서의 Ge 조성의 변화에 의해 일함수가 변화하여, 트랜지스터의 임계치 전압에 변동이 발생되어 버린다고 하는 문제가 있었다.
본 발명은 상기 종래의 과제를 해결하기 위해 이루어진 것으로, 게이트 전극을 구성하는 SiGe막의 표면 거칠기를 억제하는 동시에, 게이트 전극 - 게이트 절연막 계면에 있어서의 Ge 조성의 제어성을 개선하는 것을 목적으로 한다.
도1은 본 발명의 제1 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도.
도2는 도1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도3은 SiO2막 상에 SiGe막을 형성한 경우의 SiGe막의 표면 조성을 나타내는 현미경 사진.
도4는 Al2O3막 상에 SiGe막을 형성한 경우의 SiGe막의 표면 조성을 나타내는 현미경 사진.
도5는 HfO2막 상에 SiGe막을 형성한 경우의 SiGe막의 표면 조성을 나타내는 현미경 사진.
도6은 본 발명의 제2 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도.
도7은 본 발명의 제3 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도.
도8은 본 발명의 제3 실시 형태의 제1 변형예를 설명하기 위한 단면도.
도9는 본 발명의 제3 실시 형태의 제2 변형예를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 기판(실리콘 기판)
4 : 필드 절연막
6 : 하층 유전체막(SiO2막 등)
8 : 천이 금속 산화물막(HfO2막)
10 : SiGe막
12 : 소스/드레인 영역
14 : SiGe막(다결정 SiGe막)
16 : Si막(캡 Si막)
20 : 사이드 월
22 : 연장부
24 : 금속 실리사이드층
본 발명에 관한 반도체 장치는 기판 상에 게이트 절연막을 거쳐서 형성된 SiGe막을 포함하는 게이트 전극을 갖는 반도체 장치이며,
상기 게이트 절연막의 최상층에 천이 금속의 산화물막을 구비하고,
상기 천이 금속의 산화물막 상에 상기 SiGe막이 형성된 것을 특징으로 하는것이다.
본 발명에 관한 반도체 장치에 있어서, 상기 게이트 절연막의 최하층에 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 이루어지는 하층 유전체막을 구비하는 것이 적합하다.
본 발명에 관한 반도체 장치에 있어서, 상기 천이 금속의 산화물막이 HfO2막인 것이 적합하다.
본 발명에 관한 반도체 장치에 있어서, 상기 게이트 전극이 상기 천이 금속의 산화물막 상에 형성된 비정질 SiGe막과 상기 비정질 SiGe막 상에 형성된 다결정 SiGe막을 구비하는 것이 적합하다.
본 발명에 관한 반도체 장치에 있어서, 상기 게이트 전극이 상기 다결정 SiGe막 상에 형성된 Si막을 더 구비하는 것이 적합하다.
본 발명에 관한 제조 방법에 있어서, 기판 상에, 최상층에 천이 금속의 산화물막을 갖는 게이트 절연막을 형성하는 공정과,
상기 천이 금속의 산화물막 상에 SiGe막을 형성하는 공정과,
상기 SiGe막을 패터닝하여 게이트 전극을 형성하는 공정과,
상기 게이트 전극을 마스크로 한 이온 주입에 의해 기판 상층에 소스/드레인 영역을 형성하는 공정을 포함하는 것이 적합하다.
본 발명에 관한 제조 방법에 있어서, 상기 SiGe막을 형성한 후 상기 SiGe막 상에 Si막을 형성하는 공정을 더 포함하고,
상기 게이트 전극을 형성하는 공정에서는 상기 Si막을 더 패터닝하는 것이 적합하다.
본 발명에 관한 제조 방법에 있어서, 상기 SiGe막을 형성하는 공정은
상기 천이 금속 산화물막 상에 비정질 SiGe막을 형성하는 공정과,
상기 비정질 SiGe막 상에 다결정 SiGe막을 형성하는 공정을 포함하는 것이 적합하다.
이하, 도면을 참조하여 본 발명의 실시 형태에 대해 설명한다. 도면 중, 동일 또는 상당하는 부분에는 동일한 부호를 붙여 그 설명을 간략화 내지 생략하는 경우가 있다.
(제1 실시 형태)
우선, 본 발명의 제1 실시 형태에 의한 반도체 장치의 구조에 대해 설명한다.
도1은 본 발명의 제1 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도이다.
도1에 도시한 바와 같이, 기판(2)으로서의 실리콘 기판에는 트랜지스터와 같은 반도체 소자가 형성되는 소자 영역과 이 소자 영역을 분리하는 분리 영역이 있고, 상기 분리 영역에 필드 절연막(「소자 분리 절연막」이라고도 함)(4)이 형성되어 있다. 또한, 도시하지 않았지만 소자 영역의 기판(2) 내에는 웰 영역이 형성되어 있다.
소자 영역의 기판(2) 상에는, 다층막(6, 8)으로 이루어지는 게이트 절연막이형성되어 있다.
기판(2)의 바로 위에 형성된 하층 유전체막(6)은, 예를 들어 SiO2막, Si3N4막, SiON막(이하,「SiO2막 등」이라 함)을 이용할 수 있다. SiO2막 등으로 이루어지는 하층 유전체막(6)의 막 두께는, 예를 들어 0.7 ㎚이다.
또한, 하층 유전체막(6)을 SiO2막 등 대신에, 상기 SiO2막 등보다도 비유전율이 높은 고유전체막(High - k막)을 이용할 수 있다. 여기서, 고유전체막의 재료로서는, 예를 들어 Al2O3, HfO2, ZrO2, La2O3와 같은 금속 산화물이나, 금속 질화물이나, 금속 산질화물이나 HfSiOx, ZrSiOx와 같은 금속 실리케이트나, HfAlOx, ZrAlOx와 같은 금속 알루미네이트 등을 이용할 수 있다. 이 경우, 물리적 막 두께를 크게 할 수 있으므로, 게이트 누설 전류의 억제의 관점으로부터 적합하다.
또한 하층 유전체막(6)을, SiO2막과 그 위에 형성된 상기 고유전체막과의 적층막으로 할 수 있다. 즉 게이트 절연막을, 기판(2) 상에 형성된 SiO2막 등과, 이 SiO2막 등 상에 형성된 상기 고유전체막과, 이 고유전체막 상에 형성된 천이 금속의 산화물막(후술)과의 적층막으로 할 수 있다. 이 경우, 고유전체막과 실리콘 기판(2)과의 고상 반응을 SiO2막 등에 의해 억제할 수 있다. 또한, 계면 특성의 개선 및 게이트 누설 전류의 억제의 관점으로부터 적합하다.
하층 유전체막(6) 상에는 천이 금속의 산화물막(이하「천이 금속 산화물막」이라 함)(8)이 형성되어 있다. 즉, 게이트 절연막은 상기 게이트 절연막의 최상층에 천이 금속 산화물막(8)을 구비하고 있다. 이 천이 금속 산화물막(8)은 게이트 절연막으로서 기능하는 동시에, 후술하는 SiGe막을 형성하기 위한 기초막으로서 기능한다. 천이 금속 산화물막(8)으로서는 HfO2막을 이용할 수 있다. HfO2막으로 이루어지는 천이 금속 산화물막(8)의 막 두께는, 예를 들어 0.1 ㎚(일원자층) 내지 5 ㎚가 적합하다.
또, 하층 유전체막(6)으로서 HfO2막을 이용함으로써 게이트 절연막을 HfO2막만으로 구성할 수도 있다. 이 경우에는, HfO2막의 막 두께는 예를 들어 4 ㎚ 내지 5 ㎚가 적합하다.
천이 금속 산화물막(8)은, 예를 들어 열적 안정성의 요구에 의해 0.3 ㎚ 정도 혹은 그 이하의 막 두께로까지 극박막화된 경우라도, 균일성이 좋은 성장이 요구된다. 따라서, 천이 금속 산화물막(8)의 성장에는 ALD법이나 MOCVD법을 이용하는 것이 적합하다(후술).
천이 금속 산화물막(8) 상에 게이트 전극(10)으로서의 SiGe막이 형성되어 있다. SiGe막(10)은 Si(100 - x)Gex인 조성식으로 나타내지만, Ge 조성[X(％)]은 20 ％ 내지 30 ％가 적합하다. 천이 금속 산화물막(8)의 바로 위에 SiGe막(10)을 형성함으로써, 시드 Si막을 개재시키지 않아도 우수한 평탄성을 얻을 수 있다(후술).
또한, 상기 게이트 전극 하방의 채널 영역(도시 생략)을 사이에 두고 실리콘 기판(2)의 상층에 소스/드레인 영역(12)이 형성되어 있다.
다음에, 상기 반도체 장치의 제조 방법에 대해 설명한다.
도2는 도1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
우선 도2의 (a)에 도시한 바와 같이, 실리콘 기판(2)의 분리 영역에 STI(Shallow Trench Isolation) 기술을 이용하여 필드 절연막(4)을 형성한다. 그리고, 도시하지 않았지만 실리콘 기판(2)의 소자 영역에 도전형 불순물의 이온 주입을 행하고, 또한 어닐 처리를 행함으로써 웰 영역을 형성한다.
다음에, 도2의 (b)에 도시한 바와 같이 소정의 전처리(예를 들어, 자연 산화막의 제거)를 행한 후, 열산화(혹은 열질화 혹은 열산질화) 또는 플라즈마 산화(혹은 플라즈마 질화 혹은 플라즈마 산질화) 등의 방법을 이용하여, 실리콘 기판(2) 상에 하층 유전체막(6)으로서의 SiO2막 등(상술)을, 예를 들어 0.7 ㎚의 막 두께로 형성한다.
또 상술한 바와 같이, SiO2막 등 대신에 혹은 SiO2막 등과 함께 고유전체막을 하층 유전체막(6)으로서 형성할 수 있다. 이 경우, 고유전체막의 성장에 ALD(Atomic Layer Deposition)법이나 MOCVD(Metal 0rganic Chemical Vapor Deposition)법을 이용할 수 있다.
다음에, 하층 유전체막(6) 상에 ALD법 또는 MOCVD법을 이용하여, 천이 금속 산화물막(8)으로서의 HfO2막을 형성한다. ALD법을 이용하여 HfO2막을 형성하는 경우, 예를 들어 기판 온도를 300 ℃로 하고, HfCl4를 원료로 하고, H2O 또는 O3을 산화제로 한다. 이 조건에서의 일원자층당 평균 성막율에 따르면, HfO2막을 0.3 ㎚ 정도 혹은 그 이하의 막 두께로까지 극박막화할 수 있다. HfO2막(8)을 극박막화하는 경우도 상기 방법을 이용하면 균일성이 좋은 성장을 행할 수 있다.
천이 금속 산화물막(8)을 형성한 후에, SiGe막(후술)을 형성하기 전에 극미량 산소 분위기 중에서의 열처리를 하는 것이 적합하다(후술하는 제2 및 제3 실시 형태에 대해서도 동일). 천이 금속 산화물막(8)으로서 HfO2막을 형성한 경우에는, 예를 들어 램프식 급속 승강온 어닐 장치(RTA : Rapid Thermal Annealer)에 있어서 800 ℃ 정도의 온도에서 수초간 열처리를 행한다. 이 열처리에 의해, 천이 금속 산화물막(8) 중의 산소 결손이 보상되는 동시에, 천이 금속 산화물막(8) 중의 불순물 농도를 감소시킬 수 있다.
HfO2막(8)의 바로 아래에 SiO2막 등(6)이 형성되어 있는 경우에는, 이 열처리에 의해 HfO2막(8)으로부터 SiO2막 등(6)에 Hf가 확산되어 SiO2막 등(6)이 Hf 실리케이트화되기 때문에, 하층 유전체막(6)의 전기적 환산 막 두께가 감소한다. 이에 의해, 천이 금속 산화물막(8)의 물리적 막 두께를 두껍게 할 수 있으므로, 게이트 누설 전류를 더욱 억제할 수 있다.
계속해서, CVD법을 이용하여 HfO2막(8) 상에 SiGe막(10)을, 예를 들어 50 ㎚ 내지 150 ㎚의 막 두께로 형성한다. 여기서, Si(100 - x)Gex인 조성식으로 나타내는 SiGe막(10) 중의 Ge 조성[X(％)]은, 20 내지 30 ％로 하는 것이 적합하다.
또한, SiGe막(10)의 성막 온도는 450 ℃ 이상 또한 500 ℃ 미만이 적합하다. 이는, 성막 온도가 500 ℃ 이상인 경우에는 시드 Si막을 개재시키지 않아, SiGe막(10)을 성장시킬 때 SiGe막(10)의 표면 거칠기가 현저해지기 때문이다. 또한, 성막 온도가 450 ℃ 미만인 경우에는 SiGe막(10)의 성장 속도가 느려 작업 처리량이 낮으므로, 생산성의 관점으로부터 바람직하지 않기 때문이다.
SiGe막(10)의 형성에는, 예를 들어 배치식 종형 LPCVD 장치를 이용할 수 있다. SiGe막(10)의 성장 조건은, 예를 들어 SiH4유량 : 1 slm ; H2희석 10 ％ GeH4유량 : 0.96 slm ; 성장 온도 : 475 ℃ : 성장 압력 : 200 ㎩이다. 이 형성 조건의 경우, 막 퇴적 속도가 결정핵 성장 속도와 비교하여 빠르기 때문에 비정질 SiGe막(10)을 얻을 수 있다. 이러한 비정질 SiGe막(10)의 표면 평탄성은 현저히 개선되어, 상기 표면에 있어서의 요철의 최대치는 2 ㎚ 정도에까지 축소된다.
여기서, 본 발명자는 다양한 유전체막 상에 SiGe막을 형성시킨 경우의 SiGe막의 표면 조성을 조사하였다. 그 조사 결과를 도3 내지 도5를 참조하여 설명한다.
도3은 SiO2막 상에 SiGe막을 형성한 경우의 SiGe막의 표면 조성을 나타내는 현미경 사진이다. 상세하게는, 도3의 (a)는 SiO2막 상에 막 두께 5 ㎚의 시드 Si막을 거쳐서 SiGe막을 형성한 경우, 도3의 (b)는 SiO2막 상에 직접 SiGe막을 형성한 경우에 있어서의 각각의 SiGe막 표면을 나타낸 사진이다. 또, SiGe막의 Ge조성(x)은 30 ％로 하고, 성장 조건은 SiH4유량 : 1slm ; H2희석 10 ％ GeH4유량 : 0.96 slm ; 성장 온도 : 475 ℃ ; 성장 압력 : 200 ㎩로 하였다.
도3의 (a)에 도시한 바와 같이, SiO2막 상에 시드 Si막을 개재시켜 SiGe막을 형성한 경우에는, 평탄한 표면 조성(제곱 평균 거칠기 : 1.3 ㎚)이 달성되어 있다. 한편, 도3의 (b)에 도시한 바와 같이 시드 Si막을 개재시키지 않은 경우에는, SiGe막의 결정립이 돌기형으로 관찰되어 표면 조성이 열화(제곱 평균 거칠기 : 14.5 ㎚)되어 있다.
도4는 Al2O3막 상에 SiGe막을 형성한 경우의 SiGe막의 표면 조성을 나타내는 현미경 사진이다. 상세하게는, 도4의 (a)는 Al2O3막 상에 막 두께 5 ㎚의 시드 Si막을 거쳐서 SiGe막을 형성한 경우, 도4의 (b)는 Al2O3막 상에 직접 SiGe막을 형성한 경우에 있어서의 각각의 SiGe막 표면을 나타낸 사진이다.
도4의 (a)에 나타낸 바와 같이, Al2O3막 상에 시드 Si막을 개재시켜 SiGe막을 형성한 경우에는, 도3의 (a)에 나타낸 경우와 마찬가지로 평탄한 표면 조성(제곱 평균 거칠기 : 0.3 ㎚)이 달성되어 있다. 한편, 도4의 (b)에 나타낸 바와 같이 시드 Si막을 개재시키지 않은 경우에는, 도3의 (b)에 나타낸 경우와 마찬가지로 SiGe막의 결정립이 돌기형으로 관찰되어 표면 조성이 열화(제곱 평균 거칠기 : 14.6 ㎚)되어 있다.
도5는, HfO2막 상에 SiGe막을 형성한 경우의 SiGe막의 표면 조성을 나타내는현미경 사진이다. 상세하게는, 도5의 (a)는 HfO2막 상에 막 두께 5 ㎚의 시드 Si막을 거쳐서 SiGe막을 형성한 경우, 도5의 (b)는 HfO2막 상에 직접 SiGe막을 형성한 경우에 있어서의 각각의 SiGe막 표면을 나타낸 사진이다.
도5의 (a) 및 도5의 (b)에 나타낸 바와 같이, 시드 Si막의 유무에 상관없이 평탄한 표면 조성(모두 제곱 평균 거칠기 : 0.2 ㎚)이 달성되어 있다. 즉, 상술한 바와 같이 SiO2막 또는 Al2O3막 상에 SiGe막을 형성하는 경우와 달리, HfO2막 상에 SiGe막을 형성하는 경우에는 시드 Si막을 개재시키지 않아도 SiGe막의 평탄한 표면 조성을 얻을 수 있는 것을 알 수 있었다.
다음에, 도2의 (c)에 도시한 바와 같이 공지의 리소그래피 기술과 에칭 기술을 이용하여 SiGe막(10), 천이 금속 산화물막(8) 및 하층 유전체막(6)을 차례로 패터닝한다. 이에 의해, MOSFET의 게이트 전극이 형성된다.
또한, 도2의 (d)에 도시한 바와 같이 게이트 전극을 마스크로 하여 도전형 불순물을 이온 주입함으로써, 실리콘 기판(2) 상층에 소스/드레인 영역(12)을 형성한다.
이상 설명한 바와 같이, 본 제1 실시 형태에서는 게이트 절연막의 최상층에 천이 금속 산화물막(8)을 형성하였다. 즉, 천이 금속 산화물막(8)을 게이트 절연막겸 기초막으로서 형성하였다. 그리고, 이 천이 금속 산화물막(8)의 바로 위에 SiGe막(10)을 형성하였다.
이에 의해, 종래와 같은 시드 Si막을 형성하는 일 없이, SiGe막 표면의 평탄성을 확보할 수 있다. 게이트 절연막 - 게이트 전극 계면에 시드 Si막을 개재시킬 필요가 없으므로, 상기 계면에 있어서의 SiGe막의 Ge 조성을 설계치대로 제어할 수 있어 트랜지스터에 있어서의 임계치 전압의 변동을 억제할 수 있다. 따라서, 임계치 전압의 변동을 억제한 트랜지스터를 웨이퍼면 내에서 균일하게 형성할 수 있다.
또한, 상술한 바와 같은 표면 평탄성이 우수한 SiGe막(10)을 게이트 전극에 적용함으로써, 후공정의 게이트 가공 공정에 있어서의 공정 마진이 확대되어 가공 수율을 개선할 수 있어 생산성이 향상된다.
또한, SiGe막(10)은 비정질막이므로 게이트 전극, 소스/드레인 영역, 연장부 영역, 포켓 영역을 형성할 때, 주입하는 도전형 불순물의 채널링을 억제할 수 있다. 따라서, 트랜지스터에 있어서의 임계치 전압의 변동을 억제할 수 있다.
또, 본 제1 실시 형태에서는 비정질 SiGe막(10)을 형성하였지만, 본 발명자는 상술한 SiGe막의 성장 조건으로 압력만을 30 ㎩ 이하로 낮추고, SiGe막을 형성하여 그 표면 평탄성을 조사하였다. 이렇게 얻어진 SiGe막은 그레인 사이즈가 15 ㎚ 정도로 작고, 또한 그 그레인 사이즈가 갖추어진 다결정 SiGe막이었다. 천이 금속 산화물막 상에 이러한 다결정 SiGe막을 형성한 경우도, 시드 Si막을 형성하는 일 없이 SiGe막 표면의 평탄성을 확보할 수 있는 것을 알 수 있었다. 따라서, 비정질 SiGe막을 형성하는 경우와 마찬가지로, 게이트 절연막 - 게이트 전극 계면에 있어서의 Ge 조성을 설계치대로 제어할 수 있다.
또한, 이러한 다결정 SiGe막을 게이트 전극으로서 이용함으로써 후공정에서 주입된 도전형 불순물(예를 들어, 붕소)의 확산에 필요로 하는 열처리를 보다 저감할 수 있으므로, 트랜지스터에 있어서의 게이트 누설 전류를 더욱 억제할 수 있다.
(제2 실시 형태)
우선, 본 발명의 제2 실시 형태에 의한 반도체 장치의 구조에 대해 설명한다.
도6은 본 발명의 제2 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도이다.
도6에 도시한 본 제2 실시 형태에 의한 반도체 장치와 전술한 제1 실시 형태에 의한 반도체 장치와의 차이점은, 비정질 SiGe막(10)을 박막화하고 그 박막화한 SiGe막(10) 상에 다결정 SiGe막(14)이 또한 형성되어 있는 점이다.
즉, 도6에 도시한 바와 같이 본 제2 실시 형태에 의한 반도체 장치는, 게이트 전극으로서 HfO2막(8) 상에 형성된 비정질 SiGe막(10)과 상기 SiGe막(10) 상에 형성된 다결정의 SiGe막(14)을 구비한 것이다.
비정질 SiGe막(10)의 막 두께는, 예를 들어 20 ㎚ 내지 30 ㎚ 정도이다. 다결정 SiGe막(14)의 막 두께는, 게이트 전극 전체의 막 두께가 50 ㎚ 내지 150 ㎚가 되도록 제어하면 좋다.
다음에, 상기 반도체 장치의 제조 방법에 대해 설명한다.
우선, 제1 실시 형태에 의한 제조 방법과 마찬가지로, 비정질 SiCe막(1O)까지 형성한다. 또 비정질 SiGe막(10)은, 예를 들어 20 ㎚ 내지 30 ㎚ 정도의 막 두께로 형성한다. 이와 같이 박막화한 경우라도, SiGe막 형성 중의 결정립 성장이일어나지 않으므로, 게이트 절연막 - 게이트 전극 계면에 있어서 연속된 SiGe막(10)의 형성이 가능하다.
다음에, 도시하지 않았지만 LPCVD법을 이용하여 SiGe막(10) 상에 다결정 SiGe막(14)을 형성한다. 이 SiGe막(14)의 형성에는, 상술한 배치식 종형 LPCVD 장치를 이용할 수 있고 SiGe막(14)의 성장 조건은, 예를 들어 SiH4유량 : 0.6 slm ; H2희석 10 ％ GeH4유량 : 0.58 slm ; 성장 온도 : 475 ℃, 성장 압력 : 10 ㎩이다.
이러한 조건으로 형성된 SiGe막(14)은, 상기 비정질 SiGe막(10)과 동일한 성장 온도임에도 불구하고 다결정질막이 된다. 또한, 비정질 SiGe막(10)과 다결정 SiGe막(14)과는 동일한 성장 온도에서 형성되므로, 다결정 SiGe막(14) 성장 중에 있어서 비정질 SiGe막(10)의 막질이 유지된다. 또한, SiGe막(10, 14)을 동일한 LPCVD 장치 내에서 연속하여 성장시킬 수 있으므로, 작업 처리량이나 생산성이 저하되지 않는다.
다음에, 제1 실시 형태와 마찬가지로 공지의 리소그래피 기술과 에칭 기술을 이용하여, 다결정 SiGe막(14), 비정질 SiGe막(10), 천이 금속 산화물막(8) 및 하층 유전체막(6)을 차례로 패터닝한다. 이에 의해, MOSFET의 게이트 전극이 형성된다. 또한, 제1 실시 형태와 마찬가지로 게이트 전극을 마스크로 하여 도전형 불순물을 이온 주입함으로써, 실리콘 기판(2) 상층에 소스/드레인 영역(12)을 형성한다.
이상 설명한 바와 같이, 본 제2 실시 형태에서는 게이트 절연막의 최상층에 천이 금속 산화물막(8)을 형성하였다. 즉, 천이 금속 산화물막(8)을 게이트 절연막겸 기초막으로서 형성하였다. 그리고, 이 천이 금속 산화물막(8)의 바로 위에 SiGe막(10)을 형성하였다. 따라서, 제1 실시 형태와 동일한 효과를 얻을 수 있다.
또한 본 제2 실시 형태에서는, 박막화된 비정질 SiGe막(10) 상에 다결정 SiGe막(14)을 형성하였다. 이에 의해, 후공정에서 게이트 전극에 주입된 도전성 불순물(예를 들어, 붕소)을 다결정질 결정립계에 따른 증속 확산 현상을 이용하여, 효율적으로 열확산시킬 수 있다. 따라서, 하층 유전체막(6) 및 Hf02막(8)에 대해 후공정의 열이력(Thermal Budget)을 저감시킬 수 있어, 게이트 절연막(6, 8)의 누설 전류 특성이나 장기간 신뢰성 등의 전기적 특성이 개선된다. 따라서, 트랜지스터 소자의 신뢰성이 향상되므로, 수율이 향상되어 생산성이 향상된다.
또 본 제2 실시 형태에서는, 비정질 SiGe막(10) 상에 다결정 SiGe막(14)을 형성하였지만, 다결정 SiGe막(14) 대신에 다결정 Si막을 형성해도 된다. 이 경우도 게이트 전극에 주입된 도전성 불순물을 증속 확산 현상을 이용하여, 효율적으로 열확산시킬 수 있다.
(제3 실시 형태)
우선, 본 발명의 제3 실시 형태에 의한 반도체 장치의 구조에 대해 설명한다.
도7은 본 발명의 제3 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도이다.
도7에 도시한 본 제3 실시 형태에 의한 반도체 장치와 전술한 제2 실시 형태에 의한 반도체 장치와의 차이점은, 다결정 SiGe막(14) 상에 Si막(이하「캡 Si막」이라 함)(16)이 또한 형성되어 있는 점이다.
즉, 도7에 도시한 바와 같이 본 제3 실시 형태에 의한 반도체 장치는, 게이트 전극으로서 HfO2막(8) 상에 형성된 비정질 SiGe막(10)과, 상기 SiGe막(10) 상에 형성된 다결정 SiGe막(14)과, 상기 SiGe막(14) 상에 형성된 캡 Si막(16)을 구비한 것이다.
비정질 SiGe막(10)의 막 두께는 제2 실시 형태와 마찬가지로, 예를 들어 20 ㎚ 내지 30 ㎚ 정도이다. 다결정 SiGe막(14)과 캡 Si막(16)의 막 두께는, 게이트 전극 전체의 막 두께가 50 ㎚ 내지 150 ㎚가 되도록 각각 제어하면 좋다. 또, 도7에서는 SiGe막(14)의 막 두께보다도 캡 Si막(16)의 막 두께 쪽이 두껍지만, SiGe막(14)의 막 두께 쪽이 두꺼워도 좋다.
다음에, 상기 반도체 장치의 제조 방법에 대해 설명한다.
우선, 제2 실시 형태에 의한 제조 방법과 마찬가지로 다결정의 SiGe막(14)까지 형성한다. 다결정 SiGe막(14)의 막 두께는, 후술하는 캡 Si막(16)의 막 두께를 고려하여 제2 실시 형태보다도 박막화한다.
다음에, 도시하지 않았지만 LPCVD법을 이용하여 SiGe막(14) 상에 캡 Si막(16)을 형성한다. 이 캡 Si막(16)의 형성에는 상술한 배치식 종형 LPCVD 장치를 이용할 수 있어, SiGe막(14)의 성장 온도보다도 높은 온도를 적용할 수 있다. 캡 Si막(16)의 성장 조건은, 예를 들어 SiH4유량 : 1 slm ; 성장 온도 : 530 ℃,성장 압력 : 100 ㎩이다.
캡 Si막(16)은 다결정 SiGe막(14)의 결정성의 영향을 받아 성장하므로, 대부분의 영역이 다결정화되어 성장된다. 여기서, 다결정 Si막을 성장시키기 위해서는 통상 600 ℃ 이상의 고온을 필요로 하지만, 다결정 SiGe막(14)을 개재시킨 경우에는 그보다도 낮은, 예를 들어 530 ℃ 정도의 저온에 있어서도 다결정화된다.
이상 설명한 바와 같이, 본 제3 실시 형태에서는 게이트 절연막의 최상층에 천이 금속 산화물막(8)을 형성하였다. 즉, 천이 금속 산화물막(8)을 게이트 절연막겸 기초막으로서 형성하였다. 그리고, 이 천이 금속 산화물막(8)의 바로 위에 SiGe막(10)을 형성하였다. 따라서, 제1 실시 형태와 동일한 효과를 얻을 수 있다.
또한 본 제3 실시 형태에서는, 다결정 SiGe막(14) 상에 다결정 캡 Si막(16)을 형성하였다. 이에 의해, 제2 실시 형태와 마찬가지로 후공정에서 주입된 도전성 불순물(예를 들어, 붕소)을 다결정질 결정립계에 따른 증속 확산 현상을 이용하여, 효율적으로 열확산할 수 있다. 따라서, 하층 유전체막(6) 및 HfO2막(8)에 대해 후공정의 열이력(Thermal Budget)을 저감시킬 수 있어, 게이트 절연막(6, 8)의 누설 전류 특성이나 장기간 신뢰성 등의 전기적 특성이 개선된다. 따라서, 트랜지스터 소자의 신뢰성이 향상되므로, 수율이 향상되어 생산성이 향상된다.
또한, 다결정 SiGe막(14) 상에 캡 Si막(16)을 형성함으로써 후공정에서 공지의 살리사이드 공정을 이용하여 살리사이드 배선을 형성할 때에, SiGe막의 Ge에 기인한 살리사이드 불량을 회피할 수 있다. 이로 인해, 수율이 향상되어 생산성이향상된다.
또한, 다결정 SiGe막(14)을 개재시켜 캡 Si막(16)을 통상보다도 저온에서 다결정화시킬 수 있으므로, 하층 유전체막(6) 및 HfO2막(8)에 대해 후공정의 열이력(ThermalBudget)을 더욱 저감시킬 수 있어, 게이트 절연막(6, 8)의 누설 전류 특성이나 장기간 신뢰성 등의 전기적 특성이 개선된다. 따라서, 트랜지스터 소자의 신뢰성이 향상되므로, 수율이 향상되어 생산성이 향상된다.
또한, 게이트 전극에 불순물을 도입한 후에 행해지는 세정 공정에 있어서, SiGe막보다도 Si막 쪽이 에칭율이 낮다. 이로 인해, 제1 및 제2 실시 형태보다도 세정 공정에 있어서의 게이트 전극의 막 두께의 감소를 저감시킬 수 있어, 게이트 전극 중의 도전성 불순물 농도의 감소 및 면 내 분포의 변동을 억제할 수 있다. 따라서, 트랜지스터를 설계대로 제조할 수 있어 생산 재현성 및 안정성이 향상된다.
다음에, 본 제3 실시 형태의 변형예에 대해 설명한다. 트랜지스터에 요구되는 성능에 따라서 이하의 변형예를 이용할 수 있다.
도8은 본 발명의 제3 실시 형태의 제1 변형예를 설명하기 위한 단면도이고, 도9는 본 발명의 제3 실시 형태의 제2 변형예를 설명하기 위한 단면도이다.
제1 변형예는, 도8에 도시한 바와 같이 다층막(10, 14, 16)으로 이루어지는 게이트 전극을 마스크로 하여 불순물을 주입함으로써 연장부(22)를 형성하고, 게이트 전극의 측벽을 덮도록 사이드 월(20)을 형성하고, 게이트 전극 및 사이드월(20)을 마스크로 하여 불순물을 주입함으로써 연장부(22)보다도 불순물 농도가 높은 소스/드레인 영역(12)을 형성한 것이다.
제2 변형예는, 도9에 도시한 바와 같이 도8에 도시한 제1 변형예의 구조를 형성한 후 도시하지 않은 보호막을 형성한 후, 예를 들어 Co막, Ni막, Ta막, Ti막 등의 금속막을 형성하여 열처리를 실시함으로써, 캡 Si막(16) 및 소스/드레인 영역(12)의 표층에 예를 들어 CoSi와 같은 금속 실리사이드층(24)을 형성한 것이다. 즉, 제1 변형예의 구조를 형성한 후 살리사이드법에 의해 금속 실리사이드층(24)을 형성한 것이다. 본 제2 변형예에 의해, 확산층을 저저항화할 수 있다.
이러한 제1 및 제2 변형예에 의해, 반도체 장치의 성능을 더욱 향상시킬 수 있다.
본 발명에 따르면, 게이트 전극을 구성하는 SiGe막의 표면 거칠기를 억제하는 동시에, 게이트 전극 - 게이트 절연막 계면에 있어서의 Ge 조성의 제어성을 개선할 수 있다.

Claims (9)

  1. 기판 상에 게이트 절연막을 거쳐서 형성된 SiGe막을 포함하는 게이트 전극을 갖는 반도체 장치이며,
    상기 게이트 절연막의 최상층에 천이 금속의 산화물막을 구비하고,
    상기 천이 금속의 산화물막 상에 상기 SiGe막이 형성된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 게이트 절연막의 최하층에 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 이루어지는 하층 유전체막을 구비한 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 천이 금속의 산화물막이 HfO2막인 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 게이트 전극이 상기 천이 금속의 산화물막 상에 형성된 비정질 SiGe막과, 상기 비정질 SiGe막 상에 형성된 다결정 SiGe막을 구비한 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 게이트 전극이 상기 다결정 SiGe막 상에 형성된 Si막을 더 구비한 것을 특징으로 하는 반도체 장치.
  6. 기판 상에, 최상층에 천이 금속의 산화물막을 갖는 게이트 절연막을 형성하는 공정과,
    상기 천이 금속의 산화물막 상에 SiGe막을 형성하는 공정과,
    상기 SiGe막을 패터닝하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 마스크로 한 이온 주입에 의해 기판 상층에 소스/드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 SiGe막을 형성한 후 상기 SiGe막 상에 Si막을 형성하는 공정을 더 포함하고,
    상기 게이트 전극을 형성하는 공정에서는 상기 Si막을 또한 패터닝하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서, 상기 SiGe막을 형성하는 공정은
    상기 천이 금속의 산화물막 상에 비정질 SiGe막을 형성하는 공정과,
    상기 비정질 SiGe막 상에 다결정 SiGe막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서, 상기 SiGe막을 450 ℃ 이상, 또한 500 ℃ 미만의 온도에서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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