JPWO2005074037A1 - 半導体装置の製造方法 - Google Patents

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Abstract

シリコン基板１０１とポリシリコンゲート電極１０４とを電気的に絶縁する高誘電率ゲート絶縁膜１０２として、Ｈｆ、Ｚｒ又はＡｌの少なくとも一つの構成元素を含有する金属酸化物薄膜又は金属シリケート薄膜が設けられている。この半導体装置について、ポリシリコンゲート電極１０４を加工した後に、高誘電率ゲート絶縁膜１０２の側面又は表面が露出した状態で、分子中に酸素原子を含む酸化剤雰囲気中で熱処理を施す。この熱処理により、高誘電率ゲート絶縁膜１０２とポリシリコンゲート電極１０４との界面の電気的欠陥１０５が消失する。

Description

本発明は、金属酸化物又は金属シリケートから構成される高誘電率ゲート絶縁膜を有する半導体装置の製造方法に関し、特にＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）の低消費電力化及び高性能化を図ることができる半導体装置の製造方法に関する。
シリコン酸化膜はプロセス上の安定性及び優れた絶縁特性を有し、ＭＯＳＦＥＴのゲート絶縁膜材料として使用されている。近年の素子微細化と共にゲート絶縁膜の薄層化が進んでおり、膜厚２ｎｍ以下のシリコン酸化膜では、ゲートバイアス印加時に絶縁層を介するトンネル電流がソース／ドレイン電流に対して無視できない値となる。従って、ＭＯＳＦＥＴの高性能化と低消費電力化を図るため、実効的（電気的）なゲート絶縁膜の膜厚を薄くし、かつトンネル電流をデバイス設計上の許容値内に抑えるための研究開発が進められている。
その１つは、シリコン酸化膜中に窒素を添加することで、純粋なシリコン酸化膜に比べて誘電率を増加させ、物理的な膜厚を薄層化することなしに実効的（電気的）なゲート絶縁層の膜厚を減少させる方法である。このようなシリコン酸窒化膜の作製手段としては、シリコン基板表面に酸化膜を形成した後、アンモニア（ＮＨ３）などの窒素を含有したガス中で高温熱処理を施したり、窒素プラズマにシリコン酸化膜を曝すことにより、窒素を導入する方法がある。このうち、後者のプラズマ窒化技術では、シリコン酸化膜の表面側を選択的に窒化することが可能であり、シリコン基板界面に窒素が偏析することによる界面電気特性の劣化を抑制できる。しかし、シリコン酸化膜への窒素導入でゲート絶縁膜の誘電率を増大させる場合、純粋なシリコン窒化膜の比誘電率でもシリコン酸化膜の２倍程度であるため、この方法による高誘電率化には限界があり、比誘電率１０以上のゲート絶縁膜を実現することは原理的に不可能である。
従って、さらに素子の微細化が進んだ世代の技術として、シリコン酸化膜及び酸窒化膜に代えて比誘電率が１０以上の金属酸化物薄膜材料またはこれらの材料とシリコンとの複合材料であるシリケート薄膜をゲート絶縁膜に採用する試みがなされている。このような高誘電率材料としては、Ａｌ２Ｏ３、及びＺｒＯ２等の酸化物と、ＨｆＯ２及びＹ２Ｏ３等の希土類元素酸化物と、Ｌａ２Ｏ３等のランタノイド系希土類元素の酸化物とが候補材料として検討されている。これらの高誘電率膜を使用すれば、ゲート長を微細にしてもスケーリング則に則ったゲート絶縁膜容量を保持しつつトンネル電流を防ぐことができる厚さにできるというのがその根拠である。なお、ゲート絶縁膜の種類によらず、ゲート絶縁膜材料がシリコン酸化膜であると仮定して、ゲート容量から逆算して得られる絶縁層の膜厚をシリコン酸化膜換算膜厚と呼ぶ。即ち、絶縁膜とシリコン酸化膜の比誘電率を夫々εh、εoとし、絶縁膜の厚さをｄhとしたとき、シリコン酸化膜換算膜厚ｄeは、下記数式１で表される。
ｄe＝ｄh（εo／εh） （式１）
この数式１は、εoに比べて大きな誘電率εhをもった材料を使用すれば、絶縁膜が厚くても薄いシリコン酸化膜と同等になりうることを示している。シリコン酸化膜の比誘電率εoは３．９程度なので、例えばεh＝３９の高誘電体膜を使用すれば、この高誘電体膜の厚さを１５ｎｍにしても、１．５ｎｍのシリコン酸化膜換算膜厚になり、トンネル電流を激減できるわけである。
高誘電率ゲート絶縁膜を構成する薄膜材料としては、Ｈｆ、Ｚｒ及びＡｌを含有する金属酸化物、又はこれらの金属酸化物とシリコンとの複合材料である金属シリケート薄膜が有望な材料として近年注目を集めている。特に、ハフニウムシリケート（ＨｆＳｉＯ）は比較的高い比誘電率を有し、シリコン基板及びポリシリコン電極との界面熱安定性に優れていることから、高誘電率ゲート絶縁膜材料として最も注目されている。
なお、電気的特性に優れた高誘電率薄膜の成膜方法として、高誘電率薄膜を構成する金属層を堆積し、当該金属層に酸化処理を施す技術が、特許文献１に記載されている。
一方、ゲート電極材料としては、従来、ポリシリコン電極が使用されているが、電気膜厚の更に一層の薄層化に向けて、近年ではポリシリコン電極に代えて、金属電極を使用する試みがなされている。しかし、金属ゲート電極を導入するためには、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴに最適な仕事関数を有する金属材料の選定、ゲート絶縁膜界面の熱安定性及び界面電気特性の確保、更には他工程への金属汚染の影響及びエッチング工程等、従来プロセスとの整合性を考慮すると、多くの課題を克服する必要がある。従って、高誘電率ゲート絶縁膜を実デバイスに搭載する場合、ゲート電極材料としては引き続きポリシリコン電極を使用することが検討されている。
特開２００２−１８４７７３
上述の如く、高誘電率ゲート絶縁膜とポリシリコン電極を使用してＭＯＳＦＥＴを作製する場合、高誘電率ゲート絶縁膜として耐熱性が優れた窒素導入Ｈｆシリケート（ＨｆＳｉＯＮ）膜を使用することで、ドーパント活性化の熱処理工程を経ても非晶質構造を維持し、シリコン基板及びポリシリコン電極界面を安定に保持することが可能である。また、近年では高誘電率ゲート絶縁膜の成膜技術にも著しい進歩が見られ、これを搭載したトランジスタの移動度もシリコン酸化膜の理想的な値に近づきつつある。
このように、ＨｆＳｉＯＮ膜は極めて優れた特性を有するが、ポリシリコン電極との組合せではトランジスタの閾値が極めて高くなるという問題点が生じている。シリコン酸化膜をゲート絶縁膜として有する従来のＭＯＳＦＥＴでは、ポリシリコン電極に高濃度のドーパントを導入してＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの閾値を制御しているが、高誘電率ゲート絶縁膜を搭載したトランジスタではポリシリコンへのドーピング種及びドーピング量に拘わらず、ゲート電極のフェルミレベルが固定されるという問題点が起きている。その結果、ＮＭＯＳＦＥＴの閾値は設計値に対して０．２〜０．３Ｖ上昇し、ＰＭＯＳＦＥＴにいたっては０．６〜０．７Ｖも閾値が上昇し、回路動作が不可能になっている。
図３はＭＯＳＦＥＴを示す断面図である。シリコン基板３０１上に下地酸化膜３０３を介して高誘電率ゲート絶縁膜３０２が形成されており、この高誘電率ゲート絶縁膜３０２上にポリシリコンゲート電極３０４が形成されている。この図３に示すように、上述の閾値シフトの原因は、高誘電率ゲート絶縁膜３０２とポリシリコンゲート電極３０４との界面に発生した電気的な界面欠陥３０５によるものであり、Ｈｆを主成分とした高誘電率ゲート絶縁膜３０２とポリシリコンゲート電極３０４との界面における本質的な問題となっている。また、Ｚｒ又はＡｌを含有する高誘電率ゲート絶縁膜３０２とポリシリコンゲート電極３０４との界面でも界面欠陥に起因した同様の閾値シフトの問題が生じている。
本発明の目的は、高誘電率ゲート絶縁膜とポリシリコンゲート電極との界面の電気的欠陥を解消し、高誘電率ゲート絶縁膜を搭載したトランジスタの閾値シフトを改善することができる半導体装置の製造方法を提供することにある。
本発明に係る半導体装置の製造方法は、基板上にＨｆ、Ｚｒ及びＡｌからなる群から選択された少なくとも一つの元素を含有する金属酸化物薄膜又は金属シリケート薄膜からなるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、分子中に酸素原子を含む酸化剤の雰囲気中において前記ゲート絶縁膜中に酸素が透過できる状態で熱処理を施す工程とを有することを特徴とする。
上記本発明の半導体装置の製造方法において、前記熱処理は、例えば、前記ゲート絶縁膜の側面又は表面が露出した状態で実施する。又は、前記熱処理は、例えば、前記ゲート絶縁膜の側面にスペーサー又はサイドウォールを形成した後に実施する。
また、前記酸化剤は、例えば、酸素ガスを含むガスである。更に、前記酸化剤の雰囲気は、例えば、酸素分圧が１Ｔｏｒｒ以上の大気圧下である。
前記熱処理は、例えば、ドーパントの活性化温度以下であって５００℃以上の温度で実施する。又は、前記熱処理は、例えば、７００乃至９５０℃で実施する。この場合に、前記熱処理は、８００乃至９００℃で実施することが好ましい。
前記基板はシリコン基板であり、前記シリコン基板の上に、シリコン酸化膜又はシリコン酸窒化膜層を形成した後、このシリコン酸化膜又はシリコン酸窒化膜層の上に、前記ゲート絶縁膜を形成するように構成することができる。
また、前記熱処理の後、前記ゲート電極及び前記ゲート絶縁膜の側壁に、シリコン窒化膜又はシリコン酸窒化膜からなるオフセットスペーサー又はサイドウォールを形成し、その後、ドーパントの活性化のための熱処理を実施するように構成することができる。
更に、前記熱処理の後、酸素を含有しない不活性雰囲気中で、ドーパントの活性化のための熱処理を実施することができる。
更にまた、前記ゲート電極は、例えば、前記基板上に形成される全ての半導体装置について、ゲート長が０．３μｍ以下である。
本発明に係る半導体装置の製造方法によれば、高誘電率ゲート絶縁膜とポリシリコン電極界面に生じた電気的欠陥によって引き起こされるトランジスタ動作時の閾値シフトの問題を、オン電流を劣化させること無く解消することができる。これにより、本発明は、次世代の高性能及び低消費電力のデバイスの開発に効果を有する。
本発明の第１実施形態の半導体装置の製造方法を示す断面図である。 本発明の第２実施形態の半導体装置の製造方法を示す断面図である。 本発明の実施形態のトランジスタ製造方法を工程順に示す断面図である。 本発明に基づいて作製した実施例１のＰＭＯＳＦＥＴの閾値（Ｖｔｈ）とオン電流（Ｉｏｎ）のゲート長（Ｌｇ）依存性の測定結果を示す図である。 従来技術で作製した高誘電率ゲート絶縁膜のゲートスタック構造を示す断面図である。
符号の説明
１０１、２０１、３０１、４０１：シリコン基板
１０２、２０２、３０２、４０２：高誘電率ゲート絶縁膜
１０３、２０３、３０３、４０３：下地酸化膜
１０４、２０４、３０４、４０４：ポリシリコンゲート電極
１０５、２０５、３０５、４０５：界面欠陥
１０６、２０６、４０６：電極界面シリコン酸化膜
４０７：サイドウォール
４０８：ソース領域
４０９：ドレイン領域
以下、本発明の実施の形態について、添付の図面を参照して詳細に説明する。図１及び図２は夫々本発明の第１及び第２実施形態に係る半導体装置の製造方法を示す断面図である。図１に示す第１実施形態においては、シリコン基板１０１上にシリコン酸化膜又はシリコン酸窒化膜からなる下地酸化膜層１０３が形成され、下地酸化膜層１０３上に高誘電率ゲート絶縁膜１０２が形成され、高誘電率ゲート絶縁膜１０２上にポリシリコン又はポリシリコンゲルマニウムからなるゲート電極１０４が形成されている。高誘電率ゲート絶縁膜１０２及び下地酸化膜層１０３はゲート電極１０４と同一形状にパターニングされている。
図２に示す第２実施形態においては、シリコン基板２０１上にシリコン酸化膜又はシリコン酸窒化膜からなる下地酸化膜層２０３が形成され、下地酸化膜層２０３上に高誘電率ゲート絶縁膜１０２が形成されている。そして、高誘電率ゲート絶縁膜１０２上にポリシリコン又はポリシリコンゲルマニウムからなるゲート電極１０４が形成されている。本実施形態においては、高誘電率ゲート絶縁膜１０２及び下地酸化膜層１０３はパターニングされておらず、ゲート電極１０４のみが所定のゲート形状にパターニングされている。
通常、シリコン酸化膜又はシリコン酸窒化膜からなる下地酸化膜層１０３，２０３は、高誘電率ゲート絶縁膜１０２、２０２とシリコン基板１０１、２０１との界面の電気特性の向上のために、高誘電率ゲート絶縁膜１０２、２０２と基板１０１、２０１との間に形成される。トランジスタの製造では下地酸化膜１０３、２０３上にＨｆＳｉＯ等の高誘電率ゲート絶縁膜１０２、２０２を形成した後、必要に応じて窒化処理を施して耐熱性に優れたＨｆＳｉＯＮ膜を形成する。その後、ポリシリコン又はポリシリコンゲルマニウムからなるゲート電極１０４、２０４を形成する。
この状態で既にゲート電極１０４，２０４のポリシリコンと、高誘電率ゲート絶縁膜１０２，２０２のＨｆＳｉＯＮとの界面には、図１（ａ）、図２（ａ）に示すような電気的欠陥１０５、２０５が発生している。その後、リソグラフィー工程、ゲートエッチング工程を施して図１（ａ）、図２（ａ）に示すゲート形状を形成する。図１の第１実施形態は、ポリシリコンゲート電極１０４と高誘電率ゲート絶縁膜１０２を加工した後の断面形状であり、高誘電率ゲート絶縁膜１０２の側壁が露出した構造を有する。一方、図２の第２実施形態は、ポリシリコンゲート電極２０４のみを加工しているので、高誘電率ゲート絶縁膜２０２の表面がゲート電極２０４の両側に露出した構造を有している。
従来のトランジスタの製造方法においては、上述のゲート電極１０４を加工した後（図１）にイオン注入し、更にサイドウォールを形成した後、更に活性化アニールを施してトランジスタが完成する。しかし、ポリシリコン電極と高誘電率ゲート絶縁膜界面の電気的欠陥は活性化アニールでも消滅することはないので、従来の方法で作製したＭＯＳＦＥＴではポリシリコンゲート電極の界面に存在する欠陥によって、トランジスタ動作の閾値がシフト（上昇）する。
これに対し、本発明においては、図１（ａ）、図２（ａ）に示したようなゲート電極１０４、２０４の加工後に、高誘電率ゲート絶縁膜１０２、２０２側面（図１）又は表面（図２）が露出した状態で、サイドウォールの形成前に、分子中に酸素原子を含む酸化剤を含有した雰囲気中での熱処理を行う。これにより、本発明においては、ポリシリコンゲート電極１０４、２０４との界面欠陥１０５、２０５を消滅させることができる。なお、この酸化剤としては、酸素分子を用いることが好ましい。以下、上述のごとくして追加された熱処理工程によって、界面欠陥１０５、２０５が消滅する機構について説明する。
上述のポリシリコンゲート電極１０４，２０４と高誘電率ゲート絶縁膜１０２，２０２との間の界面の欠陥は、金属酸化物中の金属元素とゲート電極を構成するシリコン元素との結合によって生じる。従って、高誘電率ゲート絶縁膜１０２，２０２上にポリシリコンゲート電極１０４，２０４を成膜した場合には、界面欠陥が発生する。
一方、ＨｆＳｉＯＮ膜に代表される金属シリケートの材料的な特徴に注目すると、これらの金属シリケートは酸素を透過し、界面の酸化が容易に進行する。例えば、シリコン基板１０１，２０１上に堆積した金属酸化物薄膜又は金属シリケート薄膜からなる高誘電率ゲート絶縁膜１０２，２０２を酸素雰囲気中で熱処理した場合、気相中の酸素が高誘電率ゲート絶縁膜１０２，２０２を透過してシリコン基板１０１，２０１との界面に到達し、シリコン基板界面に酸化層（シリコン酸化膜１０３，２０２）が成長する。従って、図１及び図２に示した状態、又は極めて薄いサイドウォールが形成された状態（酸素を透過し易い）で、従来の製造工程に従ってドーパント活性化のために高温アニールを実施すると、高誘電率ゲート絶縁膜１０２、２０２中を酸素が拡散してシリコン基板１０１、２０１とポリシリコンゲート電極１０４、２０４との界面で界面酸化膜が成長し、酸化膜厚（シリコン酸化膜換算膜厚）が増加するという問題が生じる。
これに対し、本発明においては、ゲート絶縁膜１０２，２０２中に酸素が透過できる状態で熱処理を施す。具体的には、ゲート絶縁膜の側面又は表面が露出した状態、又は、ゲート絶縁膜の側面にスペーサー又はサイドウォールを備えた状態で熱処理を実施する。そうすれば、このような界面酸化反応は、上述のポリシリコン電極１０４，２０４と高誘電率ゲート絶縁膜１０２，２０２との界面の電気的欠陥１０５，２０５を消滅させるのに効果的に寄与する。
従って、本発明では、シリコン酸化膜１０３，２０２のシリコン酸化膜換算膜厚の増加を抑制しつつ、界面欠陥１０５，２０５を消滅できるプロセスを提案するものである。具体的には、高誘電率ゲート絶縁膜１０２，２０２が露出した状態で、活性化アニールとは別に、酸素雰囲気中で活性化アニール温度よりも低温で、熱処理を実施する。活性化アニール温度が異なる２段階の活性化アニールを実施する場合は、低温側の活性化アニール温度よりもさらに低温で、酸素雰囲気中で熱処理する。更に、この熱処理は、ドーパント活性化温度以下であって５００℃以上の温度で実施することが好ましい。この際、ゲート電極端部だけでなく、中央部分にも十分に酸素供給を行うために、熱処理中の酸素分圧を数Ｔｏｒｒ以上、例えば、１Ｔｏｒｒ以上大気圧以下の範囲に設定することが望ましい。また、上述のように熱処理温度を活性化アニールのような高温で実施すると、界面酸化膜の成長が顕著になり、そのシリコン酸化膜換算膜厚の増加を引き起こす。従って、活性化アニール以下の温度で熱処理を実施することが重要である。この熱処理温度の設定は、高誘電率ゲート絶縁膜材料、膜厚、金属組成、膜密度、窒素濃度等によって最適化する必要があるが、ＨｆＳｉＯＮ膜の場合は７００℃から９５０℃の温度範囲、更に好ましくは、８００℃から９００℃の温度で熱処理を実施することが望ましい。
上述の熱処理工程で、ポリシリコンゲート電極１０４、２０４と高誘電率ゲート絶縁膜１０２、２０２との界面の電気的欠陥１０５、２０５が解消され、ドーパント活性化温度に比べて低い熱処理温度を設定することでポリシリコンゲート電極界面に成長する界面酸化膜１０６、２０６の膜厚を数Åに抑制することが可能である。一方、高誘電率ゲート絶縁膜１０２、２０２を透過した酸素はシリコン基板１０１、２０１との界面（下方）にも供給されるが、高誘電率ゲート絶縁膜１０２、２０２とシリコン基板１０１、２０１との間には、当初から下地酸化膜層１０３、２０３（通常０．５ｎｍ厚以上）が存在するために酸化速度が遅く、高誘電率ゲート絶縁膜１０２、２０２とシリコン基板１０１、２０１との界面の酸化膜厚の増加量は、上方のポリシリコンゲート電極１０４，２０４との界面に成長する酸化膜１０６，２０６の膜厚に比べて無視できる程度となる。その結果、図１（ｂ）及び図２（ｂ）に示すように、上述の追加熱処理工程によってポリシリコン電極１０４、２０４側のみに数Åの界面酸化膜１０６、２０６を形成できる。
また、本発明ではゲート電極端部からポリシリコン界面に酸素を供給しているため、ゲート長（Ｌｇ）が長い（設計寸法が大きな）トランジスタに適用するよりも、ゲート長が０．３μｍ以下と、短いトランジスタに適用すると、より効果が大きい。しかし、ゲート長が長いトランジスタであっても、後述の実施例に示すように、高誘電率ゲート絶縁膜中の酸素拡散距離が長いため、高誘電率ゲート絶縁膜を採用する世代の超高集積デバイスの製造技術として、本発明は有効である。
上記の熱処理工程後、図２に示すように、高誘電率ゲート絶縁膜２０２を加工していない場合には、ドライ又はウエットエッチングで高誘電率ゲート絶縁膜２０２を加工する。
図４（ａ）乃至（ｄ）は図１に示す本発明の第１実施形態に係るトランジスタの製造方法を工程順に示す断面図である。図４（ａ）に示すように、シリコン基板４０１上に下地酸化膜４０３を形成し、下地酸化膜４０３上に高誘電率ゲート絶縁膜４０２を形成し、高誘電率ゲート絶縁膜４０２上にポリシリコンゲート電極４０４を形成する。その後、図４（ｂ）に示すように、ゲート電極４０４、高誘電率ゲート絶縁膜４０２及び下地酸化膜４０３をパターニングし、図１（ａ）、（ｂ）に示したように、所定の熱処理により、ポリシリコンゲート電極４０４と高誘電率ゲート絶縁膜４０６との界面の欠陥４０５を消滅させて、ポリシリコンゲート電極４０４との界面の電気特性を改善する。その後、図４（ｄ）に示すように、ゲート電極４０４をマスクにしてイオン注入することにより、ソース領域４０８及びドレイン領域４０９の低濃度領域を形成し、サイドウォール４０７をゲート電極４０４の側面に形成した後、再度イオン注入して、ソース領域４０８及びドレイン領域４０９の高濃度領域を形成する。その後、ドーパント活性化のための活性化アニール（高温熱処理）工程等を経てトランジスタが完成する。このドーパント活性化のためのアニール（高温熱処理）は、雰囲気中の酸素を排除した条件（不活性ガス雰囲気中）、又は、オフセットスペーサー若しくはサイドウォール４０７を形成して高誘電率ゲート絶縁膜４０２と気相中の酸素を隔離した条件で実施する。これにより、上述の急激な界面酸化反応による酸化膜４０３の膜厚（シリコン酸化膜換算膜厚）の増加を抑えることができる。
また、本発明の半導体装置製造方法は、通常の製品で使用する半導体装置、即ち、同一基板上に形成する全ての素子のゲート長が０．３μｍ以下のトランジスタに、好適に使用される。
以下、本発明の実施例（試験結果）について説明して、本発明の効果を説明する。先ず、ゲート絶縁膜としてＨｆＳｉＯＮ膜を用いてトランジスタを製造した実施例と、トランジスタ特性の評価結果について示す。
ゲート絶縁膜の形成工程は、下地酸化膜４０３（図３参照）として、ＲＴＯ（Rapid Thermal Oxidation）法で形成した膜厚１．５ｎｍのシリコン酸化膜を用いた。この下地酸化膜４０３上にＭＯＣＶＤ法によって膜厚２ｎｍのＨｆＳｉＯ膜４０２を堆積した。Ｈｆ原料ガスとしてはＨＴＢ（Tertiary Butoxy Hafnium）を使用し、Ｓｉ原料としてはシラン又はジシランを使用した。その後、アンモニアガス雰囲気中で６００℃〜８００℃の熱処理を行い、ＨｆＳｉＯ膜中に窒素を導入した。ゲート電極４０４としては膜厚１５０ｎｍのポリシリコン電極を高誘電率ゲート絶縁膜４０２上にＣＶＤ成膜した。更に、リソグラフィー工程及びゲートエッチング工程を施し、高誘電率ゲート絶縁膜４０２がゲート端部に露出した構造を形成した（図３参照）。ポリシリコンゲート電極４０４とＨｆＳｉＯＮゲート絶縁膜４０２との界面の特性改善のための熱処理は、酸素雰囲気中（７．５Ｔｏｒｒ）、９５０℃、１０秒間の条件で実施した。その後、イオン注入及び窒化膜サイドウォール４０７の形成、並びに１０５０℃での活性化アニール工程等を経て、高誘電率ゲート絶縁膜４０２を有するトランジスタを製造した。
図４は上述のトランジスタの特性を評価した結果を示すグラフ図であり、図４の上図は横軸にトランジスタのゲート長（Ｌｇ：対数表示）をとり、縦軸にＰＭＯＳＦＥＴの閾値（Ｖｔｈ）をとって、両者の関係を示す。図４の下図は横軸にＬｇ（対数表示）をとり、縦軸に閾値Ｖｔｈが−０．６Ｖのときのトランジスタのオン電流（Ｉｏｎ）をとって、両者の関係を示すグラフ図である。
図４の上図から、ＨｆＳｉＯＮを搭載したトランジスタでスケールの大きな（ゲート長が長い）条件ではＰＭＯＳＦＥＴの閾値がＳｉＯＮゲート絶縁膜を有する標準トランジスタ（図４上図中の直線参照）と比較して０．５Ｖ以上高い。しかし、通常の製品で使用するゲート長が０．３μｍ（図中、破線で示す）よりも短いトランジスタでは、トランジスタの閾値がＳｉＯＮ標準トランジスタと同程度に改善できた。
一方、オン電流Ｉｏｎはデバイスの微細化の効果を反映してゲート長Ｌｇの減少と共に上昇することが確認された（図４下図参照）。また、このトランジスタのゲートリーク電流は、ＳｉＯＮゲート絶縁膜を有する標準トランジスタの約１／１０００であった。これらのトランジスタ評価結果から、本発明による閾値改善対策を施すことにより、トランジスタの閾値上昇の問題を回避しつつ、高誘電率ゲート絶縁膜導入によるゲートリーク電流低減（低消費電力化）の効果と、トランジスタ微細化によるオン電流増大（高性能化）の効果とを両立することが可能となった。
上記の実施例ではポリシリコン電極と高誘電率ゲート絶縁膜との界面欠陥を９５０℃の熱処理で改善したが、高誘電率ゲート絶縁膜中の酸素拡散速度及びポリシリコン電極との界面酸化反応は高誘電率ゲート絶縁膜の膜厚、金属組成、膜密度及び窒素濃度に依存するため、ゲート絶縁膜材料によって界面特性改善の熱処理工程の最適温度が異なる。しかし、発明の実施の形態で説明したように、ゲート端部から十分な酸素を供給するために、処理雰囲気の酸素（酸化剤）分圧を高くすることが望ましい。また、熱処理温度として適切な温度範囲の下限は、界面欠陥を改善可能な酸化反応が進行するための最低温度であり、熱処理温度として適切な温度範囲の上限は、ポリシリコン電極界面の酸化膜厚（増膜量）が数Åにおさまる条件で決まる。
上述の実施例では界面特性改善のための熱処理を９５０℃で実施したため、上述の特定の成膜条件（下地酸化膜厚：１．５ｎｍ、ＨｆＳｉＯ膜厚：２ｎｍ）で形成したＨｆＳｉＯＮ膜では、閾値シフトの改善とトランジスタ微細化によるオン電流増加を同時に実現することが可能であったが、ＨｆＳｉＯの堆積膜厚が２ｎｍよりも薄い条件で成膜したトランジスタでは、酸素供給が不十分であり、界面欠陥が解消されず、閾値シフトを改善することができなかった。一方、ＨｆＳｉＯ堆積厚が２ｎｍよりも厚い条件で作製したトランジスタでは、酸素供給は十分であったものの、熱処理温度が９５０℃と高いために、ポリシリコン電極界面の酸化膜厚が０．５ｎｍ以上となり、閾値シフトは解消できたが、オン電流が低下するという問題が生じた。
上記の問題点を改善できる製造条件として、実施例２では、種々の条件で成膜したＨｆＳｉＯＮ膜に対して閾値シフト改善効果とオン電流確保の効果を同時に実現する熱処理条件を示す。高誘電率ゲート絶縁膜の成膜条件としては、下地酸化膜厚を０．８〜２ｎｍ、ＨｆＳｉＯ膜厚を１．５〜４ｎｍの範囲で変化させた。ゲート加工後の熱処理条件は５０Ｔｏｒｒ酸素中、８００℃〜９００℃、３０秒間とした。実施例１と同様にしてトランジスタを製造して特性を評価した結果、上記の全ての成膜条件で作製したトランジスタについて、図４に示した結果と同様に、オン電流を劣化させることなく、閾値シフトを改善することができた。
上述の各実施例は、ＨｆＳｉＯＮ高誘電率ゲート絶縁膜を有するトランジスタの製造方法についてのものであるが、Ｈｆに代えてＺｒを含有する金属酸化物（ＺｒＯ２）及びシリケート（ＺｒＳｉＯ）、並びにこれらの窒化膜、並びにＨｆ及びＺｒのアルミネート（ＨｆＡｌＯＮ及びＺｒＡｌＯＮ）についても、本発明は同様の効果を有することが確認された。更に、酸化剤としては酸素分子を用いた実施例について説明したが、ＮＯガス等の酸化剤を用いても本発明の効果を得ることが可能であるし、酸化剤とアルゴン及び窒素等の不活性ガスとの混合ガス雰囲気で、常圧又は減圧条件下で界面特性改善の熱処理を実施しても良い。
また、図４に示したトランジスタ特性では、閾値シフトが顕著なＰＭＯＳＦＥＴの特性のみを示したが、実施例１及び実施例２で示した界面特性改善の熱処理工程を追加することで、ＮＭＯＳＦＥＴの閾値シフトも同時に改善することができた。
一方、集積回路を構成する場合には、目的にあった多種類のトランジスタを同一基板上に作り込む技術が必要となる。つまり、内部回路を構成する素子と入出力部の素子ではトランジスタサイズ（ゲート長）が異なる。現在の最先端デバイスの内部回路を構成するデバイスの設計ルールは１３０ｎｍから９０ｎｍに達しようとしているが、入出力部の設計寸法までを考慮した工程が要求される。図４に示したように、本発明は、ゲート長が極めて短い素子だけでなく、ゲート長が長い素子に対しても、同じ熱処理工程で効果を発揮する点で優れている。特に、今後開発が加速する９０ｎｍノード及び６５ｎｍノードでは、素子寸法（ゲート長）がさらに微細になり、これに対して本発明の有効性が増すと共に、熱処理温度、時間及び酸素分圧の設定が容易となる。

Claims (12)

  1. 基板上にＨｆ、Ｚｒ及びＡｌからなる群から選択された少なくとも一つの元素を含有する金属酸化物薄膜又は金属シリケート薄膜からなるゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、分子中に酸素原子を含む酸化剤の雰囲気中において前記ゲート絶縁膜中に酸素が透過できる状態で熱処理を施す工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記熱処理は、前記ゲート絶縁膜の側面又は表面が露出した状態で実施することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記熱処理は、前記ゲート絶縁膜の側面にスペーサー又はサイドウオールを形成した後に実施することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記酸化剤は、酸素ガスを含むガスであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記酸化剤の雰囲気は、酸素分圧が１Ｔｏｒｒ以上の大気圧下であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記熱処理は、ドーパントの活性化温度以下であって５００℃以上の温度で実施することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記熱処理は、７００乃至９５０℃で実施することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  8. 前記熱処理は、８００乃至９００℃で実施することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記基板はシリコン基板であり、前記シリコン基板の上に、シリコン酸化膜層又はシリコン酸窒化膜層を形成した後、このシリコン酸化膜層又はシリコン酸窒化膜層の上に、前記ゲート絶縁膜を形成することを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記熱処理の後、前記ゲート電極及び前記ゲート絶縁膜の側壁に、シリコン窒化膜又はシリコン酸窒化膜からなるオフセットスペーサー又はサイドウオールを形成し、その後、ドーパントの活性化のための熱処理を実施することを特徴とする請求項１に記載の半導体装置の製造方法。
  11. 前記熱処理の後、酸素を含有しない不活性雰囲気中で、ドーパントの活性化のための熱処理を実施することを特徴とする請求項１に記載の半導体装置の製造方法。
  12. 前記ゲート電極は、前記基板上に形成される全ての半導体装置について、ゲート長が０．３μｍ以下であることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置の製造方法。
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