KR100757645B1 - 반도체 장치 및 상보형 반도체 장치 - Google Patents

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Abstract

고유전체 게이트 절연막을 갖는 초고속 반도체 장치에 있어서, 고유전체 게이트 절연막을 통한 게이트 전극으로부터 Si 기판에의 불순물 원소의 확산이나 고유전체 게이트 절연막으로부터 Si 기판 혹은 게이트 전극에의 금속 원소나 산소의 확산을 억제한다.
고유전체 게이트 절연막을 원자층의 적층에 의해 형성할 때, Si 기판 표면을 산소 원자층에 의해 균일하게 덮고, 그 위에 고유전체막을 고유전체막의 상하가 질소 원자층에 의해 균일하게 덮인 상태에서 형성한다.
도전형, 소자 영역, 게이트 절연막, 게이트 전극, 고유전체 게이트 절연막

Description

반도체 장치 및 상보형 반도체 장치{SEMICONDUCTOR DEVICE AND COMPLEMENTARY SEMICONDUCTOR DEVICE}
도 1의 (a), (b)는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 공정을 나타내는 도면(그 1).
도 2의 (c), (d)는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 공정을 나타내는 도면(그 2).
도 3의 (e)는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 공정을 나타내는 도면(그 3).
도 4의 (f)는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 공정을 나타내는 도면(그 4).
도 5의 (g)는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 공정을 나타내는 도면(그 5).
도 6의 (h)는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 공정을 나타내는 도면(그 6).
도 7의 (i)는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 공정을 나타내는 도면(그 7).
도 8의 (j)는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 공정을 나타 내는 도면(그 8).
도 9는 도 8의 (j)의 구성을 바탕으로, 게이트 누설 전류의 측정을 위해 제작된 시료의 구성을 나타내는 도면.
도 10은 도 9의 시료에 있어서, 도 8의 (j)의 질소 원자층을 형성하지 않은 경우의 누설 전류 특성을 나타내는 도면이다.
도 11은 도 9의 시료에 있어서, 도 8의 (j)의 질소 원자층을 형성한 경우의 누설 전류 특성을 나타내는 도면.
도 12의 (a), (b)는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 공정을 설명하는 도면(그 1).
도 13의 (c), (d)는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 공정을 설명하는 도면(그 2).
도 14의 (e), (f)는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 공정을 설명하는 도면(그 3).
도 15의 (g)는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 공정을 설명하는 도면(그 4).
도 16은 본 발명의 제3 실시예에 의한 CMOS 반도체 장치의 구성을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 11, 21 : Si 기판
2 : SiO2 분자층
3 : SiN 분자층
4 : HfO2층
5, 13 : 폴리실리콘층
10 : 반도체 장치
11A, 11B : 홈
11C, 11D, 22 : 소자 분리 영역
12 : 고유전체 게이트 절연막
13A, 13B, 13C, 24A, 24B : 폴리실리콘 게이트 전극
13a, 13b, 13c : 실리사이드 영역
14A∼14C, 26Lp, 26Ln : LDD 영역
15A∼15C, 26p, 26n : 확산 영역
15a, 15b, 15c, 25a, 25b, 27p, 27n : 실리사이드 영역
20 : CMOS 반도체 장치
20A, 20B : 소자 영역
20W : 웰
23A, 23B : 고유전체 게이트 전극
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 금속 산화물 혹은 금속 실리케이트를 포함하는 고유전체 절연막을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
초고속 동작이 요구되는 CMOSLSI 등의 반도체 집적 회로 장치에서는 반도체 집적 회로 장치를 구성하는 전계 효과형 트랜지스터(MOSFET)가 매우 짧은 게이트 길이를 갖는 것이 요구되고, 이 때문에 MOSFET의 미세화에 대하여 많은 노력이 이루어져 있다.
이와 같이 미세화된 MOSFET에서는, 스케일링 법칙에 의한 요청 때문에 게이트 절연막의 막 두께에 대해서도 제한이 가해져, 예를 들면 게이트 절연막의 막 두께를 산화 막 두께로 환산하여 2.5㎚ 정도 이하로 감소시키는 것이 요구된다.
종래부터, 게이트 절연막으로서, 일반적으로 누설 전류 특성이 양호하고 계면 준위 밀도가 낮은 실리콘 산화막이 사용된다. 그러나 실리콘 산화막을 포함하는 종래의 게이트 절연막에서는, 게이트 절연막의 물리 막 두께의 감소에 따라 직접 터널 전류가 증가하게 되고, 이 때문에 게이트 절연막의 막 두께가 상기한 값보다도 더 감소하면, 터널 전류에 의한 게이트 누설 전류가 큰 문제가 된다. 게이트 누설 전류가 증대하면, 예를 들면 게이트 오프 시에 있어서 실질적인 누설 전류가 생겨서, 반도체 장치의 회로가 정상적으로 동작하지 않거나 소비 전력이 증가하는 등의 문제가 생긴다.
그래서 상기한 문제를 해소하기 위해서, 게이트 절연막의 재료로서 높은 유 전률을 갖는 금속 산화물이나 금속 실리케이트 등의 고유전체막을 사용하는 것이 검토되고 있다.
그러나, 이러한 금속 산화물이나 금속 실리케이트를 이용한 고유전체 게이트 절연막에서는, 게이트 전극에 도핑된 붕소가 고유전체 게이트 절연막으로도 빠져나가는 현상이나, 반도체 장치의 제조 시에 게이트 전극 상에 층간 절연막 등을 형성하는 공정 등에서 사용되는 원료 가스 중의 수소가 고유전체 게이트 절연막을 공격(attack)하는 현상 등에 의해, MOSFET의 동작 특성이 불안정해지는 문제가 생긴다. 또한 실리콘 기판 표면에의 고유전체 게이트 절연막을 포함하는 게이트 구조의 형성 시에, 실리콘 기판과 고유전체 게이트 절연막과의 사이의 계면, 혹은 고유전체 게이트 절연막과 폴리실리콘 게이트 전극과의 사이의 계면에서 실리사이드 형성 등의 반응이 생길 우려가 있다.
종래, 고유전체 게이트 절연막은 직접 터널 전류의 억제에 대하여 주로 검토된 것으로, 소자 구조 중에서의 특성의 안정성에 대한 조사는 충분히 행해졌다고 할 수 없다.
예를 들면 특개 2001-267566호 공보는 Si 기판 표면에 소위 단원자층 퇴적(atomic layer CVD)법에 의해 형성된 단분자층의 SiN층과, 이러한 단분자 SiN층 상에 동일하게 단원자층 퇴적법에 의해 산소 원자층과 Zr 원자층이 반복적으로 형성된 ZrO2층 등의 고유전체층과, 또한 상기 고유전체층 상에 다시 단원자층 퇴적 법에 의해 형성된 단분자층 SiN층을 포함하는 게이트 절연층이 개시된다. 또한 상기 종래 기술에는, Si 기판 표면에 단원자층 퇴적법에 의해 형성된 단분자층의 SiO2층과, 상기 단분자층 SiO2층 상에 마찬가지의 단원자층 퇴적법에 의해 산소 원자층과 Zr 등의 금속 원자층이 반복적으로 형성된 고유전체막과, 또한 상기 고유전체막 상에 다시 단원자층 퇴적법에 의해 형성된 단분자층 SiN층을 포함하는 게이트 절연막이 개시되어 있다.
이러한 고유전체막을 갖는 게이트 절연막은 산화막 환산 막 두께가 작고, 게이트 길이가 예를 들면 0.1㎛ 이하인 초고속 반도체 장치에 사용한 경우에도, 직접 터널 효과에 의한 게이트 누설을 억제할 수 있다.
그러나, 고유전체막의 상하를 SiN 단분자층으로 협지한 구성에서는 Si와 질소의 원자가의 차가 원인으로 Si 기판 표면을 질소 원자에 의해 균일하게 또한 완전하게 덮을 수 없고, 반드시 댕글링 본드가 생기게 된다. 이와 같이 게이트 절연막의 특히 채널 영역이 되는 Si 기판 표면과의 계면에 댕글링 본드가 생기면, 캐리어의 트랩 등에 의해 반도체 장치의 임계 특성이 변화한다.
한편, 상기 종래 기술에 개시된 고유전체막의 상하를 SiO2 단분자층으로 협지한 구성에서는, Si 기판과 게이트 절연막과의 계면에서의 댕글링 본드는 생기지 않지만, 게이트 절연막 중에 질소 원자층이 형성되어 있지 않기 때문에, 폴리실리콘 게이트 전극 중 B 도펀트가 게이트 절연막을 통해 Si 기판 중으로 확산하고, 반도체 장치의 임계 특성을 변화시키는 문제가 생긴다. 또한 이러한 구성에서는 게 이트 절연막 중에 질소 원자층이 포함되지 않은 것에 기인하여, 고유전체막 중의 산소가 용이하게 Si 기판 속으로 확산하고, 채널 영역의 캐리어 이동도가 저하하는 문제가 생긴다. 또한 이러한 구성에서는, Zr 등의 금속 원소가 게이트 절연막을 통과하여 Si 기판에 도달하여 실리사이드 형성 등의 반응을 일으킬 우려가 있다.
이와 같이, 종래의 고유전체 게이트 절연막 구조에서는, Si 기판과의 계면에서의 댕글링 본드 형성 문제, 혹은 고유전체 게이트 절연막을 통과하는 불순물 원소, 산소 혹은 금속 원소의 확산의 문제가 해결되지 못하여, 반도체 장치를 구성해도 소기의 효과를 달성할 수 없다.
그래서 본 발명은 상기한 과제를 해결하는 신규한 반도체 장치 및 그 제조 방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는, 고유전체 게이트 절연막을 갖는 반도체 장치에 있어서, 게이트 전극 등에 도핑된 붕소가 빠져나가는 것을 억제할 수 있고, 제조 시에 이용하는 원료가스 중 수소 등의 환원 분위기의 영향에 의한 특성 변동을 억제할 수 있고, 또한 고유전체 게이트 절연막과 실리콘 기판 혹은 게이트 전극과의 사이의 반응을 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명은 상기한 과제를 Si 결정층을 포함하는 채널 영역과, 상기 채널 영역 상에 형성되고, 상기 Si 결정층 상에 형성된 SiO2층과, 상기 SiO2층 상에 형성된 제1 SiN층과, 상기 제1 SiN층 상에 형성된 고유전체 금속 산화물층과, 상기 고유전체 금속 산화물층 상에 형성된 제2 SiN층을 포함하는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치에 의해 해결한다.
본 발명에 있어서, 상기 SiO2층은 상기 Si 기판 표면을 균일하게 덮는 산소 원자층을 포함하는 것이 바람직하다. 또한 상기 산소 원자층은 1 원자층분의 산소 원자층인 것이 바람직하다. 또한 상기 제1 SiN층은 상기 SiO2층 표면을 균일하게 덮는 질소 원자층을 포함하는 것이 바람직하다. 또한 상기 제1 SiN층 중 상기 질소 원자층은 1원자층분의 질소 원자층인 것이 바람직하다. 또한 상기 SiO2층을 구성하는 상기 산소 원자층 중 산소 원자의 90% 이상이 상기 Si 결정층 표면의 Si 원자와 결합하고 있는 것이 바람직하다. 또한 상기 제1 SiN층에서 상기 질소 원자층 중 질소 원자의 90% 이상이 상기 SiO2층 중 Si 원자와 결합하고 있는 것이 바람직하다. 또한 상기 SiO2층은 약 1 분자층분의 두께를 갖고, 상기 SiN층 및 상기 다른 SiN층은 약 1 분자층의 두께를 갖는 것이 바람직하다. 또한 상기 고유전체 금속 산화물층의 표면은, 산소 원자를 포함하는 산소 원자층에 의해 균일하게 덮여 있는 것이 바람직하다. 상기 제2의 SiN층에서 상기 질소 원자층은 상기 고유전체 금속 산화물층을 균일하게 덮는 질소 원자층을 포함하는 것이 바람직하다. 상기 제2의 SiN층에서 상기 질소 원자층은 1 원자층분의 질소 원자층인 것이 바람직하다. 상 기 제2의 SiN층에서 상기 질소 원자층 중 질소 원자는 주로 상기 고유전체 금속 산화물층 표면을 덮는 산소 원자층 중 산소 원자와 결합하고 있는 것이 바람직하다. 상기 고유전체 금속 산화물층은, 1 원자층분의 산소 원자를 포함하는 산소 원자층과 1 원자층분의 금속 원자를 포함하는 금속 원자층이 교대로 반복된 구조를 갖는 것이 바람직하다. 상기 고유전체 금속 산화물층은 Zr, Hf, Sr, Ba, Ta, Ti, Y, Lr 및 란탄족 금속 원소 중 적어도 하나로부터 선택되는 금속 원소의 산화물 혹은 실리케이트인 것이 바람직하다. 또한 상기 게이트 전극은 폴리실리콘을 포함하는 것이 바람직하다.
본 발명은 또 상기한 과제를, Si 기판과, 상기 Si 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 장치에 있어서, 상기 게이트 절연막은 각각 Si 기판 표면의 Si 원자와 결합한 산소 원자를 포함하는 산소 원자층과, 각각 상기 산소 원자층 중 산소 원자와 결합한 Si 원자를 포함하는 Si 원자층과, 각각 상기 Si 원자층 중 Si 원자와 결합한 질소 원자를 포함하는 질소 원자층과, 각각 상기 질소 원자층 중 질소 원자와 결합한 Si 원자를 포함하는 제1 절연막와, 각각 상기 Si 원자층 중 Si 원자와 결합한 산소 원자를 포함하는 산소 원자층과, 각각 상기 산소 원자층 중 산소 원자와 결합한 금속 원자를 포함하는 금속 원자층과, 각각 상기 금속 원자층 중 금속 원자와 결합한 산소 원자를 포함하는 산소 원자층을 포함하고, 최상부에 금속 원자층 중 금속 원자와 결합한 산소 원자를 포함하는 최상부 산소 원자층을 갖는 제2 절연막과, 각각 상기 최상부 산소 원자층 중 산소 원자와 결합한 Si 원자를 포함하여 상기 최상부 산소 원 자층을 덮는 Si 원자층과, 각각 상기 최상부 산소 원자층을 덮는 상기 Si 원자층 중 Si 원자와 결합한 질소 원자를 포함하는 질소 원자층을 포함하는 제3 절연막으로 구성되는 것을 특징으로 하는 반도체 장치에 의해 해결한다.
본 발명은 또 상기한 과제를, 제1 도전형의 제1 소자 영역과 제2 도전형의 제2 소자 영역이 소자 분리 영역에 의해 구획된 기판과, 상기 기판 상의 상기 제1 영역에 형성된 제1 게이트 절연막과, 상기 기판 상의 상기 제2 영역에 형성된 제2 게이트 절연막과, 상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극과, 상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극을 포함하며, 상기 제1 및 제2 게이트 절연막은, 각각 Si 기판 표면의 Si 원자와 결합한 산소 원자를 포함하는 산소 원자층과, 각각 상기 산소 원자층 중 산소 원자와 결합한 Si 원자를 포함하는 Si 원자층과, 각각 상기 Si 원자층 중 Si 원자와 결합한 질소 원자를 포함하는 질소 원자층과, 각각 상기 질소 원자층 중 질소 원자와 결합한 Si 원자를 포함하는 제1 절연막과, 각각 상기 Si 원자층 중 Si 원자와 결합한 산소 원자를 포함하는 산소 원자층과, 각각 상기 산소 원자층 중 산소 원자와 결합한 금속 원자를 포함하는 금속 원자층과, 각각 상기 금속 원자층 중 금속 원자와 결합한 산소 원자를 포함하는 산소 원자층을 포함하고, 최상부에 금속 원자층 중 금속 원자와 결합한 산소 원자를 포함하는 최상부 산소 원자층을 갖는 제2 절연막과, 각각 상기 최상부 산소 원자층 중 산소 원자와 결합한 Si 원자를 포함하여 상기 최상부 산소 원자층을 덮는 Si 원자층과, 각각 상기 최상부 산소 원자층을 덮는 상기 Si 원자층 중 Si 원자와 결합한 질소 원자를 포함하는 질소 원자층을 포함하는 제3 절연막으로 구성되는 것 을 특징으로 하는 상보형 반도체 장치에 의해 해결한다.
본 발명에 있어서 상기 공정 (e)는 상기 Si 기판 표면에 상기 산소를 포함하는 가스를 공급하는 공정으로부터 개시되고, 상기 Si 기판 표면에 상기 산소를 포함하는 가스를 공급하는 공정으로 종료되는 것이 바람직하다.
본 발명에 따르면, Si 기판 표면을 직접 산소 원자층으로 덮고 있기 때문에, Si 기판 표면을 질소 원자층으로 덮은 경우와 같은 댕글링 본드의 형성이 생기는 일은 없어, 반도체 장치의 전기 특성이 안정된다. 또한 본 발명에 따르면, 고유전체 게이트 절연막 중에 산소 원자층 외에 질소 원자층이 포함되기 때문에, 이러한 질소 원자층은 고유전체 게이트 절연막을 통과하는 B 등의 불순물 원소의 확산, 또한 산소의 확산, 또한 Zr 등의 금속 원소의 확산을 효과적으로 억제하여, 그 결과, Si 기판과 게이트 절연막, 및 게이트 절연막과 게이트 전극과의 계면에서의 반응이 억제되어, 산화막 환산 막 두께가 작은 고유전체 게이트 절연막을 갖는 초고속 반도체 장치를, 안정적으로, 재현성 좋게 제조하는 것이 가능하게 된다.
또한 본 발명의 반도체 장치에서는, Si 기판 표면과 질소 원자층과의 사이에 산소 원자층과 Si 원자층이 개재하기 때문에 질소 원자층이 Si 기판 표면으로부터 이격하여, 그 결과 질소 원자의 고정 전하에 기인하는 반도체 장치의 동작 특성의 변화가 효과적으로 억제된다.
<발명의 실시 형태>
[제1 실시예]
도 1의 (a) ∼ 도 8의 (j)는 Si 기판(1) 상에의 본 발명의 제1 실시예에 의 한 고유전체 게이트 절연막의 형성 공정을 나타낸다.
이하의 설명에서는, 고유전체 게이트 절연막은 원자층 퇴적법에 의해 형성되지만, 이러한 고유전체 게이트 절연막은, 예를 들면 MBE법 등에 따라서 형성하는 것도 가능하다.
도 1의 (a)를 참조하면, Si 기판(1) 표면의 자연 산화막을 제거하고, 기판 표면의 Si 원자를 노출한 후, 도 1의 (b)의 공정에서 전형적으로는 300℃의 기판 온도로 H2O(수증기)를 공급하고, 상기 Si 기판(1) 표면에 H2O 분자를 흡착시킨다. 그 결과 상기 Si 기판(1)의 표면은 1 원자층분의 산소 원자층 OL1에 의해 균일하게 덮어진다. 그 때, 상기 산소 원자층 OL1 중 각각의 산소 원자는 Si 기판 표면의 Si 원자와 결합하고, 또한 상기 산소 원자의 반대측의 결합측에는 수소 원자가 결합한다. 그 결과, 상기 Si 기판(1)의 표면에는 1 분자층분의 두께의 SiO2층(2)이 형성되고, 상기 SiO2 분자층(2)의 표면은 OH기로 덮어진다. 상기 산소 원자층 OL1은 엄밀히 1 원자층일 필요는 없지만, 90% 이상의 산소 원자가 Si 기판 표면의 대응하는 Si 원자와 결합하여, 실질적으로 1 원자층이라고 간주할 수 있다.
다음에 도 2의 (c)의 공정에서 상기 도 1의 (b)의 구조의 표면에 SiCl4 가스를 400℃의 기판 온도로 공급하여, SiCl4 분자층을 흡착시킨다. 그 때, 상기 산소 원자층 OL1 표면의 OH기 중 수소 원자는 SiCl4 분자와 반응하고, HCl의 형태로 제거 되고, 그 결과, 상기 Si 기판의 표면은 1 원자층분의 Si 원자층 SL1로 균일하게 덮어진다. 이와 같이 하여 형성된 Si 원자층 SL1 중 Si 원자의 2개의 결합측은 상기 산소 원자층 OL1 중 2개의 산소 원자와 각각 결합하고, 나머지 2개의 결합측에는 Cl 원자가 각각 결합한다. 상기 Si 원자층 SL1도 엄밀히 1 원자층일 필요는 없지만, 90% 이상의 Si 원자가 산소 원자층 OL1 중 대응하는 산소 원자와 결합하여, 실질적으로 1 원자층이라고 간주할 수 있다.
다음에 도 2의 (d)의 공정에서 상기 도 2의 (c)의 구조의 표면에 NH3 가스를 400℃의 기판 온도로 공급하고, 상기 Si 원자층 중 Si 원자의 각각에, 상기 Cl 원자를 치환함으로써 1 원자층분의 질소 원자를 결합시켜, 1 원자층분의 질소 원자층 NL1을 형성한다. 그 때, 상기 Si 원자층 SL1 중 Si 원자와 결합하고 있는 Cl 원자는 HC1의 형태로 제거된다. 이와 같이 하여 형성된 질소 원자에 있어서는, Si 원자와 결합하지 않은 2개의 결합측에 수소 원자가 각각 결합한다. 도 2의 (d)의 공정에 의해, 상기 1 분자층분의 두께의 SiO2 분자층(2) 상에, 1 분자층분의 두께의 SiN층(3)이 형성된다. 상기 질소 원자층 NL1은 엄밀히 1 원자층일 필요는 없지만, 90% 이상의 질소 원자가 상기 Si 원자층 SL1 중 대응하는 Si 원자와 결합하여, 실질적으로 1 원자층이라고 간주할 수 있다.
다음에 도 3의 (e)의 공정에서 상기 도 2의 (d)의 구조의 표면에 SiCl4 가스를 400℃의 기판 온도로 공급하여, SiCl4 분자를 균일하게 흡착시킨다. 그 때, 상기 질소 원자층 NL1 중 질소 원자와 결합하고 있던 수소 원자는 HCl의 형태로 제거되고, 그 결과, 상기 질소 원자층 NL1의 표면은 1 원자층분의 Si 원자층 SL2에 의해 균일하게 덮어진다. 이와 같이 하여 형성된 Si 원자층 SL2 중 Si 원자의 결합측 중 2개는 상기 질소 원자층 중 2개의 질소 원자와 각각 결합한다. 상기 SiN 분자층 중 Si 원자의 나머지 2개의 결합측에는 Cl 원자가 각각 결합한다. 상기 Si 원자층 SL2도 엄밀히 1 원자층일 필요는 없지만, 90% 이상의 Si 원자가 그 아래의 질소 원자층 NL1 중 대응하는 질소 원자와 결합하여, 실질적으로 1 원자층이라고 간주할 수 있다.
다음에 도 4의 (f)의 공정에서, 도 3의 (e)의 구조의 표면에 수증기(H2O)가 400℃의 기판 온도로 공급되고, 그 결과, 상기 Si 원자층 SL2 중 Si 원자와 결합하고 있던 Cl 원자가 HCl의 형태로 제거되어, 각각 상기 Si 원자층 SL2 중 Si 원자와 결합한 산소 원자를 포함하는 산소 원자층 OL2가 형성된다. 상기 산소 원자층 OL2 중 산소 원자는 상기 Si 원자층 SL2 중 Si 원자와 함께 하나의 SiO2 단분자층을 형성한다고 볼 수도 있지만, 또한 이하에 설명하는 고유전체막의 일부를 구성한다고 볼 수 있다. 상기 산소 원자층 OL2 중 산소 원자의 각각에는 수소 원자가 결합하여 OH기가 형성된다. 상기 산소 원자층 OL2도 엄밀히 1 원자층일 필요는 없지만, 90% 이상의 산소 원자가 Si 원자층 SL2 중의 Si 원자와 결합하여, 실질적으로 1 원자층이라고 간주할 수 있다.
도 5의 (g)의 공정에서 도 4의 (f)의 구조의 표면에 HfCl4 가스가 공급되어, 상기 산소 원자층 OL2 상에 HfCl4 분자가 균일하게 흡착된다. 그 때, 상기 산소 단원자층 OL2 표면에서 OH기를 형성하는 수소 원자는 HfCl4 분자와 반응하여, HCl의 형태로 제거되고, 그 결과, 상기 산소 원자층 OL2는 1 원자층분의 Hf 원자층 HL1로 균일하게 덮어진다. 이와 같이 하여 형성된 Hf 원자층 HL1 중의 Hf 원자의 2개의 결합측은 상기 산소 원자층 OL2 중의 2개의 산소 원자와 각각 결합하고, 나머지 2개의 결합측에는 Cl 원자가 각각 결합한다. 상기 Hf 원자층 HL1도 엄밀히 1 원자층일 필요는 없지만, Hf 원자층 HL1 중의 Hf 원자의 90% 이상은 산소 원자층 OL2 중 대응하는 산소 원자와 결합하여, 실질적으로 1 원자층이라고 간주할 수 있다.
다음에 도 6의 (h)의 공정에서 도 5의 (g)의 구조의 표면에 수증기(H2O)가 400℃의 기판 온도로 공급되고, 그 결과, 상기 Hf 원자층 HL1 중의 Hf 원자와 결합하고 있던 Cl 원자가 HCl의 형태로 제거되고, 각각 상기 Hf 원자층 HL1 중 Hf 원자 와 결합한 산소 원자를 포함하는 산소 원자층 OL3이 형성된다. 상기 산소 원자층 OL3 중 산소 원자는 상기 Hf 원자층 HL1 중 Hf 원자와 함께 하나의 HfO2 단분자층을 형성한다. 또한 상기 산소 원자층 OL3 중 산소 원자의 각각에는 수소 원자가 결합하여 OH기가 형성된다. 상기 산소 원자층 OL3에 있어서도 90% 이상의 산소 원자가 Hf 원자층 HL1 중 대응하는 Hf 원자와 결합하여, 실질적으로 1 원자층이라고 간주할 수 있다.
또한 도 7의 (i)의 공정에서 도 5의 (g)와 도 6의 (h)의 공정을 임의의 횟수 반복함으로써, 상기 HfO2 단분자층 상에, 산소 원자층 OL3 및 Hf 원자층 Hf2를 포함하는 HfO2층(4)이 형성되고, 또한 상기 Hf 원자층 HL2 상에 산소 원자층 OL4가 형성된다. 상기 산소 원자층 OL3 및 Hf 원자층 HL2도 엄밀히 1 원자층일 필요는 없지만, 실질적으로 1 원자층이라고 간주할 수 있다.
또한 도 8의 (j)의 공정에서, 도 7의 (i)의 구조 상에 SiCl4 가스 및 NH3 가스를 순차 공급하고, 상기 산소 원자층 OL4 상에 Si 원자층 SL3과 질소 원자층 NL2 를 포함하는 SiN 단분자층(5)을 형성한다. 상기 Si 원자층 SL3과 질소 원자층 NL2도 엄밀히 1 원자층일 필요는 없지만, 앞의 원자층 OL1∼OL4와 마찬가지로, 실질적으로 1 원자층이라고 간주할 수 있다.
도 1의 (a)∼도 8의 (j)의 공정은, 상기 원자층 OL1로부터 원자층 NL1까지의 두께가 1∼수㎚ 정도가 되도록 형성되고, 이와 같이 하여 형성되어 고유전체 게이트 절연막 상에는 폴리실리콘 등의 게이트 전극이 형성된다.
도 1의 (a)∼도 8의 (j)의 공정에서는, 특히 도 1의 (a)의 공정에서 Si 기판 표면이 직접 산소 원자층 OL1로 균일하게 덮어지기 때문에, 계면에 댕글링 본드나 계면 준위가 형성되지 않아, 매우 고품질의 SiO2 단분자층(2)이 형성된다. 이것에 따라, 반도체 장치가 동작하는 경우에 채널 영역을 캐리어가 고속으로 수송되는 경우에도, 캐리어가 댕글링 본드나 계면 준위에 포획되지 않아 반도체 장치의 임계 특성이 열화하거나 누설 특성이 열화하는 문제를 회피할 수 있다.
또한 도 2의 (d)의 공정에서 상기 SiO2 단분자층(2) 상에 SiN 단분자층(3)이 형성되기 때문에, 도 5의 (g)∼도 7의 (i)의 공정에서 HfO2층을 이러한 SiN층(3) 상에 형성한 경우, 상기 HfO2 층 중 Hf 및 산소가 Si 기판 중에 확산하는 것이 효과적으로 억제된다. 또한 이러한 구성에서는, SiN 단분자층 중 N 원자층이 Si 기판 표면으로부터 상기 산소 원자층 OL1 및 Si 원자층 SL1의 분만큼 이격되어 형성되기 때문에, N 원자가 갖는 고정 전하에 의한 반도체 장치의 임계 특성의 변동이 회피된다. 또한, 마찬가지로, 본 실시예에서는 상기 HfO2층 상에 상기 질소 원자층 NL2를 포함하는 SiN 분자층이 형성되어 있기 때문에, 상기 HfO2층으로부터 폴리실리콘 게 이트 전극으로의 Hf및 산소의 확산이 효과적으로 억제된다. 또한, 상기 폴리실리콘 게이트 전극으로부터 상기 Si 기판으로의 B 등의 도펀트 확산도 효과적으로 억제된다.
도 8의 (j)의 구성의 고유전체 게이트 절연막에서는, 상기 HfO2층의 적층을 포함하는 고유전체막의 최하면 및 최상면에 산소 원자층 OL2 및 OL4가 형성되어 있는 것은 중요하다. 이에 따라, Hf 원자는 네개의 산소 원자에 의해 배위되는 것으로 되지만, 그 결과, Hf 원자는 안정적으로 4가의 상태를 유지할 수 있어, 환원 등에 의한 산소 결손의 발생을 억제하는 것이 가능하게 된다.
본 실시예에 있어서, 상기 산소 원자층 OL1 및 Si 원자층 SL1은 임의의 횟수반복시키는 것이 가능하다. 마찬가지로 상기 질소 원자층 NL1과 Si 원자층 SL2도 임의의 횟수 반복시키는 것이 가능하다. 그러나, 유전률이 낮은 SiO2층의 두께가 HfO2층밑에서 증대하면, 높은 유전률의 HfO2를 사용한 효과가 감소하기 때문에, SiO2층의 막 두께의 증대에는 자연히 한계가 있다.
또 상기 고유전체막으로서는 HfO2 이외에 ZrO2를 사용하는 것도 가능하지만, ZrO2는 반도체 프로세스로 사용되는 온도에 있어서 마르텐사이트(Martensite)형의 상전이를 일으킬 우려가 있기 때문에, 상전이 온도가 높은 HfO2를 사용하는 쪽이 보다 바람직하다.
또한, 상기 고유전체막으로서는, Sr, Ba, Ta, Ti, Y, Lr 및 란탄족 금속 원소의 산화물 혹은 실리케이트를 사용하는 것이 가능하다.
도 9는, 이와 같이 하여 형성된 고유전체 게이트 절연막 상에 폴리실리콘층(6)을 전극으로서 형성한 구성을 나타낸다.
도 10 및 도 11은 도 9의 시료에 대하여 행한 누설 전류 특성의 측정 결과를 나타낸다. 단, 도 10의 결과는, 도 8의 (j)에서의 질소 원자층 NL1 및 NL2를 생략한 경우를 나타낸다. 이것에 대하여, 도 11의 경우에는, 상기 질소 원자층 NL1 및 NL2을, 각각 도 2의 (d) 및 도 8의 (j)의 공정에서, NH3 가스에 의한 열 처리를 650℃에서 행함으로써 형성하고, 상기 산소 원자층 및 질소 원자층은 합계 약 1㎚의 막 두께가 되도록 형성된다. 어느 경우에도, 상기 HfO2층은 전체 3㎚의 막 두께를 갖고, 층 형성 후에 700℃에서 30초간 급속 열 처리를 행하고, 또한 폴리실리콘 전극을 590℃에서 형성한 후, 도펀트의 활성화 열 처리에 대응하여 1000℃에서 5초간의 열 처리을 행한다. 도면 중, 다른 곡선은 다른 시료의 결과를 나타낸다.
도 10을 참조하면, 이 경우에는 누설 전류 밀도 Jg는 +1V의 인가 전압에서 0.43∼55A㎝-2인데 대하여, 도 11의 경우에는 누설 전류 밀도 Jg는 +1V의 인가 전압에 있어서 0.84∼7.88×10-5A㎝-2로 현저히 감소하는 것을 알 수 있다. 또한 도 11의 경우, 산화층 환산층두께는 1.77 내지 1.84㎚였다.
이와 같이, 본 발명에 따르면, Si 기판 표면을 산소 원자층으로 덮고, 다시 고유전률층의 상하를 질소 원자층으로 덮음으로써, 고유전체 게이트 절연층의 누설 전류 특성을 크게 향상시키는 것이 가능하다.
[제2 실시예]
도 12의 (a)∼도 15의 (g)는 본 발명의 제2 실시예에 의한 반도체 장치(10)의 제조 공정을 나타낸다.
도 12의 (a)를 참조하면, p형의 (100) 면방위를 갖는 Si 기판(11) 상에는 열 산화 처리에 의해 열 산화층(11a)이 형성되고, 다시 CVD법에 의해 SiN막(11b)이 상기 열 산화막(11a) 상에 형성된다.
또한 도 12의 (a)의 공정에서는 상기 SiN막(11b)을 드라이 에칭법에 의해 패터닝하여 소자 분리 영역에 대응하여 개구부를 형성하고, 상기 SiN막(11b)을 마스크로 하여 상기 열 산화막(11a)을 드라이 에칭법에 의해 패터닝하여 Si 기판(11)을 노출하는 개구부를 형성한다. 또한 상기 노출된 Si 기판(11)을 상기 SiN막(11b)을 마스크로 한 웨트 에칭에 의해 에칭하고, 상기 개구부에 대응하여 경사 측벽면에 구획된 소자 분리홈(11A, 11B)을 형성한다.
다음에 도 12의 (b)의 공정에서 도 12의 (a)의 구조를 열 산화 처리하고, 상기 소자 분리홈(11A, 11B)의 측벽면 및 저면에 도시를 생략한 라이너 산화막을 형성한 후, 상기 소자 분리홈(11A, 11B)을 CVD-SiO2막으로 충전하고, 또한 CMP법에 의해 상기 CVD-SiO2막 및 그 아래의 SiN막(11b), 또한 그 아래의 열 산화막(11a)을 CMP 법에 의해 연마 제거하고, 상기 소자 분리홈(11A, 11B)을 충전하는 SiO2 소자 분리 영역(11C, 11D)을 형성한다.
또한 도 12의 (b)의 공정에서는, 노출된 Si 기판(11)의 표면을 희생 산화하고, 또한 형성된 희생 산화막을 HF 처리에 의해 제거함으로써, 신선한 Si 기판 표면을 노출한다.
다음에 도 13의 (c)의 공정에서, 상기 Si 기판(11) 표면에 먼저 도 1의 (a)∼도 8의 (j)로 설명한 처리를 행하고, 도 8의 (j)에 도시한 층 구조의 게이트 절연막(12)을 형성한다.
다음에 도 13의 (d)의 공정에서 상기 게이트 절연막(12) 상에 폴리실리콘층(13)을 퇴적하여, 도 9와 마찬가지의 구성을 형성한다.
다음에 도 14의 (e)의 공정에서 상기 폴리실리콘막(13) 및 게이트 절연막(12)을 패터닝하여, 폴리실리콘 게이트 전극(13A, 13B, 13C)을 형성한다.
도 14의 (e)의 공정에서는 또한 상기 폴리실리콘 게이트 전극(13A∼13C)을 마스크로 하여 n형 불순물의 이온 주입을 행하고, 상기 Si 기판(11) 중, 상기 게이트 전극(13A)의 양측에 LDD 확산 영역(14A)을, 또한 상기 게이트 전극(13B)의 양측에 LDD 확산 영역(14B)을, 또한 상기 게이트 전극(13C)의 양측에 LDD 확산 영역(14C)을 형성한다.
도 14의 (e)의 공정에서는, 또한 상기 게이트 전극(13A, 13B, 13C)의 측벽에 측벽 절연막을 형성하고, 상기 게이트 전극(13A∼13C) 및 측벽 절연막을 마스크로 하여 이온 주입을 행하고, 상기 LDD 확산 영역(14A, 14B, 14C)의 각각의 외측에, 확산 영역(15A, 15B, 15C)을 형성한다.
또한 도 14의 (f)의 공정에서는 상기 게이트 전극(13A∼13C) 및 확산 영역(15A∼15C)의 표면에 살리사이드 공정에 의해 CoSi2 등의 저저항 실리사이드층(13a∼13c, 15a∼15c)을 각각 형성한다.
마지막으로 도 15의 (g)의 공정에서 도 15의 (f)의 구조 상에, 상기 게이트 전극(13A∼13C)을 덮도록 SiN막(16)이 CVD법에 의해 형성되며, 또한 상기 SiN막(16) 상에 층간 절연막(17)이 형성된다.
도 15의 (g)의 공정에서는, 상기 층간 절연막(17)이 또한 CMP법에 의해 평탄화되고, 상기 확산 영역(15A∼15C)을 노출하는 컨택트홀을 형성한 후, 상기 컨택트홀에, 상기 확산 영역(15A∼15C)과 각각 컨택트하도록, 컨택트 플러그(18A∼18C)를 형성한다.
본 발명의 반도체 장치는 도 13의 (c)의 공정에서 게이트 절연막(12)으로서 고유전체 게이트 절연막을 형성하기 때문에, 게이트 길이가 0.1㎛ 이하로 단축되고, 따라서 매우 얇은 게이트 절연막이 요구되는 경우에도, 1∼수㎚의 물리 막 두께로 형성할 수 있어, 직접 터널 효과에 의한 게이트 누설 전류를 억제할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 게이트 절연막(12)으로서, 채널 영역을 구성하는 Si 기판(11)에 직접 접하는 부분에 산소 원자층을 형성하기 때문에, 기판과 게이트 절연막의 계면에 댕글링 본드나 계면 단위가 형성되지 않아, 안정된 임계 특성이 얻어진다.
또한 본 발명의 반도체 장치에서는, 고유전체막의 상하를 질소 원자층으로 협지하고 있기 때문에, 고유전체막 중의 금속 원소나 산소가 Si 기판(11) 혹은 폴리실리콘 게이트 전극(13A∼13C)로 확산하지 않아, 양호한 임계 특성이 보증된다. 또한 폴리실리콘 게이트 전극으로부터 Si 기판으로의, 게이트 절연막(12)을 통한 도펀트 불순물 원소의 확산도 억제되어 임계 특성의 변동이 억제된다.
또한 본 실시예에서는 상기 질소 원자층이 Si 기판 표면이 상기 산소 원자층 및 Si 원자층에 의해 이격된 위치에 형성되기 때문에, 질소 원자의 고정 전하에 의한 임계 특성의 변동을 억제할 수 있다.
또한 본 실시예에서는, 상기 고유전체층의 상하면이 산소 원자층으로 종단되어 있기 때문에, 고유전체층 중 Zr나 Hf 등의 금속 원소의 원자가가 안정되어, 비유전률의 저하 등의 문제를 회피할 수 있다.
[제3 실시예]
도 16은 본 발명의 제3 실시예에 의한 CMOS 반도체 장치(20)의 구성을 나타낸다.
도 16을 참조하면, CMOS 반도체 장치(20)는 소자 분리 영역(22A, 22B)에 의해, p 채널 MOS 영역(20A)와 n 채널 MOS 영역(20B)으로 분할된 p형 Si 기판(21) 상에 형성되고, 상기 p 채널 MOS 영역(20A)에는 n형 웰(20W)이 형성된다.
상기 소자 영역(20A) 상에는 채널 영역에 대응하여, 앞의 도 8의 (j)와 마찬가지인 층 구조의 고유전체 게이트 절연막(23A)이 형성되고, 상기 게이트 절연막(23A) 상에는 B로 도핑된 폴리실리콘 게이트 전극(24A)이 형성된다. 또한 상기 폴리실리콘 게이트 전극(24A) 상에는 살리사이드 공정에 의해 형성된 실리사 이드층(25A)이 형성된다. 또한 상기 폴리실리콘 게이트 전극(25A)의 양측에는 측벽 절연막이 형성된다.
상기 소자 영역(20A)에서는 상기 웰(20W) 중에, 상기 게이트 전극(24A)의 양측 벽면에 대응하여, B의 이온 주입에 의해 p형의 LDD 영역(26Lp)이 형성되고, 또한 측벽 절연막의 외측에 p+형 확산 영역(26p)이 형성된다. 또한 상기 p+형 확산 영역의 표면에는 실리사이드 저저항층(27p)이 형성된다.
마찬가지로 상기 소자 영역(20B)에서는 채널 영역에 대응하여, 앞의 도 8의 (j)와 마찬가지인 층 구조의 고유전체 게이트 절연막(23B)이 형성되고, 상기 게이트 절연막(23B) 상에는 As 혹은 P로 도핑된 폴리실리콘 게이트 전극(24B)이 형성된다. 또한 상기 폴리실리콘 게이트 전극(24B) 상에는 살리사이드 공정에 의해 형성된 실리사이드층(25B)이 형성된다. 또한 상기 폴리실리콘 게이트 전극(25B)의 양측에는 측벽 절연막이 형성된다.
상기 소자 영역(20B)에서는 상기 게이트 전극(24B)의 양측 벽면에 대응하여, As 또는 P의 이온 주입에 의해 n형의 LDD 영역(26Ln)이 형성되고, 또한 측벽 절연막의 외측에 n+형 확산 영역(26n)이 형성된다. 또한 상기 n+형 확산 영역(26n)의 표면에는 실리사이드 저저항층(27n)이 형성된다.
이러한 구성의 CMOS 장치에서는, 도 8의 (j)에 도시한 구조의 고유전체 게이트 절연막을 사용함으로써, p 채널 MOS 트랜지스터 및 n 채널 MOS 트랜지스터의 각각을 0.1㎛ 이하의 매우 짧은 게이트 길이로 형성하고, 이에 따라서 게이트 절연막 의 산화막 환산 막 두께를 감소시킨 경우에도, 게이트 절연막(23A, 23B)를 1∼수㎚의 물리 막 두께로 형성할 수 있어, 터널 전류에 의한 게이트 누설 전류의 증대를 회피할 수 있다.
도 8의 (j)의 구조의 고유전체 게이트 절연막에서는, 막 중에 질소 원자층 NL1 및 NL2가 형성되어 있기 때문에, 게이트 절연막(23A, 23B)을 통한 산소나 Hf 혹은 Zr 등의 금속 원소의 확산은 효과적으로 억제된다. 또한 Si 채널 영역에 접하는 부분에 고품질의 SiO2 분자층이 형성되기 때문에, Si 기판과 게이트 절연막과의 사이의 계면에서의 댕글링 본드나 계면 준위의 형성이 회피되고, 안정된 임계 특성이 얻어진다. 또한 질소 원자층 NL1이 Si 기판 표면으로부터 이격되어 형성되기 때문에, 질소 원자의 고정 전하에 의한 임계 특성의 변동도 회피된다.
특히 도 16의 CMOS 반도체 장치에서는, p형으로 도핑된 폴리실리콘 게이트 전극(24A)을 사용하는 p 채널 MOS 트랜지스터에 있어서, 상기 질소 원자층 NL1 및 NL2의 형성에 의해, 폴리실리콘 전극(24A)으로부터의 B의 Si 기판(21)으로의 확산이 억제되어, 임계 특성의 변동을 가져오는 채널 영역의 도핑이 회피된다.
이상, 본 발명을 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이러한 특정한 실시예에 한정되지는 않고, 특허 청구의 범위에 기재한 요지 내에서 여러가지 변형 및 변경이 가능하다.
(부기 1) Si 결정층을 포함하는 채널 영역과,
상기 채널 영역 상에 형성되고, 상기 Si 결정층 상에 형성된 SiO2층과, 상기 SiO2층 상에 형성된 제1 SiN층과, 상기 제1 SiN층 상에 형성된 고유전체 금속 산화물층과, 상기 고유전체 금속 산화물층 상에 형성된 제2 SiN층을 포함하는 게이트 절연막과,
상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 SiO2층은 상기 Si 기판 표면을 균일하게 덮는 산소 원자층을 포함하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 산소 원자층은, 1 원자층분의 산소 원자층인 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 4) 상기 제1 SiN층은 상기 SiO2층 표면을 균일하게 덮는 질소 원자층을 포함하는 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치.
(부기 5) 상기 제1 SiN층에서 상기 질소 원자층은 1 원자층분의 질소 원자층인 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 6) 상기 SiO2층에서 상기 산소 원자층 중 산소 원자의 90% 이상이 상기 Si 결정층 표면의 Si 원자와 결합하는 것을 특징으로 하는 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치.
(부기 7) 상기 제1 SiN층에서 상기 질소 원자층 중 질소 원자의 90% 이상이 상기 SiO2층 중 Si 원자와 결합하는 것을 특징으로 하는 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치.
(부기 8) 상기 SiO2층은 약 1 분자층분의 두께를 갖고, 상기 SiN층 및 상기 다른 SiN층은 약 1 분자층의 두께를 갖는 것을 특징으로 하는 부기 1 내지 7 중 어느 하나에 기재된 반도체 장치.
(부기 9) 상기 고유전체 금속 산화물층의 표면은 산소 원자를 포함하는 산소 원자층으로 균일하게 덮여 있는 것을 특징으로 하는 부기 1 내지 8 중 어느 하나에 기재된 반도체 장치.
(부기 10) 상기 제2 SiN층에서 상기 질소 원자층은 상기 고유전체 금속 산화물층을 균일하게 덮는 질소 원자층을 포함하는 것을 특징으로 하는 부기 1 내지 9 중 어느 하나에 기재된 반도체 장치.
(부기 11) 상기 제2 SiN층에서 상기 질소 원자층은 1 원자층분의 질소 원자층인 것을 특징으로 하는 부기 10에 기재된 반도체 장치.
(부기 12) 상기 제2 SiN층에서 상기 질소 원자층 중 질소 원자는 주로 상기 고유전체 금속 산화물층 표면을 덮는 산소 원자층 중 산소 원자와 결합하는 것을 특징으로 하는 부기 9에 기재된 반도체 장치.
(부기 13) 상기 고유전체 금속 산화물층은 1 원자층분의 산소 원자를 포함하는 산소 원자층과 1 원자층분의 금속 원자를 포함하는 금속 원자층이 교대로 반복 되는 구조를 갖는 것을 특징으로 하는 부기 1 내지 12 중 어느 하나에 기재된 반도체 장치.
(부기 14) 상기 고유전체 금속 산화물층은, Zr, Hf, Sr, Ba, Ta, Ti, Y, Lr 및 란탄족 금속 원소 중 적어도 하나로부터 선택되는 금속 원소의 산화물 혹은 실리케이트인 것을 특징으로 하는 부기 1 내지 13 중 어느 하나에 기재된 반도체 장치.
(부기 15) 상기 게이트 전극은 폴리실리콘을 포함하는 것을 특징으로 하는 부기 1 내지 14 중 어느 하나에 기재된 반도체 장치.
(부기 16) Si 기판과,
상기 Si 기판 상에 형성된 게이트 절연막과,
상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 반도체 장치에 있어서,
상기 게이트 절연막은,
각각 Si 기판 표면의 Si 원자와 결합한 산소 원자를 포함하는 산소 원자층과, 각각 상기 산소 원자층 중 산소 원자와 결합한 Si 원자를 포함하는 Si 원자층과, 각각 상기 Si 원자층 중 Si 원자와 결합한 질소 원자를 포함하는 질소 원자층과, 각각 상기 질소 원자층 중 질소 원자와 결합한 Si 원자를 포함하는 제1 절연막과,
각각 상기 Si 원자층 중 Si 원자와 결합한 산소 원자를 포함하는 산소 원자층과, 각각 상기 산소 원자층 중 산소 원자와 결합한 금속 원자를 포함하는 금속 원자층과, 각각 상기 금속 원자층 중 금속 원자와 결합한 산소 원자를 포함하는 산소 원자층을 포함하고, 최상부에 금속 원자층 중 금속 원자와 결합한 산소 원자를 포함하는 최상부 산소 원자층을 갖는 제2 절연막과,
각각 상기 최상부 산소 원자층 중 산소 원자와 결합한 Si 원자를 포함하여 상기 최상부 산소 원자층을 덮는 Si 원자층과, 각각 상기 최상부 산소 원자층을 덮는 상기 Si 원자층 중 Si 원자와 결합한 질소 원자를 포함하는 질소 원자층을 포함하는 제3 절연막으로 구성되는 것을 특징으로 하는 반도체 장치.
(부기 17) 제1 도전형의 제1 소자 영역과 제2 도전형의 제2 소자 영역이 소자 분리 영역에 의해 구획된 기판과,
상기 기판 상의 상기 제1 영역에 형성된 제1 게이트 절연막과,
상기 기판 상의 상기 제2 영역에 형성된 제2 게이트 절연막과,
상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극과,
상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극을 포함하며,
상기 제1 및 제2 게이트 절연막은,
각각 Si 기판 표면의 Si 원자와 결합한 산소 원자를 포함하는 산소 원자층과, 각각 상기 산소 원자층 중 산소 원자와 결합한 Si 원자를 포함하는 Si 원자층과, 각각 상기 Si 원자층 중 Si 원자와 결합한 질소 원자를 포함하는 질소 원자층과, 각각 상기 질소 원자층 중 질소 원자와 결합한 Si 원자를 포함하는 제1 절연막과,
각각 상기 Si 원자층 중 Si 원자와 결합한 산소 원자를 포함하는 산소 원자 층과, 각각 상기 산소 원자층 중 산소 원자와 결합한 금속 원자를 포함하는 금속 원자층과, 각각 상기 금속 원자층 중 금속 원자와 결합한 산소 원자를 포함하는 산소 원자층을 포함하여, 최상부에 금속 원자층 중 금속 원자와 결합하는 산소 원자를 포함하는 최상부 산소 원자층을 갖는 제2 절연막과,
각각 상기 최상부 산소 원자층 중 산소 원자와 결합한 Si 원자를 포함하여 상기 최상부 산소 원자층을 덮는 Si 원자층과, 각각 상기 최상부 산소 원자층을 덮는 상기 Si 원자층 중 Si 원자와 결합한 질소 원자를 포함하는 질소 원자층을 포함하는 제3 절연막으로 구성되는 것을 특징으로 하는 상보형 반도체 장치.
(부기 18) 반도체 장치의 제조 방법에 있어서,
(a) Si 기판 표면에 Si의 기상 원료를 공급하여, 1 분자층분의 Si 원료 분자를 흡착시키는 공정과,
(b) 상기 공정 (a) 후에, 상기 Si 원료 분자를 흡착한 Si 기판 표면에 산소를 포함하는 가스를 공급하고, 상기 흡착된 Si의 원료 분자를 산화하여, 상기 Si 기판 표면에 SiOz 분자층을 형성하는 공정과,
(c) 상기 공정 (b) 후에, 상기 SiO2 분자층으로 덮인 상기 Si 기판 표면에 Si의 기상원료를 공급하고, 1 분자층분의 Si 원료 분자를 흡착시키는 공정과,
(d) 상기 공정 (c) 후, 상기 Si 원료 분자를 흡착한 상기 Si 기판 표면에 질소를 포함하는 가스를 공급하고, 상기 흡착된 Si의 원료 분자를 질화하여, 상기 Si 기판 표면에 SiN 분자층을 형성하는 공정과,
(e) 상기 공정 (d) 후에, 상기 SiN 분자층으로 덮인 상기 Si 기판 표면에, 산소를 포함하는 가스와 금속 원소를 포함하는 원료 가스를 교대로 공급하여, 고유전체 금속 산화막을 형성하는 공정과,
(f) 상기 공정 (e) 후에, 상기 고유전체 금속 산화막으로 덮인 상기 기판 표면에 Si의 기상원료를 공급하고, 1 분자층분의 Si 원료 분자를 흡착시키는 공정과,
(g) 상기 공정 (f) 후에, 상기 Si 원료 분자층으로 덮인 상기 기판 표면에 질소를 포함하는 가스를 공급하고, 상기 흡착된 Si의 원료 분자를 질화하여, 상기 Si 기판 표면에 SiN 분자층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 19) 상기 공정 (e)는, 상기 Si 기판 표면에 상기 산소를 포함하는 가스를 공급하는 공정으로부터 개시되고, 상기 Si 기판 표면에 상기 산소를 포함하는 가스를 공급하는 공정으로 종료되는 것을 특징으로 하는 부기 18에 기재된 반도체 장치의 제조 방법.
본 발명에 따르면, Si 기판 표면을 직접 산소 원자층으로 덮고 있기 때문에, Si 기판 표면을 질소 원자층으로 덮은 경우와 같은 댕글링 본드의 형성이 생기지 않아, 반도체 장치의 전기 특성이 안정된다. 또한 본 발명에 따르면, 고유전체 게이트 절연막 중에 산소 원자층 외에 질소 원자층이 포함되기 때문에, 이러한 질소 원자층은 고유전체 게이트 절연막을 통과하는 B 등의 불순물 원소의 확산, 또한 산소의 확산, 또한 Zr 등의 금속 원소의 확산을 효과적으로 억제하여, 그 결과, Si 기판과 게이트 절연막, 및 게이트 절연막과 게이트 전극과의 계면에서의 반응이 억제되어, 산화막 환산 막 두께가 작은 고유전체 게이트 절연막을 갖는 초고속 반도체 장치를, 안정적으로 재현성 좋게 제조하는 것이 가능하게 된다.
또한 본 발명의 반도체 장치에서는, Si 기판 표면과 질소 원자층과의 사이에 산소 원자층과 Si 원자층이 개재하기 때문에 질소 원자층이 Si 기판 표면으로부터 이격하고, 그 결과, 질소 원자의 고정 전하에 기인하는 반도체 장치의 동작 특성의 변화가 효과적으로 억제된다.

Claims (11)

  1. Si 결정층을 포함하는 채널 영역과,
    상기 채널 영역 상에 형성되고, 상기 Si 결정층 상에 형성된 Si0층과, 상기 SiO 층 상에 형성된 제1 SiN층과, 상기 제1 SiN층 상에 형성된, 고유전체 금속 산화물층과, 상기 고유전체 금속 산화물층 상에 형성된 제2 SiN층을 포함하는 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 SiO층은 상기 Si 기판 표면을 균일하게 덮는 산소 원자층을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 SiN층은 상기 SiO 층 표면을 균일하게 덮는 질소 원자층을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 고유전체 금속 산화물층의 표면은 산소 원자를 포함하는 산소 원자층으로 균일하게 덮여 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 SiN층에서 상기 질소 원자층은 상기 고유전체 금속 산화물층을 균일하게 덮는 질소 원자층을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 SiN층에서 상기 질소 원자층 중의 질소 원자는, 상기 고유전체 금속 산화물층 표면을 덮는 산소 원자층 중의 산소 원자와 결합하는 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 고유전체 금속 산화물층은 1 원자층분의 산소 원자를 포함하는 산소 원자층과 1 원자층분의 금속 원자를 포함하는 금속 원자층이 교대로 반복된 구조를 갖는 것을 특징으로 하는 반도체 장치.
  8. Si 기판과,
    상기 Si 기판 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극을 포함하며,
    상기 게이트 절연막은,
    각각 Si 기판 표면의 Si 원자와 결합한 산소 원자를 포함하는 산소 원자층과, 각각 상기 산소 원자층 중 산소 원자와 결합한 Si 원자를 포함하는 Si 원자층과, 각각 상기 Si 원자층 중 Si 원자와 결합한 질소 원자를 포함하는 질소 원자층과, 각각 상기 질소 원자층 중 질소 원자와 결합한 Si 원자를 포함하는 제1 절연막과,
    각각 상기 Si 원자층 중 Si 원자와 결합한 산소 원자를 포함하는 산소 원자층과, 각각 상기 산소 원자층 중 산소 원자와 결합한 금속 원자를 포함하는 금속 원자층과, 각각 상기 금속 원자층 중 금속 원자와 결합한 산소 원자를 포함하는 산소 원자층을 포함하여, 최상부에 금속 원자층 중 금속 원자와 결합한 산소 원자를 포함하는 최상부 산소 원자층을 갖는 제2 절연막과,
    각각 상기 최상부 산소 원자층 중 산소 원자와 결합한 Si 원자를 포함하여 상기 최상부 산소 원자층을 덮는 Si 원자층과, 각각 상기 최상부 산소 원자층을 덮는 상기 Si 원자층 중 Si 원자와 결합한 질소 원자를 포함하는 질소 원자층을 포함하는 제3 절연막으로 구성되는 것을 특징으로 하는 반도체 장치.
  9. 제1 도전형의 제1 소자 영역과 제2 도전형의 제2 소자 영역이 소자 분리 영역에 의해 구획된 기판과,
    상기 기판 상의 상기 제1 영역에 형성된 제1 게이트 절연막과,
    상기 기판 상의 상기 제2 영역에 형성된 제2 게이트 절연막과,
    상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극과,
    상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극을 포함하며,
    상기 제1 및 제2 게이트 절연막은,
    각각 Si 기판 표면의 Si 원자와 결합한 산소 원자를 포함하는 산소 원자층과, 각각 상기 산소 원자층 중 산소 원자와 결합한 Si 원자를 포함하는 Si 원자층과, 각각 상기 Si 원자층 중 Si 원자와 결합한 질소 원자를 포함하는 질소 원자층과, 각각 상기 질소 원자층 중 질소 원자와 결합한 Si 원자를 포함하는 제1 절연막과,
    각각 상기 Si 원자층 중 Si 원자와 결합한 산소 원자를 포함하는 산소 원자층과, 각각 상기 산소 원자층 중 산소 원자와 결합한 금속 원자를 포함하는 금속 원자층과, 각각 상기 금속 원자층 중 금속 원자와 결합한 산소 원자를 포함하는 산소 원자층을 포함하여, 최상부에 금속 원자층 중 금속 원자와 결합한 산소 원자를 포함하는 최상부 산소 원자층을 갖는 제2 절연막과,
    각각 상기 최상부 산소 원자층 중 산소 원자와 결합한 Si 원자를 포함하여 상기 최상부 산소 원자층을 덮는 Si 원자층과, 각각 상기 최상부 산소 원자층을 덮는 상기 Si 원자층 중 Si 원자와 결합한 질소 원자를 포함하는 질소 원자층을 포함하는 제3 절연막으로 구성되는 것을 특징으로 하는 상보형 반도체 장치.
  10. 제2항에 있어서,
    상기 SiO층에서, 상기 산소 원자층 중 산소 원자의 90% 이상이, 상기 Si 결정층 표면의 Si 원자와 결합하고 있는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 Si 결정층은, (100) 면방위를 갖는 것을 특징으로 하는 반도체 장치.
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