JP4185057B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置とその製造方法に関し、特に高誘電率のゲート絶縁膜を有する半導体装置とその製造方法に関する。
半導体集積回路装置に用いられる代表的半導体素子として、ＭＯＳトランジスタを代表とする絶縁ゲート（ＩＧ）型電界効果トランジスタ（ＦＥＴ）が広く用いられている。半導体集積回路装置の高集積化のために、ＩＧ−ＦＥＴはスケーリング則に従って微細化されてきた。微細化は、ゲート絶縁膜を薄くする、ゲート長を短くする、等ＩＧ−ＦＥＴの各寸法を縮小し、微細化した素子の性能を正常に保ち、性能を向上することを可能とする。
次世代のＭＯＳトランジスタにおいては、ゲート長をサブ１００ｎｍにするとともに、ゲート酸化膜の厚さは２ｎｍ以下に薄膜化することが要求される。この膜厚は直接トンネル電流が流れ始める厚さであり、ゲートリーク電流が増加し、消費電力が増大することになる。ゲート絶縁膜として酸化シリコンを用いる限り微細化に限界が生じる。ゲート絶縁膜を貫通するトンネル電流を抑制するためには、厚いゲート絶縁膜を用いることが望まれる。
ゲート絶縁膜を酸化シリコン膜に換算したときの膜厚（ＥＯＴ：equivalent oxidethickness）を２ｎｍ以下としつつ、物理的膜厚を増大させるため、酸化シリコンよりも誘電率の高い高誘電率絶縁材料をゲート絶縁膜に用いる提案がなされている。酸化シリコンの比誘電率は、成膜方法にもよるが、約３．５〜４．５（例えば３．９）と言われている。窒化シリコンは酸化シリコンより高い誘電率を有し、比誘電率は約７〜８（例えば７．５）と言われている。
特開２００１−２７４３７８は、ゲート絶縁膜として、酸化シリコンより誘電率の高い、（比誘電率が２００〜３００の）チタン酸バリウム（Ｂａ（Ｓｒ）ＴｉＯ３）；（比誘電率が約６０の）酸化チタン（ＴｉＯ２）；（比誘電率が２５近傍である）酸化タンタル（Ｔａ２Ｏ５）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）；（比誘電率が約７．５の）窒化シリコン（Ｓｉ３Ｎ４）；（比誘電率が約７．８の）アルミナ（Ａｌ２Ｏ３）を用いることを提案している。また、これらの高誘電率絶縁材料膜とシリコン基板との間に酸化シリコン膜を介在させる構造も提案している。
ＩＧ−ＦＥＴのゲート絶縁膜として誘電率の高い新たな材料を採用すると、新たな問題も生じる。酸化ジルコニウム、酸化ハフニウムは高温処理により結晶化し、結晶粒界、欠陥準位を介した電気伝導により、リーク電流が増加する。新たな材料の実用化を促進するためには、新たな問題を解決することが望まれる。
特開２００１−７７１１１は、酸化ジルコニウム、酸化ハフニウムに酸化アルミニウムを添加することにより、結晶構造の形成を阻害し、アモルファス相を維持させることを提案する。
特開２００３−８０１１は、酸化ハフニウムに酸化シリコンを添加することにより、熱的安定性を増加させることを提案する。
特開２００１−７７１１１号公報
特開２００３−８０１１号公報 特開２００３−２３００５は、シリコン基板上に金属酸化膜からなる高誘電率材料（High-k材料）層を成膜すると、金属酸化膜とシリコン基板の界面にシリコン酸化物層が形成され、有効な誘電率が低下してしまうことを指摘し、金属酸化膜形成前に酸素の代わりに水素を流すことを提案する。
特開２００２−３５９３７０は、ゲート電極からシリコン基板への不純物拡散やゲート絶縁膜からゲート電極あるいはシリコン基板への金属元素や酸素の拡散を抑制するため、高誘電率ゲート絶縁膜の両面に窒素原子層を形成することを提案する。
特開２００３−２３００５号公報
特開２００２−３５９３７０号公報
特開平１１−１６３２７６号公報 Ｈｆを主成分にした酸窒化膜は、比誘電率が酸化シリコンの比誘電率の数倍から１０倍程度あり、サブ１００ｎｍノード世代のゲート絶縁膜として、開発が急務となっている。ゲート電極はポリシリコンを使用することが予想され、絶縁ゲート電極構造はポリシリコン／High-k絶縁膜／ＳｉＯ（Ｎ）／シリコン基板構造となる。
本発明の目的は、酸化シリコンより誘電率の高い高誘電率絶縁材料を用いたゲート絶縁膜を有する半導体装置を提供することである。
本発明の他の目的は、酸化シリコンより誘電率の高い高誘電率絶縁材料をゲート絶縁膜として形成することのできる半導体装置の製造方法を提供することである。
本発明の他の目的は、酸化シリコンより誘電率の高い高誘電率絶縁材料をゲート絶縁膜として形成することのできる半導体装置の製造方法を提供することである。
本発明のさらに他の目的は、フラットバンド電圧のシフトを低減した高誘電率酸化物膜をゲート絶縁膜として用いた半導体装置を提供することである。
本発明の他の目的は、ゲート絶縁膜としてフラットバンド電圧のシフトを低減した高誘電率酸化物膜を形成することのできる半導体装置の製造方法を提供することである。
本発明の他の目的は、ゲート絶縁膜としてフラットバンド電圧のシフトを低減した高誘電率酸化物膜を形成することのできる半導体装置の製造方法を提供することである。
本発明の１観点によれば、
（ａ）シリコン基板の活性領域表面にＳｉＯ又はＳｉＯＮからなる界面層を形成する工程と、
（ｂ）前記界面層上方に酸化シリコンより高い誘電率を有するＨｆＳｉＯＮからなるゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上方にポリシリコンからなるゲート電極を形成する工程と、
（ｄ）前記高誘電率のゲート絶縁膜を形成する工程の前後の少なくとも一方で、硫化アンモニウム、硫化アンモニウム水溶液、硫化水素ガスの少なくとも１つを用いて、基板表面をＳ処理することで基板表面をパッシヴェーション処理する工程と、
（ｅ）少なくとも前記ゲート電極、前記高誘電率のゲート絶縁膜をパターニングして絶縁ゲート電極構造を形成する工程と、
（ｆ）前記絶縁ゲート電極構造両側の前記活性領域にソース／ドレイン領域を形成する工程と、
を含む半導体装置の製造方法
が提供される。
（ａ）シリコン基板の活性領域表面にＳｉＯ又はＳｉＯＮからなる界面層を形成する工程と、
（ｂ）前記界面層上方に酸化シリコンより高い誘電率を有するＨｆＳｉＯＮからなるゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上方にポリシリコンからなるゲート電極を形成する工程と、
（ｄ）前記高誘電率のゲート絶縁膜を形成する工程の前後の少なくとも一方で、硫化アンモニウム、硫化アンモニウム水溶液、硫化水素ガスの少なくとも１つを用いて、基板表面をＳ処理することで基板表面をパッシヴェーション処理する工程と、
（ｅ）少なくとも前記ゲート電極、前記高誘電率のゲート絶縁膜をパターニングして絶縁ゲート電極構造を形成する工程と、
（ｆ）前記絶縁ゲート電極構造両側の前記活性領域にソース／ドレイン領域を形成する工程と、
を含む半導体装置の製造方法
が提供される。
高誘電率のゲート絶縁膜と隣接層との界面をパッシヴェーションすることで、界面や界面近傍における意図しない反応を抑制できる。
シリコン基板表面を、化学的、電気的に安定化した状態にするために、ＭＯＳトランジスタのチャネル領域表面にはＳｉＯ膜やＳｉＯＮ膜が形成される。これらの膜は基板と上の層との界面を安定化する機能を有し、界面層と呼ぶ。
ポリシリコン／High-k（ＨｆＯ）絶縁膜／ＳｉＯ（Ｎ）界面層／シリコン基板構造においては、High-k絶縁膜／ＳｉＯ（Ｎ）界面層の界面およびポリシリコン／High-k絶縁膜の界面で、界面反応やＨｆ−Ｓｉ結合などが発生してしまうことが判った。これらの現象により、電気的に良好な界面を形成することは非常に困難であり、チャネル側で固定電荷が発生したり、ゲート電極側でフェルミピニング現象を引き起こすことが観察されている。結果的に、ＭＯＳ電界効果トランジスタ（ＦＥＴ）の閾値Ｖｔｈが増大すると言ったような電気的特性に対する悪影響を及ぼしている。閾値のシフトは、フラットバンド電圧ＶｆｂのシフトΔＶｆｂに起因すると考えられる。
High-k絶縁膜／ＳｉＯ（Ｎ）界面層の界面およびポリシリコン／High-k絶縁膜の界面で、界面反応やＨｆ−Ｓｉ結合の発生を抑制するため、これらの界面をパッシヴェーションすることが考えられる。本発明者はこれら界面をシリコンに悪影響を及ぼさない硫黄（Ｓ）でパッシヴェーションすることを考えた。
図１Ａ−１Ｉを参照して、本発明者が行なった実験サンプルの作成プロセスを説明する。
図1Ａに示すように、主表面が（１００）面であるｐ型シリコン基板１表面の自然酸化膜を希フッ酸で除去した後、ＳＣ２洗浄液で洗浄し、シリコン表面に厚さ１ｎｍ程度の酸化シリコン（ケミカルオキサイド）膜を形成した。
図1Ａに示すように、主表面が（１００）面であるｐ型シリコン基板１表面の自然酸化膜を希フッ酸で除去した後、ＳＣ２洗浄液で洗浄し、シリコン表面に厚さ１ｎｍ程度の酸化シリコン（ケミカルオキサイド）膜を形成した。
図１Ｂに示すように、シリコン基板を純水で１０分間流水洗浄し、後のＳ処理における浸透圧を向上させた。
図１Ｃに示すように、７０℃に保った硫化アンモニウム（ＮＨ４）２Ｓｘ水溶液に１分間浸し、Ｓ処理を行った。Ｓ処理により、基板表面が真っ白になり、Ｓ膜３が形成されたと考えられる。なお、比較サンプルにおいては、５０℃に保った硫化アンモニウム（ＮＨ４）２Ｓｘ水溶液に１分間浸し、Ｓ処理を行った。この時は、基板表面の変化は観察されなかった。硫化アンモニウム水溶液は、アンモニウムを２８ｗｔ％含む純粋のアンモニウム水中にＳを６．０ｗｔ％〜７．５ｗｔ％含むものである。
図１Ｃに示すように、７０℃に保った硫化アンモニウム（ＮＨ４）２Ｓｘ水溶液に１分間浸し、Ｓ処理を行った。Ｓ処理により、基板表面が真っ白になり、Ｓ膜３が形成されたと考えられる。なお、比較サンプルにおいては、５０℃に保った硫化アンモニウム（ＮＨ４）２Ｓｘ水溶液に１分間浸し、Ｓ処理を行った。この時は、基板表面の変化は観察されなかった。硫化アンモニウム水溶液は、アンモニウムを２８ｗｔ％含む純粋のアンモニウム水中にＳを６．０ｗｔ％〜７．５ｗｔ％含むものである。
図１Ｄに示すように、Ｓ処理の後、余分な硫化アンモニウムを洗い流すために、純水で１分間流水洗浄を行った。シリコン基板表面は真っ白な状態を保った。
図１Ｅに示すように、２００℃〜３００℃の熱窒素で基板表面を乾燥した。当初は、基板表面にかなりの量のＳが付着し、真っ白であるが、熱窒素乾燥を行っていくと、基板表面がシリコンの色を回復し、余分なＳが昇華すると考えられる。Ｓ膜３はほとんど膜厚を持たない状態になるが、図示の便宜上膜厚を有する状態で示す。サンプルとして、この段階ではＳ処理を行わないものも準備した。
図１Ｅに示すように、２００℃〜３００℃の熱窒素で基板表面を乾燥した。当初は、基板表面にかなりの量のＳが付着し、真っ白であるが、熱窒素乾燥を行っていくと、基板表面がシリコンの色を回復し、余分なＳが昇華すると考えられる。Ｓ膜３はほとんど膜厚を持たない状態になるが、図示の便宜上膜厚を有する状態で示す。サンプルとして、この段階ではＳ処理を行わないものも準備した。
図１Ｆに示すように、シリコン基板表面に、Ｈｆ（Ｎ（ＣＨ３）２）４，ＳｉＨ（Ｎ（ＣＨ３）２）３，ＮＯガス及びキャリアガスであるＮ２ガスをソースガスとし、基板温度６００℃で、（Ｈｆ０．７５Ｓｉ０．２５）（Ｏ０．９０Ｎ０．１０）の高誘電率ゲート絶縁膜４を厚さ約４ｎｍ、十分酸化した状態で化学気相堆積（ＣＶＤ）で堆積した。
図１Ｇに示すように、高誘電率ゲート絶縁膜成膜前にＳ処理を行わなかったサンプルの高誘電率ゲート絶縁膜４の表面に、図１Ｂ〜１Ｅに示す処理を行い、Ｓ膜５を形成した。熱窒素乾燥後のＳ膜５はほとんど膜厚を有さない状態であろうことは、Ｓ膜３と同様である。なお、測定サンプルとしては、高誘電率のゲート絶縁膜成膜前にＳ処理を行ったサンプルと、高誘電率のゲート絶縁膜成膜後にＳ処理を行ったサンプルとを準備した。
図１Ｈに示すように、シリコン基板表面上にポリシリコン層６を厚さ約１００ｎｍ、基板温度６００℃の化学気相堆積（ＣＶＤ）で堆積した。Ｓ処理のパッシヴェーション３，５はその一方のみが存在する。
図１Ｉに示すように、ポリシリコン層６をパターニングして、８０μｍ×８０μｍの電極とした。このＭＯＳキャパシタ電極を用いてＣ−Ｖ測定を行った。
Ｓ処理により、Ｓのパッシヴェーションが形成されたか否かをオージェー電子分光（Auger electronspectroscopy）で測定した。
Ｓ処理により、Ｓのパッシヴェーションが形成されたか否かをオージェー電子分光（Auger electronspectroscopy）で測定した。
図２Ａは、５０℃の硫化アンモニウム水溶液で処理した比較サンプルのスペクトルである。Ｈｆの５０℃の硫化アンモニウム水溶液で処理した比較サンプルのスペクトルである。
図２Ｂは、７０℃の硫化アンモニウム水溶液で処理したサンプルのスペクトルである。Ｈｆのピークとともに、明瞭にＳのピークが認められる。厚さのほとんどない状態のパッシヴェーションでも明らかにＳが存在している。硫化アンモニウム水溶液のＳ処理は６０℃以上であれば有効であろう。
なお、硫化アンモニウム水溶液のＳ濃度が、２ｗｔ％〜３ｗｔ％では適切なＳパッシヴェーションを形成することは困難であった。硫化アンモニウム水溶液のＳ濃度は、５ｗｔ％以上が好ましいであろう。Ｓ処理は、硫化アンモニウム水溶液に限らず、硫化アンモニウム、硫化水素ガスで行うことも可能であろう。
図２Ｃは、ＭＯＳキャパシタで測定したＣ−Ｖ特性を示す。曲線ｓ０は、Ｓ処理を行わなかったサンプルの特性、曲線ｓ１は高誘電率ゲート絶縁膜成膜前にＳ処理を行ったサンプルの特性、曲線ｓ２は、高誘電率ゲート絶縁膜の成膜後にＳ処理を行ったサンプルの特性である。
物性から期待されるフラットバンド電圧の理想値は０．９Ｖ程度であるが、Ｓ処理を行わなかったサンプルでは、約５００ｍＶのフラットバンド電圧のシフトΔＶｆｂが認められる。高誘電率ゲート絶縁膜の成膜前にＳ処理を行ったサンプルでは、フラットバンド電圧のシフトΔＶｆｂが２００ｍＶ程度改善されている。界面の固定電化が減少したと考えられる。高誘電率ゲート絶縁膜の成膜後にＳ処理を行ったサンプルでも、フラットバンド電圧のシフトに若干の改善が認められる。界面のＨｆ−Ｓｉ結合の発生が抑制されたと考えられる。
なお、高誘電率の絶縁膜の下地としてＳｉＯ膜を形成したが、ＳｉＯの代わりにＳｉＯＮ膜を用いても同様の結果が得られよう。高誘電率の絶縁膜は、ＨｆＳｉＯＮに限らず、Ｈｆ，Ａｌ，Ｚｒ，Ｔａ，Ｔｉ，Ｙの少なくとも１つを含む材料で作成可能であろう。パッシヴェーションは、Ｓに限らず、Ｓｅ，Ｔｅでも可能であろう。なお、ゲート電極にＳｉを含まない材料を用いた場合、Ｈｆ−Ｓｉ結合の発生はなく、高誘電率の絶縁膜成膜後のＳ処理は、ゲート電極にＳｉを含む場合に有効であろう。
以下、本発明の実施例による半導体装置の製造方法と得られる半導体装置を説明する。
図３Ａに示すように、（１００）主面を有するｐ型シリコン基板１１にシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１２を形成し、活性領域表面上にスルー酸化膜１３を形成する。レジストマスクＲＭをもちいてｎチャネルＭＯＳトランジスタ（ｎ−ＭＯＳ）領域にｐ型不純物、ｐチャネルＭＯＳトランジスタ（ｐ−ＭＯＳ）領域にｎ型不純物をイオン注入し、ｐ型ウェルＷｐ，ｎ型ウェルＷｎを形成する。例えば、ｐ型不純物Ｂを加速電圧３６０ｋＶ、ドーズ量１×１０１３ｃｍ−２（以下１Ｅ１３の用に略記する）、ｎ型不純物Ａｓを加速電圧３６０ｋＶ、ドーズ量１Ｅ１３でイオン注入する。
図３Ａに示すように、（１００）主面を有するｐ型シリコン基板１１にシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１２を形成し、活性領域表面上にスルー酸化膜１３を形成する。レジストマスクＲＭをもちいてｎチャネルＭＯＳトランジスタ（ｎ−ＭＯＳ）領域にｐ型不純物、ｐチャネルＭＯＳトランジスタ（ｐ−ＭＯＳ）領域にｎ型不純物をイオン注入し、ｐ型ウェルＷｐ，ｎ型ウェルＷｎを形成する。例えば、ｐ型不純物Ｂを加速電圧３６０ｋＶ、ドーズ量１×１０１３ｃｍ−２（以下１Ｅ１３の用に略記する）、ｎ型不純物Ａｓを加速電圧３６０ｋＶ、ドーズ量１Ｅ１３でイオン注入する。
図３Ｂに示すように、スルー酸化膜１３を希フッ酸で除去し、ＳＣ２洗浄により厚さ１ｎｍ程度の酸化シリコン膜を形成し、窒化性雰囲気中で熱処理し、ＳｉＯＮ界面層１４を形成する。界面層１４の上に、図１Ｂ〜１Ｅに示すようなＳ処理を行い、パッシヴェーションＰ１を形成する。なお、パッシヴェーションＰ１，Ｐ２は厚さを有する必要はなく、上下の層に拡散していてもよい。パッシヴェーションＰ１，Ｐ２を備えたゲート絶縁膜１６を１６Ｐと表記する。
Ｈｆ（Ｎ（ＣＨ３）２）４，ＳｉＨ（Ｎ（ＣＨ３）２）３，ＮＯガス及びキャリアガスであるＮ２ガスをソースガスとし、基板温度６００℃のＣＶＤにより厚さ４ｎｍの（Ｈｆ０．７５Ｓｉ０．２５）（Ｏ０．９Ｎ０．１）ゲート絶縁膜１６を堆積する。再び、図１Ｂ〜１Ｅに示すようなＳ処理を行い、パッシヴェーションＰ２を形成する。その後、基板温度６００℃のＣＶＤにより厚さ１００ｎｍのポリシリコンゲート電極層１８を堆積する。
図３Ｃに示すように、ゲート電極層１８の上にレジストマスクＲＭを形成し、ゲート電極層１８、ゲート絶縁膜１６Ｐ、界面層１４をリアクティブエッチング（ＲＩＥ）でパターニングする。ゲート長Ｌｇは例えば２２ｎｍとする。ＲＩＥのエッチングガスは、たとえばＣｌ２やＢＣｌ３である。ゲート絶縁膜１６Ｐ、界面層１４を併せてゲート絶縁層ＧＩと呼ぶことがある。なお、界面層１４はこの段階でパターニングされなくてもよい。その後、レジストマスクＲＭは除去する。
図３Ｄに示すように、レジストマスクＲＭでｎ−ＭＯＳ領域、ｐ−ＭＯＳ領域を分けて、ｎーＭＯＳ領域にはｎ型不純物Ａｓを加速電圧３ｋＶ，ドーズ量１Ｅ１５でイオン注入し、ｐ−ＭＯＳ領域にはｐ型不純物ＢＦ２を加速電圧３ｋＶ，ドーズ量１Ｅ１５でイオン注入し、エクステンション領域２１ｎ、２１ｐを形成する。不純物はゲート電極１８にも注入され、ｎ型ゲート電極１８ｎ、ｐ型ゲート電極１８ｐとなる。
図３Ｅに示すように、基板全面に厚さ３０ｎｍのＳｉＯ膜２３をＣＶＤで堆積し、ＣＨＦ３＋Ｏ２＋ＡｒをエッチングガスとしてＲＩＥを行ない、ゲート電極側壁上にサイドウォールスペーサＳＷを残す。
図３Ｆに示すように、レジストマスクＲＭでｎ−ＭＯＳ領域、ｐ−ＭＯＳ領域を分けて、ｎーＭＯＳ領域にはｎ型不純物Ｐを加速電圧５０ｋＶ，ドーズ量４Ｅ１５でイオン注入し、ｐ−ＭＯＳ領域にはｐ型不純物Ｂを加速電圧５０ｋＶ，ドーズ量４Ｅ１５でイオン注入し、サイドウォールスペーサＳＷ外側領域に高濃度ソース／ドレイン領域２５ｎ、２５ｐを形成する。不純物はゲート電極１８にも注入される。
図３Ｇに示すように、厚さ５ｎｍのコバルト膜２７をスパッタリングで堆積し、４５０℃〜５５０℃で３０秒程度アニールし、１次シリサイド反応を生じさせる。絶縁膜上等に残った未反応コバルト膜２７を酸洗浄等で除去する。
図３Ｈに示すように、６５０℃〜７５０℃で３０秒程度アニールし、２次シリサイド反応を生じさせて十分程抵抗のシリサイド２７ｓをゲート電極１８ｎ、１８ｐ、およびソース／ドレイン領域２５ｎ、２５ｐ上に形成する。このような工程により、ＣＭＯＳ構造が形成される。
図４は、多層配線を形成した半導体装置の構造を示す。シリコン基板１１の表面部に、シャロートレンチ１２を形成する。例えば、シリコン基板１１の表面上に、厚さ９〜２１ｎｍ、例えば厚さ１０ｎｍの酸化シリコン層を熱酸化により形成する。酸化シリコン層の上に、厚さ１００〜１５０ｎｍ,例えば厚さ１１０ｎｍの窒化シリコン層を低圧（ＬＰ）化学気相堆積（ＣＶＤ）により形成する。ＬＰＣＶＤは、例えばソースガスとしてＳｉＣｌ2Ｈ2とＮＨ3を用い、温度７５０℃〜８００℃で行う。成膜する厚さが比較的厚いので、成膜温度を高めに設定し、成膜速度を上げている。
窒化シリコン層の上に、活性領域（素子形成領域）上を覆うレジストパターンを形成する。レジストパターンの開口部が素子分離領域を画定する。開口部の幅は、例えば０．１〜１μｍである。レジストパターンをエッチングマスクとし、窒化シリコン層、酸化シリコン層をエッチングする。レジストマスクは、ここで除去してもよい。エッチされた窒化シリコン層をエッチングマスクとしてシリコン基板１１を反応性イオングエッチング（ＲＩＥ）により異方性エッチングする。シリコン基板１１は、例えば深さ３００ｎｍエッチングされてトレンチを形成する。なお、窒化シリコン層、酸化シリコン層のエッチングは、ＣＦ4、ＣＨＦ3、Ａｒの混合ガスをエッチングガスとして行う。シリコン基板１１のエッチングは、ＨＢｒ、Ｏ2の混合ガス、又はＣｌ2、Ｏ2の混合ガスをエッチングガスとして行う。
トレンチの表面に露出したシリコン基板表面を熱酸化して例えば厚さ３ｎｍの酸化シリコン層ライナ１２ａを形成する。トレンチ内に露出していたシリコン表面は、全て酸化シリコン層ライナ１２ａにより覆われる。さらに、引張応力を内蔵する窒化シリコン層ライナ１２ｂをＬＰＣＶＤにより形成する。窒化シリコン層ライナ１２ｂの厚さは、厚いほど強い応力を与えられるが、厚くしすぎると残る間口が狭くなり、ＨＤＰ酸化シリコン膜でも埋め込みが困難になる。窒化シリコン層ライナ１２ｂの厚さは、例えば２０ｎｍとする。ＬＰＣＶＤは、ＳｉＣｌ2Ｈ2、ＮＨ3の混合ガスをソースガスとし、温度６８０度未満、例えば６５０℃程度で行う。成膜する厚さが比較的薄いので成膜温度を比較的低温に設定し、成膜速度を下げている。ソースガスとして、シラン（ＳｉＨ4）とアンモニア（ＮＨ3）、テトラクロルシラン（ＳｉＣｌ4）とアンモニア、ビスターシャルブチルアミノシラン（ＢＴＢＡＳ）とアンモニア等を用いてもよい。形成される窒化シリコンのライナ層は、１.２ＧＰａ以上の引張り（ｔｅｎｓｉｌｅ）応力を有する。この応力は、後述する緻密化の熱処理を行った埋め込み酸化シリコン層の応力と逆方向である。ＳｉＮ層ライナを形成した後、ラピッドサーマルアニール（ＲＴＡ）等により、１０００℃〜１１５０℃の熱処理を行ってもよい。例えば、Ｎ2雰囲気中で１０００℃、３０秒間の熱処理を行い、ＳｉＮ層の引張り応力を２０〜３０％増大することができる。
レジスト同等組成の有機物をトレンチ内に充填し、上部を除去して窒化シリコン層ライナの上部を露出し、 窒化シリコン層ライナ１２ｂの上部を選択的に除去する。高密度プラズマ（ＨＤＰ）ＣＶＤ装置内で窒化シリコンのライナ層１２ｂを形成した基板に４００℃〜４５０℃で１〜５分のプレアニールを行い、引き続き同一室内でＨＤＰＣＶＤにより、酸化シリコン層１２ｃを形成し、トレンチ内を埋め込む。例えば、深さ３００ｎｍのトレンチを形成した場合、埋め込み酸化シリコン層１２ｃの厚さは、平坦部で５００ｎｍ程度に選択する。
酸化シリコン層１２ｃの形成は、ＳｉＨ4と酸素の混合ガス、又はＴＥＯＳとオゾンの混合ガスをソースガスとして行う。酸化シリコン層１２ｃの成長後、約１０００℃のアニールを行ない、酸化シリコン層１２ｃを緻密化する。アニールを経たトレンチ内の酸化シリコン層１２ｃの層質は熱酸化層とほぼ同じになる。緻密化された酸化シリコン層は、圧縮応力を生じるが、この圧縮応力と窒化シリコン層ライナの引張り応力は逆方向であり、圧縮応力は引張り応力により相殺される。圧縮応力による電子移動度の低下が低減される。
シリコン基板表面上の不要絶縁層を化学機械研磨（ＣＭＰ）で除去し、ＳＴＩ１２を形成する。基板表面上の窒化シリコン層が研磨のストッパとして機能する。ＣＭＰの代わりに、ＣＦ4とＣＨＦ3の混合ガスを用いたＲＩＥを用いてもよい。ストッパとして用いた窒化シリコン層を熱リン酸によりエッチングする。その後、シリコン基板１１表面上の酸化シリコン層を希フッ酸により除去する。
その後、図３Ａ〜３Ｈを参照して説明したプロセスを行い、ウェルＷｐ，Ｗｎ、界面層１４、パッシヴェーションを備えたゲート絶縁膜１６Ｐ、ゲート電極１８ｎ、１８ｐ、エクステンション２１ｎ、２１ｐ、サイドウォールＳＷ、ソース／ドレイン領域２５ｎ、２５ｐ、シリサイド層２７ｓを形成し、ＣＭＯＳ構造を作成する。
なお、ＣＭＯＳトランジスタ構造としては、公知の種々の構成を用いることができる。一般的な半導体装置の構成とその製造工程に関しては、たとえばＵＳＰ６，７０７，１５６を参照できる。
ＣＭＯＳトランジスタ構造を覆って、シリコン基板上に窒化シリコン層のコンタクトエッチストッパ層３５を堆積する。この窒化シリコン層は、例えば以下の条件の熱ＣＶＤで作成する。熱ＣＶＤ装置としてアプライドマテリアル社製centuraを用い、圧力３００ｔｏｒｒ、温度６００℃でＮ２：５０００ｓｃｃｍ、ＮＨ３：７０００ｓｃｃｍ、Ｓｉ２Ｈ６：１９ｓｃｃｍを流し、コンタクトエッチストッパとしてシリコン基板表面に形成するのに適した品質の窒化シリコン層を熱ＣＶＤで成膜する。
コンタクトエッチストッパ層３５の上に、下層層間絶縁膜としてＰＳＧ（ホスホシリケートガラス）層３６をたとえば熱ＣＶＤで形成する。下層層間絶縁層３６、コンタクトエッチストッパ層３５を貫通したコンタクト孔３７を開口し、ＴｉＮ等のバリア層３８を堆積した後、Ｗ層３９を埋め込み、不要部をＣＭＰで除去し、導電性プラグを作成する。
下層層間絶縁層３６の上に、ポリアリルエーテルの有機絶縁層５２を厚さ１３０ｎｍ形成し、配線パターン用トレンチを作成し、バリア層４４、銅層４５の銅配線を埋め込む。銅配線を埋め込んだポリアリルエーテルの有機絶縁層５２の上に、ＳｉＣ層４７をＰＥ−ＣＶＤにより厚さ５０ｎｍ成膜する。ＳｉＣ層４７の上に、層間絶縁膜としてポリアリルエーテルの有機絶縁層５４を厚さ２５０ｎｍ形成する。ポリアリルエーテルの有機絶縁層５４の中にデュアルダマシン銅配線用トレンチ５５を形成し、バリア層５６、銅層５７を埋め込んでデュアルダマシン銅配線を形成する。デュアルダマシン配線の上に、ＳｉＣ層５９をＰＥ−ＣＶＤにより厚さ５０ｎｍ成膜する。必要に応じ、さらに層間絶縁層形成、配線層形成の工程を繰り返す。
以上、本発明を実施例に沿って説明したが、本発明はこれらに限られるものではない。例えば種々の変更、置換、改良、組合せ等が可能なことは当業者に自明であろう。
以下、本発明の特徴を付記する。
以下、本発明の特徴を付記する。
（付記１） （１）
シリコン基板と、
前記シリコン基板の表面に画定された活性領域と、
前記活性領域の中間に形成された絶縁ゲート電極であって、活性領域上の界面層と、界面層上方に形成され、酸化シリコンより高い誘電率を有する高誘電率のゲート絶縁膜と、ゲート絶縁膜上方に形成されたゲート電極とを含み、前記絶縁ゲート電極と前記界面層との界面および前記ゲート絶縁膜と前記ゲート電極との界面の少なくとも一方がパッシヴェーションされている絶縁ゲート電極と、
前記絶縁ゲート電極両側の前記活性領域に形成されたソース／ドレイン領域と、
を有する半導体装置。
シリコン基板と、
前記シリコン基板の表面に画定された活性領域と、
前記活性領域の中間に形成された絶縁ゲート電極であって、活性領域上の界面層と、界面層上方に形成され、酸化シリコンより高い誘電率を有する高誘電率のゲート絶縁膜と、ゲート絶縁膜上方に形成されたゲート電極とを含み、前記絶縁ゲート電極と前記界面層との界面および前記ゲート絶縁膜と前記ゲート電極との界面の少なくとも一方がパッシヴェーションされている絶縁ゲート電極と、
前記絶縁ゲート電極両側の前記活性領域に形成されたソース／ドレイン領域と、
を有する半導体装置。
（付記２） （２）
前記界面層が、ＳｉＯ，ＳｉＯＮの少なくとも1つを含む付記1記載の半導体装置。
（付記３） （３）
前記高誘電率のゲート絶縁膜が、Ｈｆ，Ａｌ，Ｚｒ，Ｔａ，Ｔｉ，Ｙの少なくとも1つを含む付記1または２記載の半導体装置。
前記界面層が、ＳｉＯ，ＳｉＯＮの少なくとも1つを含む付記1記載の半導体装置。
（付記３） （３）
前記高誘電率のゲート絶縁膜が、Ｈｆ，Ａｌ，Ｚｒ，Ｔａ，Ｔｉ，Ｙの少なくとも1つを含む付記1または２記載の半導体装置。
（付記４） （４）
前記パッシヴェーションが、Ｓ，Ｓｅ，Ｔｅの少なくとも1つを前記界面近傍の全面に含むことで行なわれている付記１〜３のいずれか1項記載の半導体装置。
前記パッシヴェーションが、Ｓ，Ｓｅ，Ｔｅの少なくとも1つを前記界面近傍の全面に含むことで行なわれている付記１〜３のいずれか1項記載の半導体装置。
（付記５） （５）
前記ゲート電極がＳｉを含み、前記ゲート絶縁膜と前記ゲート電極との界面がパッシヴェーションされている付記１〜4のいずれか1項記載の半導体装置。
前記ゲート電極がＳｉを含み、前記ゲート絶縁膜と前記ゲート電極との界面がパッシヴェーションされている付記１〜4のいずれか1項記載の半導体装置。
（付記６）
前記絶縁ゲート電極と前記界面層との界面がＳでパッシヴェーションされ、前記高誘電率のゲート絶縁膜がＨｆＳｉＯＮで形成されている請求項1〜５のいずれか1項記載の半導体装置。
前記絶縁ゲート電極と前記界面層との界面がＳでパッシヴェーションされ、前記高誘電率のゲート絶縁膜がＨｆＳｉＯＮで形成されている請求項1〜５のいずれか1項記載の半導体装置。
（付記７）
さらに、前記ゲート絶縁膜と前記ゲート電極との界面がパッシヴェーションされ、ゲート電極が多結晶シリコン層を含む請求項6記載の半導体装置。
さらに、前記ゲート絶縁膜と前記ゲート電極との界面がパッシヴェーションされ、ゲート電極が多結晶シリコン層を含む請求項6記載の半導体装置。
（付記８）
（ａ）シリコン基板の活性領域表面に界面層を形成する工程と、
（ｂ）前記界面層上方に酸化シリコンより高い誘電率を有する高誘電率のゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上方にゲート電極を形成する工程と、
（ｄ）前記高誘電率のゲート絶縁膜を形成する工程の前後の少なくとも一方で、基板表面をパッシヴェーション処理する工程と、
（ｅ）少なくとも前記ゲート電極、前記高誘電率のゲート絶縁膜をパターニングして絶縁ゲート電極構造を形成する工程と、
（ｆ）前記絶縁ゲート電極構造両側の前記活性領域にソース／ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
（ａ）シリコン基板の活性領域表面に界面層を形成する工程と、
（ｂ）前記界面層上方に酸化シリコンより高い誘電率を有する高誘電率のゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上方にゲート電極を形成する工程と、
（ｄ）前記高誘電率のゲート絶縁膜を形成する工程の前後の少なくとも一方で、基板表面をパッシヴェーション処理する工程と、
（ｅ）少なくとも前記ゲート電極、前記高誘電率のゲート絶縁膜をパターニングして絶縁ゲート電極構造を形成する工程と、
（ｆ）前記絶縁ゲート電極構造両側の前記活性領域にソース／ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
（付記９）
前記工程（ａ）がシリコン基板表面にＳｉＯ層またはＳｉＯＮ層を形成する付記８記載の半導体装置の製造方法。
前記工程（ａ）がシリコン基板表面にＳｉＯ層またはＳｉＯＮ層を形成する付記８記載の半導体装置の製造方法。
（付記１０）
前記工程（ｂ）が、Ｈｆ、Ａｌ，Ｚｒ，Ｔａ，Ｔｉ，Ｙの少なくとも1つを含む酸化膜を形成する付記８または９記載の半導体装置の製造方法。
前記工程（ｂ）が、Ｈｆ、Ａｌ，Ｚｒ，Ｔａ，Ｔｉ，Ｙの少なくとも1つを含む酸化膜を形成する付記８または９記載の半導体装置の製造方法。
（付記１１）
前記工程（ｄ）が、Ｓ，Ｓｅ，Ｔｅの少なくとも1つを前記界面近傍の全面に含ませることで行なわれる付記８〜１０のいずれか1項記載の半導体装置の製造方法。
前記工程（ｄ）が、Ｓ，Ｓｅ，Ｔｅの少なくとも1つを前記界面近傍の全面に含ませることで行なわれる付記８〜１０のいずれか1項記載の半導体装置の製造方法。
（付記１２） （７）
前記工程（ｄ）が、硫化アンモニウム、硫化アンモニウム水溶液、硫化水素ガスの少なくとも1つを用いて、基板表面をＳ処理する付記８〜１１のいずれか1項記載の半導体装置の製造方法。
前記工程（ｄ）が、硫化アンモニウム、硫化アンモニウム水溶液、硫化水素ガスの少なくとも1つを用いて、基板表面をＳ処理する付記８〜１１のいずれか1項記載の半導体装置の製造方法。
（付記１３） （８）
前記工程（ｄ）が、Ｓ濃度が５ｗｔ％以上の硫化アンモニウム水溶液を用いて、基板表面をＳ処理する付記７記載の半導体装置の製造方法。
前記工程（ｄ）が、Ｓ濃度が５ｗｔ％以上の硫化アンモニウム水溶液を用いて、基板表面をＳ処理する付記７記載の半導体装置の製造方法。
（付記１４） （９）
前記工程（ｄ）が、温度６０度以上の硫化アンモニウム水溶液を用いて行なわれる付記１３記載の半導体装置の製造方法。
前記工程（ｄ）が、温度６０度以上の硫化アンモニウム水溶液を用いて行なわれる付記１３記載の半導体装置の製造方法。
（付記１５） （１０）
さらに、（ｇ）前記工程（ｄ）の後、基板表面を熱窒素乾燥する工程を含む付記１２〜１４のいずれか1項記載の半導体装置の製造方法。
さらに、（ｇ）前記工程（ｄ）の後、基板表面を熱窒素乾燥する工程を含む付記１２〜１４のいずれか1項記載の半導体装置の製造方法。
１，１１ シリコン基板
２ ＳｉＯ膜
３，５、Ｐ パッシヴェーション
４ ゲート絶縁膜
６ ポリシリコン電極
１２ ＳＴＩ
１３ スルー酸化膜
１４ 界面層
１６ 高誘電率絶縁膜
１８ ゲート電極
２１ エクステンション
２５ ソース／ドレイン領域
ＳＷ サイドウォールスペーサ
２７ｓ シリサイド層
２ ＳｉＯ膜
３，５、Ｐ パッシヴェーション
４ ゲート絶縁膜
６ ポリシリコン電極
１２ ＳＴＩ
１３ スルー酸化膜
１４ 界面層
１６ 高誘電率絶縁膜
１８ ゲート電極
２１ エクステンション
２５ ソース／ドレイン領域
ＳＷ サイドウォールスペーサ
２７ｓ シリサイド層
Claims (4)
- （ａ）シリコン基板の活性領域表面にＳｉＯ又はＳｉＯＮからなる界面層を形成する工程と、
（ｂ）前記界面層上方に酸化シリコンより高い誘電率を有するＨｆＳｉＯＮからなるゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上方にポリシリコンからなるゲート電極を形成する工程と、
（ｄ）前記高誘電率のゲート絶縁膜を形成する工程の前後の少なくとも一方で、硫化アンモニウム、硫化アンモニウム水溶液、硫化水素ガスの少なくとも１つを用いて、基板表面をＳ処理することで基板表面をパッシヴェーション処理する工程と、
（ｅ）少なくとも前記ゲート電極、前記高誘電率のゲート絶縁膜をパターニングして絶縁ゲート電極構造を形成する工程と、
（ｆ）前記絶縁ゲート電極構造両側の前記活性領域にソース／ドレイン領域を形成する工程と、
を含む半導体装置の製造方法。 - 前記工程（ｄ）が、Ｓ濃度が５ｗｔ％以上の硫化アンモニウム水溶液を用いて、基板表面をＳ処理する請求項１記載の半導体装置の製造方法。
- 前記工程（ｄ）が、温度６０度以上の硫化アンモニウム水溶液を用いて行なわれる請求項２記載の半導体装置の製造方法。
- さらに、（ｇ）前記工程（ｄ）の後、基板表面を熱窒素乾燥する工程を含む請求項１〜３のいずれか1項記載の半導体装置の製造方法。
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