JPWO2007138693A1 - 半導体デバイスおよびその作製方法 - Google Patents
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Abstract
半導体デバイスは、半導体体基板（１１）と、前記半導体基板上に位置し、シリコン（Ｓｉ）を含む材料で形成される単層のゲート電極（１５）と、前記ゲート電極と前記半導体基板の間に挿入されるゲート絶縁膜（１４）とを有し、前記ゲート絶縁膜は、第１の金属、第２の金属、および第３の金属を含む３種類以上の金属元素の酸化物または酸窒化物である。
Description
本発明は、フェルミ・レベル・ピニング（Fermi level pinning）や固定電荷等に起因するしきい値電圧（Ｖth）のシフトを抑制した半導体デバイスとその作製方法に関する。
ＬＳＩの高速化・集積化は、スケーリング則によるＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）の微細化によって進められてきた。微細化に関しては、ＳｉＯ2絶縁膜の膜厚、ゲート長など、ＭＯＳＦＥＴの各部分で、高さ方向と横方向の寸法を同時に縮小することで、素子の特性を正常に保ち、性能を上げることを可能にしてきた。
ＭＯＳ型電界効果トランジスタは、現在も微細化の一途をたどっており、このスケーリング則によると、次世代ＭＯＳ型電界効果トランジスタでは、ＳｉＯ2ゲート絶縁膜で１ｎｍ以下の膜厚が要求されている。
しかし、この膜厚領域は、直接トンネル電流が流れ始める厚さでもあるので、リーク電流の抑制ができず、消費電力の増加等の問題を回避できない。このため、ＳｉＯ2よりも誘電率が高い材料を用いて、シリコン酸化膜換算実効膜厚（ＥＯＴ：Equivalent Oxide Thickness）を１ｎｍ以下に抑えつつ、物理膜厚を稼いでリーク電流を抑えることが必要となってくる。
例えばハフニウム（Ｈｆ）を主成分にした酸窒化物は、ＳｉＯ2に比べて、数倍から１０倍程度の高い誘電率を有する材料である。Ｈｆ酸窒化物は、その高い誘電率（Ｈｉｇｈ−ｋ）から、次世代のゲート絶縁膜として適応が期待されている。
一方、ゲートにメタルを用いることも検討されている。メタルゲートは空乏化が起こらない他、ゲート抵抗を低減できるという利点がある。しかし耐熱性に乏しいうえに、仕事関数の制御が困難であることから、ゲート電極はポリシリコン（Ｐｏｌｙ−Ｓｉ）になることが予想されている。すなわち、近未来に向けて、Ｐｏｌｙ−ＳｉゲートにＨｆＳｉＯＮ膜を組み合わせたＭＯＳＦＥＴの研究開発が急務となっている。
上述のような高誘電率の絶縁材料をＣＶＤ法で成膜する際、通常は、成膜前処理でＳｉ基板上に膜厚が０．８ｎｍ以下のＳｉＯ（Ｎ）膜を形成し、その上にＨｉｇｈ−ｋ絶縁膜を成膜する。成膜後にポストデポアニール（ＰＤＡ）を行った後、ポリシリコンゲート電極膜を堆積する。
Ｈｉｇｈ−ｋ絶縁膜のＥＯＴを所望の値に制御する方法として、Ｈｉｇｈ−ｋ絶縁膜の所定の深さ領域に不純物を注入して、誘電率を制御する方法が提案されている（たとえば特許文献１参照）。
この方法では、図１（ａ）に示すようにシリコン基板１０１上に第１の誘電率を有するＨｉｇｈ−ｋ材料、たとえばＨｆＯ2を用いて、第１の絶縁膜１０２を形成する。次に、図１（ｂ）に示すように、ＨｆＯ2絶縁膜１０２の所定の深さ領域に、アルミニウム（Ａｌ），シリコン（Ｓｉ），ゲルマニウム（Ｇｅ）などの不純物を注入する。次に、図１（ｃ）に示すように、アニールにより注入イオンの活性化を行い、ＨｆＡｌxＯyなどの第２の誘電率を有する第２誘電体膜１０３を生成する。最後に、図１（ｄ）に示すように全面にポリシリコン膜を体積し、通常のリソグラフィおよびエッチング工程により、Ｐｏｌｙ−Ｓｉゲート電極１０５と、二重ゲート絶縁膜１０４を形成する。ゲート電極１０５および二重ゲート絶縁膜１０４をマスクとしてイオン注入を行い、エクステンション領域１０６を形成し、サイドウォール１０７を形成後、ソース・ドレイン領域１０８を形成して、二重ゲート絶縁膜構造のトランジスタを完成する。
また、ゲート絶縁膜としてＨｆ系のＨｉｇｈ−ｋ膜を用いる構造において、ポリシリコンゲート電極とＨｆ系Ｈｉｇｈ−ｋゲート絶縁膜の界面反応（不純物の拡散）を防止するために、ゲート電極を二重にする方法も提案されている（たとえば、特許文献２参照）。
この方法では、図２に示すように、シリコン酸化膜よりも比誘電率が大きく、かつ、シリコン（Ｓｉ）、酸素（Ｏ）、窒素（Ｎ）以外の元素を含むＨｉｇｈ−ｋ膜、たとえばＨｆＡｌＯやＨｆＳｉＯから成るゲート絶縁膜２０４を用いる。ゲート絶縁膜２０４上に、グレインサイズが大きい第１のポリシリコン膜２０５ａと、グレインサイズが小さい第２のポリシリコン膜２０５ｂとで構成されるゲート電極２０５が位置する。ゲート電極２０５およびゲート絶縁膜２０４の側面は、サイドウォール２０７で覆われ、シリコン基板２０１にソース・ドレイン２０８が形成されている。
特開２００４−１３４７５３号公報
特開２００５−２５１８０１号公報
ＨｆＳｉＯ（Ｎ）を、ゲート電極であるポリシリコン（Ｐｏｌｙ−Ｓｉ）と組み合わせると、その相互作用により、図３（ａ）に示すように、ｎ型Ｐｏｌｙ−Ｓｉとｐ型Ｐｏｌｙ−Ｓｉのフェルミレベルが、ピン止めされたかのようにほぼ同じ位置に引き寄せられる現象が現れる。フェルミ・レベル・ピニングと呼ばれる現象である。
ピニングが発生すると、例えばＰＭＯＳダイオードの場合、フラットバンド電圧（Ｖfb）が０．５５Ｖ程度マイナス側にシフトする。ＮＭＯＳダイオードでは０．２Ｖ程度プラス側にシフトしてしまう。
本来、ＭＯＳ構造のＶfbは、Ｐｏｌｙ−ＳｉとＳｉ基板の仕事関数の差で決まる。一般的には、ＰＭＯＳのＶfｂは０．９V付近であり、ＮＭＯＳでは−０．９Ｖ付近にあり、その差は１．８Ｖ程度である。これが理想値となる。
ところが、ピニングによってＰＭＯＳではＶｆbが０．３５Ｖになり、ＮＭＯＳでは−０．７Ｖ辺りになる。つまり、本来はＰＭＯＳダイオードとＮＭＯＳダイオードのＶfbの差として１．８Ｖ程度あるべきところが、ピニングによって１．０５Ｖ程度に縮まってしまう。
ピニングに起因して、図３（ｂ）および図３（ｃ）に示すように、ＰＭＯＳとＮＭＯＳで、しきい値電圧（Ｖth）のシフトが生じる。このしきい値電圧の上昇は、ＰＭＯＳで特に顕著である。
このような現象は、シリコン（Ｓｉ）を主成分にしたゲート電極に、Ｈｆ系の絶縁膜を用いたときに限定されて起こることから、Ｐｏｌｙ−ＳｉとＨｆＳｉＯ（Ｎ）の界面に原因があると考えられている。最近では、ＨｆＳｉＯ（Ｎ）から酸素原子が抜けて、酸素空孔が形成されることにピニングの原因があると考えられ、酸素空孔の発生により生成した電子がＰｉｌｙ−Ｓｉ中に移動し、界面で電子の分布状態が偏ることによって起こるという説が有力になってきている。また、Ｈｆ−Ｓｉの結合がピニングを引き起こすという説もある。バンドギャップ中にＨｆ−Ｓｉの結合準位が発生し、ピニングを引き起こすという考えである。いずれの説も決定的な証拠はないが、Ｐｏｌｙ−ＳｉとＨｆＳｉＯ（Ｎ）の界面に原因があると考えられる点では一致している。
ピニングは、Ｓｉ、Ｏ、Ｈｆなどの元素が関係して起こる現象である。一方、アルミニウム（Ａｌ）は、酸素と強く結合することが知られているほか、Ｓｉとも反応することが知られている。
そこで本発明の一実施形態では、シリコン基板上に、ＨｆＳｉＯ（Ｎ）などのＨｆ系絶縁膜にＡｌを導入したゲート絶縁膜（たとえばＨｆＳｉＡｌＯ（Ｎ））を介して、シリコンを含むゲート電極を配置する構造とすることで、ピニング現象を抑制する。
また、Ａｌの効果がより発揮できるようなゲート電極膜／ゲート絶縁膜界面の作製方法を提供する。
具体的には、第１の側面では、半導体デバイスは、
（ａ）半導体基板と、
（ｂ）前記半導体基板上に位置し、シリコン（Ｓｉ）を含む材料で形成される単層のゲート電極と、
（ｃ）前記ゲート電極と前記半導体基板の間に挿入されるゲート絶縁膜と
を有し、前記ゲート絶縁膜は、第１の金属、第２の金属、および第３の金属を含む３種類以上の金属元素の酸化物または酸窒化物である。
ことを特徴とする。
良好な実施では、第１の金属および第２の金属は、Ｈｆ、Ｓｉ、Ｚｒ、Ｔａ、Ｔｉ、Ｙ、Ｌａの中からそれぞれ選ばれる。
あるいは、第１の金属はＳｉであり、第２の金属は、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｙ、Ｌａの中から選ばれる。
（ａ）半導体基板と、
（ｂ）前記半導体基板上に位置し、シリコン（Ｓｉ）を含む材料で形成される単層のゲート電極と、
（ｃ）前記ゲート電極と前記半導体基板の間に挿入されるゲート絶縁膜と
を有し、前記ゲート絶縁膜は、第１の金属、第２の金属、および第３の金属を含む３種類以上の金属元素の酸化物または酸窒化物である。
ことを特徴とする。
良好な実施では、第１の金属および第２の金属は、Ｈｆ、Ｓｉ、Ｚｒ、Ｔａ、Ｔｉ、Ｙ、Ｌａの中からそれぞれ選ばれる。
あるいは、第１の金属はＳｉであり、第２の金属は、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｙ、Ｌａの中から選ばれる。
第２の側面では、半導体デバイスの作製方法は、
（ａ）半導体基板上に、第１の金属と第２の金属を含む２種類以上の金属元素の酸化物または酸窒化物から成る絶縁膜を形成し、
（ｂ）前記絶縁膜上に、第３の金属から成る薄膜を形成し、
（ｃ）前記第３の金属膜上に、シリコンを含む材料でゲート電極膜を堆積する
工程を含む。
（ａ）半導体基板上に、第１の金属と第２の金属を含む２種類以上の金属元素の酸化物または酸窒化物から成る絶縁膜を形成し、
（ｂ）前記絶縁膜上に、第３の金属から成る薄膜を形成し、
（ｃ）前記第３の金属膜上に、シリコンを含む材料でゲート電極膜を堆積する
工程を含む。
好ましい例では、前記ゲート電極膜の堆積工程は、前記第３の金属を、前記絶縁膜中に拡散させる工程を含む。
前記第３の金属の膜厚は、たとえば０．１ｎｍ〜１．０ｎｍの範囲である。
上記のような構成および方法により、フェルミ・レベル・ピニング等に起因するしきい値電圧のシフト（上昇）を抑止したトランジスタ構造が実現される。
Ｈｆ系のゲート絶縁膜とＰｏｌｙ−Ｓｉゲート電極膜の界面において、フェルミ・レベル・ピニングの抑止効果の高い界面形成が可能になる。
１ ＭＩＳＦＥＴ（半導体デバイス）
１１ Ｓｉ基板（半導体基板）
１２ ＨｆＳｉＯＮ膜（Ｈｉｇｈ−ｋ膜）
１３ Ａｌ
１４ ＨｆＳｉＡｌＯ（Ｎ）膜（ゲート絶縁膜）
１５ ゲート電極
１６ エクステンション領域
１８ ソース・ドレイン領域
１９ シリコン酸化膜（界面層）
２０ チャネル領域
１１ Ｓｉ基板（半導体基板）
１２ ＨｆＳｉＯＮ膜（Ｈｉｇｈ−ｋ膜）
１３ Ａｌ
１４ ＨｆＳｉＡｌＯ（Ｎ）膜（ゲート絶縁膜）
１５ ゲート電極
１６ エクステンション領域
１８ ソース・ドレイン領域
１９ シリコン酸化膜（界面層）
２０ チャネル領域
以下、図面を参照して、本発明の良好な実施の形態について説明する。
図４は、本発明の一実施形態に係る半導体デバイスの一例としてのＭＯＳＦＥＴの概略断面図である。半導体デバイス（ＭＯＳＦＥＴ）１は、主表面が（１００）面であるシリコン基板１１の素子分離（不図示）で区画される所定の領域に形成されている。ＭＯＳＦＥＴ１は、ゲート電極１５と、シリコン基板１１の表面にゲート電極１５を挟んで形成されるソース・ドレイン不純物拡散領域（以下、単に「ソース・ドレイン」と称する）１８と、ゲート電極１５とシリコン基板１１の間に位置するゲート絶縁膜１４を有する。
ゲート絶縁膜１４は、第１の金属、第２の金属、および第３の金属を含む３種類以上の金属元素を含み、この３種類以上の金属が酸化、または酸窒化した薄膜である。第１の金属と第２の金属はＨｆ、Ｓｉ（金属シリコン）、Ｚｒ、Ｔａ、Ｔｉ、Ｙ、Ｌａのいずれかであり、第３の金属はＡｌである。図４の例では、第１の金属がＨｆ、第２の金属がＳｉであるり、ゲート絶縁膜１４は、ＨｆＳｉＡｌＯまたはＨｆＳｉＡｌＯＮである。ゲート絶縁膜１４とゲート電極１５の側面は、サイドウォール１７で覆われている。なお、図４は、あくまでもＭＯＳＦＥＴの基本的な構成を説明するための概略図であり、ＭＯＳＦＥＴ１のより詳細な構成は、後述することとする。
図５は、図４に示すＭＯＳＦＥＴ１の作製工程図である。図５の例ではｐ型ＭＯＳＦＥＴ（ＰＭＯＳ）の作製を例にとって説明する。
図５（ａ）に示すように、主表面が（１００）面であるシリコン（Ｓｉ）基板１１の所定の領域にｎ型ウェル領域１１ａを形成する。その後、前処理として、Ｓｉ基板１の表面の自然酸化膜を希フッ酸で除去し、水洗浄した後、Ｓｉ基板１１の表面に厚さ１ｎｍ程度の酸化シリコン（ケミカルオキサイド）膜１９を形成する。この酸化シリコン膜１９は、Ｓｉ基板１１と上の層との界面を安定化する機能を有し、界面層と呼ぶ。
酸化シリコン膜１９上に、Ｈｉｇｈ−ｋ膜として、ＨｆＳｉＯＮ膜１２を形成する。成膜条件は、たとえば、Ｈｆ（Ｎ（ＣＨ3）2）4、ＳｉＨ（Ｎ（ＣＨ3）2)3、ＮＯガス、及びキャリアガスであるＮ2ガスをソースガスとし、基板温度６００℃で、厚さ約４ｎｍの（Ｈｆ0.6Ｓｉ0.4）（O0.9Ｎ0.1）膜１２を、十分酸化した状態で、化学気相堆積（ＣＶＤ）により堆積する。なお、ＯＮガスに変えて酸素ガスを供給してＨｆＳｉＯ膜としてもよい。
次に、図５（ｂ）に示すように、ＨｆＳｉＯＮ膜１２の表面に、膜厚０．１ｎｍ〜１ｎｍのアルミニウム（Ａｌ）膜１３を形成する。Ａｌ膜１３の膜厚は、より好ましくは、０．２ｎｍ〜０．４ｎｍである。成膜条件は、たとえば、Ａｌ（Ｃ4Ｈ9）3の液体原料を、２０℃、５０Ｐａの条件で３００ｓｃｃｍのＮ2ガスでバブリングしたガスを、基板温度が６００℃のＨｆＳｉＯＮ膜１２の表面に吹き付ける。その後、８００℃、３０秒のポスト・デポ・アニール（ＰＤＡ）を行う。
次に、図５（ｃ）に示すように、ＨｆＳｉＯＮ膜１２上のＡｌ膜１３の表面に、ポリシリコン（Ｐｏｌｙ−Ｓｉ）層１５ａを、基板温度６００℃で、化学気相堆積（ＣＶＤ）により厚さ約１００ｎｍに堆積する。このＰｏｌｙ−Ｓｉ膜１５ａの堆積時の熱によって、Ａｌ膜１３を構成するＡｌ原子がＨｆＳｉＯＮ膜１２中に拡散し、Ｈｆ（第１金属）、Ｓｉ（第２金属）、Ａｌ（第３金属）の酸窒化物であるＨｆＳｉＡｌＯＮ膜１４が、界面層１９上に形成される。
次に、図５（ｄ）に示すように、Ｐｏｌｙ−Ｓｉ膜１５ａ、ＨｆＳｉＡｌＯＮ膜１４，酸化シリコン膜１９を任意の方法でパターニングして、８０μｍ×８０μｍのゲート電極１５、ＨｆＳｉＡｌＯＮゲート絶縁膜１４、および酸化シリコン界面膜１９からなるゲート構造を作製する。ゲート電極１５をマスクとして、ボロン（Ｂ）などのｐ型不純物を注入してソース・ドレイン・エクステンション領域（単に「エクステンション」と称する）１６を形成する。エクステンション１６の間に延びるゲート電極１５直下の表面領域が、チャネル領域２０となる。図５の例では、ｐ型チャネル領域となる。
全面に酸化シリコン、窒化シリコンなどの絶縁膜を堆積し、エッチバックしてサイドウォール１７を残す。サードウォール１７およびゲート電極１５をマスクとして、高濃度のｐ型不純物を注入し、活性化アニールを行い、ソース・ドレイン不純物拡散領域（単に「ソース・ドレイン」と称する）１８を形成する。その後、表面を洗浄して全面にニッケル（Ｎｉ）、白金（Ｐｔ）等の金属膜を堆積し、熱処理によりシリサイド化して、ゲート電極１５およびソース・ドレイン１８の表面にシリサイド２１を形成する。その後、図示はしないが、層間絶縁膜を堆積し、上層配線との導通をはかるコンタクトプラグを形成し、上層配線を形成して半導体デバイスが完成する。シリサイド２１は、コンタクトプラグ（不図示）の底部と接触していない領域の電気抵抗を下げる役割を果たす。
図６（ａ）は、Ａｌ付着処理を施したＨｆＳｉＮＯ膜１２表面のＡＥＳ（Auger electron spectroscopy）分析結果のグラフ、図６（ｂ）はＡｌ膜１３の膜厚の処理時間依存性を示すグラフである。膜厚は、分光エリプソで測定した。図６（ａ）のグラフで、左端のピークがＡｌのピークであり、Ａｌ膜１３の存在が確認される。また、図６（ｂ）から、Ａｌ処理時間を長くするにしたがって、Ａｌの膜値が増えることがわかる。したがって、Ａｌ処理時間を制御することによって、Ａｌ膜１３を所望の膜厚に形成することができ、０．１ｎｍ〜１．０ｎｍの膜厚のＡｌ膜を形成することができる。
図７は、実施形態にしたがって作製したＭＯＳＦＥＴのＣＶ測定結果を、Ａｌ膜１３を形成しない従来のＨｆＳｉＯＮゲート絶縁膜と比較するグラフである。図７（ａ）はＮＭＯＳのＣＶカーブ、図７（ｂ）はＰＭＯＳのＣＶカーブである。グラフにおいて、実線はＡｌを形成しないＨｆＳｉＮＯ膜（Ａｌ処理時間０ｓｅｃ）、一点鎖線は、Ａｌ処理時間を５ｓｅｃにしたときのＣＶ特性、破線はＡｌ処理時間を１０ｓｅｃにしたときのＣＶ特性、点線はＡｌ処理時間を１５ｓｅｃにしたときのＣＶ特性である。なお、Ａｌ処理時間を変化させたこと以外は、図５に示す作製方法と同じ条件で試料を作製した。
ＮＭＯＳの場合、Ａｌを付けていない試料に対して、Ａｌを１５秒付けた試料は、フラットバンド電圧（Ｖfb）が０．１V程度正側にシフトする。同様の比較において、ＰＭＯＳの場合は、１．０Ｖ程度正側にシフトしている。
図８は、図７の測定結果から、横軸をＡｌ付着時間、縦軸をＶfbとしてプロットしたグラフである。図中のＰＭＯＳとＮＭＯＳの「理想値」は、ゲート絶縁膜にＳｉＯ2膜を用いた場合のＶfbの位置を示す。すなわち、ゲート絶縁膜においてピニングが起こっておらず、さらに固定電荷も存在していない場合の理想的なＶfbである。
ＮＭＯＳでは、Ｐｏｌｙ−Ｓｉゲートを堆積する前のＨｆＳｉＯ（Ｎ）膜表面にＡｌを付着しておいた場合でも、Ｖfbはほとんど変化がないが、ＰＭＯＳでは、Ａｌの付着量を０から０．３ｎｍまで増やすに従って、０．３５Ｖから１．１Ｖ付近まで直線的に変化する。
理想値では、ＮＭＯＳとＰＭＯＳのＰｏｌｙ−Ｓｉにおけるフェルミレベルの差は、約１．０Ｖであり、Ｖfbに換算すると、その差は約１．８Ｖに相当する。実験結果では、図３に示したように、ＮＭＯＳの場合、Ａｌを付けていない状態では、理想値からのＶfbのシフト量（ΔＶfb）は＋０．２Ｖ程度であるのに対し、ＰＭＯＳでは−０．５５Ｖ程度であった。ピニングしている状態である。
これに対して、Ａｌを１５秒堆積した試料では、ＮＭＯＳの場合、ΔＶfb＝＋０．２V程度であり、ＰＭＯＳはΔＶfb＝＋０．２Ｖ程度であった。したがって、ＮＭＯＳとＰＭＯＳのＶfb差は約１．８Ｖ程度になっており、理想的なＶfbである１．８Ｖに近い。
実施例では、Ａｌ付着量を０．２２ｎｍに設定することで、ＰＭＯＳのＶfbを理想値である０．９Ｖに制御する。一方、ＮＭＯＳのＶfbは−０．７Ｖ付近のままであり、０．２Ｖ程度シフトしたままであるが、シフト量が０．２Ｖ程度であれば、ＭＯＳＦＥＴ作製時におけるチャネルドーズ量を変えることにより、Ｖfbを−０．９Ｖに制御することができるので影響はない。
図９は、Ｐｏｌｙ−Ｓｉ膜１５ａとＨｆＳｉＯＮ膜１２の界面に挿入されるＡｌ膜１３が、ＭＯＳ構造作製プロセス中にＨｆＳｉＯＮ膜１２中に拡散していく様子を調べたＸＰＳ分析結果である。図９（ａ）および図９（ｃ）に示すように、試料におけるプロセスの進行を、前処理（ＨＦ処理＋ＳＣ２洗浄）の後から始め、以下の順序で進める。
工程０：ＨｆＳｉＯＮ膜１２の成膜およびＡｌ膜１３の付着
工程１：８００℃、３０ｓｅｃのポスト・デポ・アニール（ＰＤＡ）
工程２：Ｐｏｌｙ−Ｓｉ膜１５の堆積
工程３：１０５０℃、１秒間の活性化アニール
工程４：ＭＯＳキャップの形成
なお、工程０におけるＨｆＳｉＯＮ膜１２の成膜条件は基板温度６００℃で、成膜時間が約７分＋α、工程３におけるＰｏｌｙ−Ｓｉ膜１５ａの堆積は、ＰＤＡの後、堆積前に３０分の時間をおき、Ｐｏｌｙ−Ｓｉの堆積時間を約１１分とし、堆積後に約２０分間の時間をおいた。
する。
図５（ａ）に示すように、主表面が（１００）面であるシリコン（Ｓｉ）基板１１の所定の領域にｎ型ウェル領域１１ａを形成する。その後、前処理として、Ｓｉ基板１の表面の自然酸化膜を希フッ酸で除去し、水洗浄した後、Ｓｉ基板１１の表面に厚さ１ｎｍ程度の酸化シリコン（ケミカルオキサイド）膜１９を形成する。この酸化シリコン膜１９は、Ｓｉ基板１１と上の層との界面を安定化する機能を有し、界面層と呼ぶ。
酸化シリコン膜１９上に、Ｈｉｇｈ−ｋ膜として、ＨｆＳｉＯＮ膜１２を形成する。成膜条件は、たとえば、Ｈｆ（Ｎ（ＣＨ3）2）4、ＳｉＨ（Ｎ（ＣＨ3）2)3、ＮＯガス、及びキャリアガスであるＮ2ガスをソースガスとし、基板温度６００℃で、厚さ約４ｎｍの（Ｈｆ0.6Ｓｉ0.4）（O0.9Ｎ0.1）膜１２を、十分酸化した状態で、化学気相堆積（ＣＶＤ）により堆積する。なお、ＯＮガスに変えて酸素ガスを供給してＨｆＳｉＯ膜としてもよい。
次に、図５（ｂ）に示すように、ＨｆＳｉＯＮ膜１２の表面に、膜厚０．１ｎｍ〜１ｎｍのアルミニウム（Ａｌ）膜１３を形成する。Ａｌ膜１３の膜厚は、より好ましくは、０．２ｎｍ〜０．４ｎｍである。成膜条件は、たとえば、Ａｌ（Ｃ4Ｈ9）3の液体原料を、２０℃、５０Ｐａの条件で３００ｓｃｃｍのＮ2ガスでバブリングしたガスを、基板温度が６００℃のＨｆＳｉＯＮ膜１２の表面に吹き付ける。その後、８００℃、３０秒のポスト・デポ・アニール（ＰＤＡ）を行う。
次に、図５（ｃ）に示すように、ＨｆＳｉＯＮ膜１２上のＡｌ膜１３の表面に、ポリシリコン（Ｐｏｌｙ−Ｓｉ）層１５ａを、基板温度６００℃で、化学気相堆積（ＣＶＤ）により厚さ約１００ｎｍに堆積する。このＰｏｌｙ−Ｓｉ膜１５ａの堆積時の熱によって、Ａｌ膜１３を構成するＡｌ原子がＨｆＳｉＯＮ膜１２中に拡散し、Ｈｆ（第１金属）、Ｓｉ（第２金属）、Ａｌ（第３金属）の酸窒化物であるＨｆＳｉＡｌＯＮ膜１４が、界面層１９上に形成される。
次に、図５（ｄ）に示すように、Ｐｏｌｙ−Ｓｉ膜１５ａ、ＨｆＳｉＡｌＯＮ膜１４，酸化シリコン膜１９を任意の方法でパターニングして、８０μｍ×８０μｍのゲート電極１５、ＨｆＳｉＡｌＯＮゲート絶縁膜１４、および酸化シリコン界面膜１９からなるゲート構造を作製する。ゲート電極１５をマスクとして、ボロン（Ｂ）などのｐ型不純物を注入してソース・ドレイン・エクステンション領域（単に「エクステンション」と称する）１６を形成する。エクステンション１６の間に延びるゲート電極１５直下の表面領域が、チャネル領域２０となる。図５の例では、ｐ型チャネル領域となる。
全面に酸化シリコン、窒化シリコンなどの絶縁膜を堆積し、エッチバックしてサイドウォール１７を残す。サードウォール１７およびゲート電極１５をマスクとして、高濃度のｐ型不純物を注入し、活性化アニールを行い、ソース・ドレイン不純物拡散領域（単に「ソース・ドレイン」と称する）１８を形成する。その後、表面を洗浄して全面にニッケル（Ｎｉ）、白金（Ｐｔ）等の金属膜を堆積し、熱処理によりシリサイド化して、ゲート電極１５およびソース・ドレイン１８の表面にシリサイド２１を形成する。その後、図示はしないが、層間絶縁膜を堆積し、上層配線との導通をはかるコンタクトプラグを形成し、上層配線を形成して半導体デバイスが完成する。シリサイド２１は、コンタクトプラグ（不図示）の底部と接触していない領域の電気抵抗を下げる役割を果たす。
図６（ａ）は、Ａｌ付着処理を施したＨｆＳｉＮＯ膜１２表面のＡＥＳ（Auger electron spectroscopy）分析結果のグラフ、図６（ｂ）はＡｌ膜１３の膜厚の処理時間依存性を示すグラフである。膜厚は、分光エリプソで測定した。図６（ａ）のグラフで、左端のピークがＡｌのピークであり、Ａｌ膜１３の存在が確認される。また、図６（ｂ）から、Ａｌ処理時間を長くするにしたがって、Ａｌの膜値が増えることがわかる。したがって、Ａｌ処理時間を制御することによって、Ａｌ膜１３を所望の膜厚に形成することができ、０．１ｎｍ〜１．０ｎｍの膜厚のＡｌ膜を形成することができる。
図７は、実施形態にしたがって作製したＭＯＳＦＥＴのＣＶ測定結果を、Ａｌ膜１３を形成しない従来のＨｆＳｉＯＮゲート絶縁膜と比較するグラフである。図７（ａ）はＮＭＯＳのＣＶカーブ、図７（ｂ）はＰＭＯＳのＣＶカーブである。グラフにおいて、実線はＡｌを形成しないＨｆＳｉＮＯ膜（Ａｌ処理時間０ｓｅｃ）、一点鎖線は、Ａｌ処理時間を５ｓｅｃにしたときのＣＶ特性、破線はＡｌ処理時間を１０ｓｅｃにしたときのＣＶ特性、点線はＡｌ処理時間を１５ｓｅｃにしたときのＣＶ特性である。なお、Ａｌ処理時間を変化させたこと以外は、図５に示す作製方法と同じ条件で試料を作製した。
ＮＭＯＳの場合、Ａｌを付けていない試料に対して、Ａｌを１５秒付けた試料は、フラットバンド電圧（Ｖfb）が０．１V程度正側にシフトする。同様の比較において、ＰＭＯＳの場合は、１．０Ｖ程度正側にシフトしている。
図８は、図７の測定結果から、横軸をＡｌ付着時間、縦軸をＶfbとしてプロットしたグラフである。図中のＰＭＯＳとＮＭＯＳの「理想値」は、ゲート絶縁膜にＳｉＯ2膜を用いた場合のＶfbの位置を示す。すなわち、ゲート絶縁膜においてピニングが起こっておらず、さらに固定電荷も存在していない場合の理想的なＶfbである。
ＮＭＯＳでは、Ｐｏｌｙ−Ｓｉゲートを堆積する前のＨｆＳｉＯ（Ｎ）膜表面にＡｌを付着しておいた場合でも、Ｖfbはほとんど変化がないが、ＰＭＯＳでは、Ａｌの付着量を０から０．３ｎｍまで増やすに従って、０．３５Ｖから１．１Ｖ付近まで直線的に変化する。
理想値では、ＮＭＯＳとＰＭＯＳのＰｏｌｙ−Ｓｉにおけるフェルミレベルの差は、約１．０Ｖであり、Ｖfbに換算すると、その差は約１．８Ｖに相当する。実験結果では、図３に示したように、ＮＭＯＳの場合、Ａｌを付けていない状態では、理想値からのＶfbのシフト量（ΔＶfb）は＋０．２Ｖ程度であるのに対し、ＰＭＯＳでは−０．５５Ｖ程度であった。ピニングしている状態である。
これに対して、Ａｌを１５秒堆積した試料では、ＮＭＯＳの場合、ΔＶfb＝＋０．２V程度であり、ＰＭＯＳはΔＶfb＝＋０．２Ｖ程度であった。したがって、ＮＭＯＳとＰＭＯＳのＶfb差は約１．８Ｖ程度になっており、理想的なＶfbである１．８Ｖに近い。
実施例では、Ａｌ付着量を０．２２ｎｍに設定することで、ＰＭＯＳのＶfbを理想値である０．９Ｖに制御する。一方、ＮＭＯＳのＶfbは−０．７Ｖ付近のままであり、０．２Ｖ程度シフトしたままであるが、シフト量が０．２Ｖ程度であれば、ＭＯＳＦＥＴ作製時におけるチャネルドーズ量を変えることにより、Ｖfbを−０．９Ｖに制御することができるので影響はない。
図９は、Ｐｏｌｙ−Ｓｉ膜１５ａとＨｆＳｉＯＮ膜１２の界面に挿入されるＡｌ膜１３が、ＭＯＳ構造作製プロセス中にＨｆＳｉＯＮ膜１２中に拡散していく様子を調べたＸＰＳ分析結果である。図９（ａ）および図９（ｃ）に示すように、試料におけるプロセスの進行を、前処理（ＨＦ処理＋ＳＣ２洗浄）の後から始め、以下の順序で進める。
工程０：ＨｆＳｉＯＮ膜１２の成膜およびＡｌ膜１３の付着
工程１：８００℃、３０ｓｅｃのポスト・デポ・アニール（ＰＤＡ）
工程２：Ｐｏｌｙ−Ｓｉ膜１５の堆積
工程３：１０５０℃、１秒間の活性化アニール
工程４：ＭＯＳキャップの形成
なお、工程０におけるＨｆＳｉＯＮ膜１２の成膜条件は基板温度６００℃で、成膜時間が約７分＋α、工程３におけるＰｏｌｙ−Ｓｉ膜１５ａの堆積は、ＰＤＡの後、堆積前に３０分の時間をおき、Ｐｏｌｙ−Ｓｉの堆積時間を約１１分とし、堆積後に約２０分間の時間をおいた。
する。
このように作製した試料に対して、図９（ｂ）に示すように、入射角４５°と１５°でＸＰＳ分析を行った。図９（Ｃ）は、プロセスの進行につれて、深い位置でのＡｌ量に対する表面領域でのＡｌ量の比率が減少する様子、すなわちＡｌの拡散が進む様子を示している。図９（Ｃ）のグラフから、Ａｌの拡散は、ポスト・デポ・アニールで進むのではなく、Ｐｏｌｙ−Ｓｉ膜１５ａの堆積時に、ＨｆＳｉＯＮ膜１２の中に拡散していくことがわかる。８００℃でのＰＤＡの後、Ｐｏｌｙ−Ｓｉ堆積前に３０分の時間をおいているので、Ａｌの拡散はＰＤＡの影響によるものではないからである。
また、Ｐｏｌｙ−Ｓｉ堆積後、１秒の間に、４５°の位置に対する１５°の位置でのＡｌ量の比が、ほぼ１．０になっている。これは、ＡｌがＨｆＳｉＯＮ膜１２中にほぼ均一に拡散し、ＨｆＳｉＡｌＯＮ膜１４が生成されたことを意味する。
このように作製されたＨｆＳｉＡｌＯＮゲート絶縁膜１４を有するＭＯＳＦＥＴが、フェルミ・レベル・ピニングを効果的に抑止できることは、図８のグラフに示すとおりである。
ＨｆＳｉＡｌＯＮゲート絶縁膜１４は、それ自体をＣＶＤで形成することもできるが、ＨｆＳｉＯＮ膜１２の表面のみに、ごく薄いＡｌの薄膜を付けることで、Ｐｏｌｙ−Ｓｉ堆積中に、Ｓｉ原子が下層の絶縁膜に拡散する影響も防止することができる。
以上、本発明を特定の実施例に基づいて説明したが、本発明は上記のような実施例に限定されるわけではない。たとえば実施形態では、ＨｆＳｉＯＮ膜１２の下地となる界面膜１９を、ＳｉＯ2で構成したが、ＳｉＮＯ膜を用いても同様の効果が得られる。また、Ａｌが付着される絶縁膜はＨｆＳｉＯＮ膜１２に限定されず、Ｈｆに代えて、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｙの中から選ばれる１種類以上の元素を含む材料で形成してもよい。また、酸化物または酸窒化物を構成する金属は、Ｈｆ、Ｚｒ、Ｓｉ、Ｔａ、Ｔｉ、Ｙの中から選ばれる２以上の元素であってもよい。
また、ＨｆＳｉＯ（Ｎ）膜１２上にＡｌを付着する際に用いるガスは、Ａｌ（Ｃ4Ｈ9)3に限らず、ＡＬ（ＣＨ3）3、Ａｌ（Ｃ2Ｈ5）3を供給してもよい。
Claims (12)
- 半導体基板と、
前記半導体基板上に位置し、シリコン（Ｓｉ）を含む材料で形成される単層のゲート電極と、
前記ゲート電極と前記半導体基板の間に挿入されるゲート絶縁膜と
を有し、前記ゲート絶縁膜は、第１の金属、第２の金属、および第３の金属を含む３種類以上の金属元素の酸化物または酸窒化物である
ことを特徴とする半導体デバイス。 - 前記第１の金属および第２の金属は、Ｈｆ、Ｓｉ、Ｚｒ、Ｔａ、Ｔｉ、Ｙ、Ｌａの中からそれぞれ選ばれることを特徴とする請求項１に記載の半導体デバイス。
- 前記第１の金属はＳｉであり、
前記第２の金属は、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｙ、Ｌａの中から選ばれる
ことを特徴とする請求項１に記載の半導体デバイス。 - 前記第３の金属はＡｌであることを特徴とする請求項１〜３のいずれかに記載の半導体デバイス。
- 前記半導体基板と、前記ゲート絶縁膜との間に位置する界面層
をさらに有することを特徴とする請求項１に記載の半導体デバイス。 - 前記ゲート絶縁膜は、ＨｆＳｉＡｌＯまたはＨｆＳｉＡｌＯＮである
ことを特徴とする請求項１に記載の半導体デバイス。 - 半導体基板上に、第１の金属と第２の金属を含む２種類以上の金属元素の酸化物または酸窒化物から成る絶縁膜を形成し、
前記絶縁膜上に、第３の金属から成る薄膜を形成し、
前記第３の金属膜上に、シリコンを含む材料でゲート電極膜を堆積する
工程を含むことを特徴とする半導体デバイスの作製方法。 - 前記ゲート電極膜の堆積工程は、前記第３の金属を前記絶縁膜中に拡散させる工程を含むことを特徴とする請求項７に記載の半導体デバイスの作製方法。
- 前記第３の金属の膜厚は、０．１ｎｍ〜１．０ｎｍの範囲である
ことを特徴とする請求項７に記載の半導体デバイスの作製方法。 - 前記第３の金属は、Ａｌであることを特徴とする請求項７に記載の半導体デバイスの作製方法。
- 前記ゲート電極膜の堆積工程により、前記第１の金属、第２の金属、第３の金属を含む３種類以上の金属の酸化物または酸窒化物から成るゲート絶縁膜が生成される
ことを特徴とする請求項７に記載の半導体デバイスの作製方法。 - 前記第３の金属膜の形成工程は、原料ガスとして、Ａｌ(Ｃ4Ｈ9)3、Ａｌ(Ｃ2Ｈ5)3、Ａｌ(ＣＨ)3のうち、少なくとも一つを用いることを特徴とする請求項７に記載の半導体デバイスの作製方法。
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