JP5314964B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、特に、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）およびｐチャネル型ＭＩＳＦＥＴを備えた半導体装置に適用して有効な技術に関するものである。
半導体集積回路を構成するＭＩＳＦＥＴ（以下、ＭＩＳトランジスタという）を微細化、集積化しつつ、オン電流の増大などのトランジスタ駆動能力を向上する一つの手段として、ゲート絶縁膜の薄膜化が行われる。しかしながら、従来から用いられている酸化シリコンのみでゲート絶縁膜を構成した場合、その膜厚が薄くなり過ぎると、ダイレクトトンネリングと呼ばれる量子効果によって電子がゲート絶縁膜中を通り抜けるようになるためにリーク電流が増大し、絶縁膜として機能しなくなってしまう。
そこで、ゲート絶縁膜に、酸化シリコンより誘電率の高い高誘電率（ｈｉｇｈ−ｋ）材料が用いられてきている。これは、ゲート絶縁膜を高誘電率材料で構成した場合、酸化シリコン膜厚換算した絶縁容量が同じであっても、実際の物理膜厚を（高誘電率材料の誘電率／酸化シリコンの誘電率）倍だけ厚くできるので、駆動能力を維持しつつ、リーク電流を低減することができるからである。したがって、絶縁膜として機能する物理膜厚を有する高誘電率膜を用いて、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness、酸化シリコン膜換算膜厚）を薄く（小さく）することでトランジスタ特性の向上が図られている。
また、従来から用いられているポリシリコンのみでゲート電極を構成した場合、ゲート絶縁膜とゲート電極の界面でポリシリコンが空乏化する現象が生じる。空乏化したポリシリコン膜は容量絶縁膜として機能することから、高誘電率材料を用いてＥＯＴの薄膜化を進めても、空乏化したポリシリコンの分だけ実質的にゲート絶縁膜の膜厚が厚くなってしまう。このため、ゲート電極と半導体基板間の容量が小さくなってしまうので、オン電流の充分な確保が困難となる。
そこで、ゲート絶縁膜に高誘電率材料を用いる場合、その上に配置されるゲート電極材料をポリシリコンではなく金属を用いることが検討されている。
さらに、トランジスタの高速性と低消費電力性を考慮した場合、低い閾値電圧が要求されるため、所望の閾値電圧に設計する必要がある。しかしながら、ゲート絶縁膜に高誘電率材料を用いた場合、絶縁膜中の電子のフェルミレベルが固定される現象（フェルミレベルピニング）によって、閾値電圧の制御性が困難となる問題がある。なお、閾値電圧は実効仕事関数に大きく依存するので、所望の閾値電圧を得るためには実効仕事関数が制御できれば良い。また、実効仕事関数は、ＭＩＳ構造の様々な要因で、物性的な仕事関数とは異なるものである。
そこで、高誘電率材料として例えばＨｆ（ハフニウム）系酸化物を用いて、これに対して金属酸化物を拡散（添加）あるいは積層することによって、ＭＩＳトランジスタの実効仕事関数を制御することが行われている。例えば、H.N. Alshareef et al., Symp. VLSI Tech., Dig., p.10, 2006（非特許文献１）では、ＨｆＳｉＯに対してＬａ２Ｏ２を拡散してゲート絶縁膜を構成する技術が開示されている。また、H-S. Jung, et al., Symp. VLSI Tech. Dig., p.204, 2006（非特許文献２）では、Ｈｆ（Ｓｉ）Ｏに対し、ＡｌＯを積層してゲート絶縁膜を構成する技術が開示されている。また、T. Schram, et al., Symp. VLSI Tech. Dig., p.44, 2008（非特許文献３）では、ＨｆＳｉＯ（Ｎ）に対し、Ｌａ２Ｏ２およびＡｌ２Ｏ３を積層してそれぞれｎＭＩＳおよびｐＭＩＳのゲート絶縁膜を構成する技術が開示されている。
H.N. Alshareef et al., Symp. VLSI Tech., Dig., p.10, 2006 H-S. Jung, et al., Symp. VLSI Tech. Dig., p.204, 2006 T. Schram, et al., Symp. VLSI Tech. Dig., p.44, 2008
ＭＩＳトランジスタを構成するにあたり、そのゲート絶縁膜には絶縁膜が適用され、また、そのゲート電極には導電性を有し、かつゲート絶縁膜に影響を及ぼさない金属膜を含む導電性膜が適用されることが一般的である。このため、製造工程中からゲート絶縁膜およびゲート電極に最も適した材料が適用される。ＥＯＴを薄くするためにゲート絶縁膜に高誘電率材料を適用し、さらに、閾値、実効仕事関数が制御されたＭＩＳトランジスタを構成する場合も同様と考えられる。この場合、本発明者らは以下の課題があることを見出した。図３０を参照して説明する。図３０は本発明者らが検討したゲート絶縁膜に高誘電率材料を適用したＭＩＳトランジスタを説明するための図であり、（ａ）、（ｂ）、（ｃ）と製造工程順に示している。
まず、図３０（ａ）では、例えばシリコン（Ｓｉ）からなる半導体基板（以下、単に基板という）１０１上にゲート絶縁膜の基材となるベース絶縁膜１０２（高誘電率膜）を形成し、基材への混合材として薄い金属酸化膜１０３を積層して形成する。なお、本願において「混合材」は、他の材料（例えば基材）に混ぜる（拡散させる）材料として用いている。
これらベース絶縁膜および金属酸化膜１０３は、アニール処理（熱処理）によって基材のベース絶縁膜に混合材の金属酸化膜１０３の構成元素が拡散して、図３０（ｂ）に示すように、ゲート絶縁膜１０４（混合膜）を形成する。このように、ＭＩＳトランジスタを構成するにあたり、そのゲート絶縁膜には、絶縁膜であるベース絶縁膜および金属酸化膜１０３を適用している。その後、図３０（ｃ）では、ゲート絶縁膜１０４上にゲート電極１０５を形成する。ＭＩＳトランジスタのゲート電極１０５を構成するにあたり、導電性を有し、かつゲート絶縁膜に影響を及ぼさない金属膜を含む導電性膜を適用している。なお、ベース絶縁膜に金属酸化膜１０３の構成元素が拡散されずとも、積層した状態でゲート絶縁膜１０４を構成する場合も考えられる。
例えば、非特許文献１のように、ベース絶縁膜をＨｆＳｉＯ、金属酸化膜１０３をＬａ２Ｏ３とし、ゲート絶縁膜１０４にＨｆＬａＳｉＯ、ゲート電極１０５にＴａＮを適用することができる。また、非特許文献２のように、ベース絶縁膜をＨｆ（Ｓｉ）Ｏ、金属酸化膜１０３をＡｌＯとし、ゲート絶縁膜１０４にそれらの積層構造、ゲート電極１０５にポリシリコンを適用することができる。また、非特許文献３のように、ベース絶縁膜をＨｆＳｉＯ（Ｎ）、金属酸化膜１０３をＬａ２Ｏ３またはＡｌ２Ｏ３とし、ゲート絶縁膜１０４にそれらの積層構造を適用することができる。
このように、ＭＩＳトランジスを構成するにあたり、その製造工程中から、そのゲート絶縁膜には酸化膜を含む絶縁膜（非特許文献１ではＨｆＳｉＯとＬａ２Ｏ３）を適用し、そのゲート電極には導電性を有し、かつゲート絶縁膜に影響を及ぼさない金属膜を含む導電性膜（非特許文献１ではＴａＮ）を適用することができる。これにより、図３０を参照して説明したように、基材となる酸化膜（ベース絶縁膜）と、混合材となる別の薄い金属酸化膜とを積層した状態で、アニール処理することによって金属酸化膜の構成元素をベース絶縁膜中に拡散させて、ＭＩＳトランジスタの実効仕事関数を制御することができる。
しかしながら、ベース絶縁膜と金属酸化膜の２つの絶縁膜を積層するため、ＥＯＴが厚くなり、絶縁容量がベース絶縁膜単独の容量値よりも小さくなってしまう可能性がある。トランジスタの微細化において、これは駆動能力などトランジスタ特性を劣化させてしまう。
本発明の目的は、ＭＩＳトランジスタのトランジスタ特性を向上する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の一実施の形態は、以下の工程を含むＭＩＳトランジスタを備えた半導体装置の製造方法とするものである。（ａ）半導体基板の主面上に、酸化シリコン膜を形成する。（ｂ）前記酸化シリコン膜上に、第１ハフニウム系酸化膜を形成する。（ｃ）前記第１ハフニウム系酸化膜上に、金属膜を形成する。（ｄ）前記第１ハフニウム系酸化膜中に前記金属膜を構成する金属元素を拡散することによって、前記酸化シリコン膜上に、前記金属元素を化合物として含む第２ハフニウム系酸化膜を形成する。（ｅ）前記工程（ｄ）の後、前記第２ハフニウム系酸化膜上に、前記金属膜と異なる導電性膜を形成する。（ｆ）前記工程（ｅ）の後、前記導電性膜、前記第２ハフニウム系酸化膜および前記酸化シリコン膜を所定の形状にパターニングすることによって、前記導電性膜を含むゲート電極と、前記第２ハフニウム系酸化膜および前記酸化シリコン膜を含むゲート絶縁膜を形成する。本願において「ハフニウム系酸化膜」は、酸化シリコンより誘電率が高く、ハフニウム（Ｈｆ）、酸素（Ｏ）を含んで構成された酸化膜（高誘電率膜）をいう。ハフニウム系酸化膜には、例えば酸化ハフニウム（ＨｆＯ２）膜、酸化ハフニウムマグネシウム（ＨｆＭｇＯ）膜、酸化ハフニウムアルミニウム（ＨｆＡｌＯ）が含まれる。
また、本発明の他の実施の形態は、以下の構成を含むＭＩＳトランジスタを備えた半導体装置である。半導体基板の主面上に設けられた酸化シリコン膜と、前記酸化シリコン膜上に設けられ、酸化シリコンより誘電率が高く、ハフニウム、酸素および金属元素を含む混合膜（高誘電率膜）と、前記混合膜上に設けられた導電性膜とを備えている。ここで、前記ＭＩＳトランジスタのゲート電極は、前記導電性膜から構成され、前記ＭＩＳトランジスタのゲート絶縁膜は、前記酸化シリコン膜および前記混合膜で構成され、前記ゲート絶縁膜のＥＯＴは、１．５ｎｍ以下とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
この一実施の形態によれば、ＭＩＳトランジスタのトランジスタ特性を向上することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
本実施の形態では、ＳＲＡＭ（static random access memory）を備えた半導体装置に本発明を適用した場合について説明する。
図１は本実施の形態における半導体装置を構成するＳＲＡＭのメモリセルＭＣを示す等価回路図である。図１に示すように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳトランジスタＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳトランジスタＱｐ１、Ｑｐ２および一対の転送用ＭＩＳトランジスタＱｔ１、Ｑｔ２により構成されている。駆動用ＭＩＳトランジスタＱｄ１、Ｑｄ２および転送用ＭＩＳトランジスタＱｔ１、Ｑｔ２はｎチャネル型ＭＩＳトランジスタ（以下、ｎＭＩＳトランジスタという）Ｑｎで構成され、負荷用ＭＩＳトランジスタＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳトランジスタ（以下、ｐＭＩＳトランジスタという）Ｑｐで構成されている。
メモリセルＭＣを構成するこれら６個のＭＩＳトランジスタのうち、駆動用ＭＩＳトランジスタＱｄ１および負荷用ＭＩＳトランジスタＱｐ１は、ＣＭＩＳ（Complementary MIS）でインバータＩＮＶ１を構成し、駆動用ＭＩＳトランジスタＱｄ２および負荷用ＭＩＳトランジスタＱｐ２は、ＣＭＩＳでインバータＩＮＶ２を構成している。これら一対のインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳトランジスタＱｔ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳトランジスタＱｔ２のソース領域、ドレイン領域の一方に接続されている。さらに、転送用ＭＩＳトランジスタＱｔ１のソース領域、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳトランジスタＱｔ２のソース領域、ドレイン領域の他方はデータ線／ＤＬに接続されている。
また、フリップフロップ回路の一端（負荷用ＭＩＳトランジスタＱｐ１、Ｑｐ２の各ソース領域）は電源電圧（Ｖｃｃ）に接続され、他端（駆動用ＭＩＳトランジスタＱｄ１、Ｑｄ２の各ソース領域）は基準電圧（Ｖｓｓ）に接続されている。
この回路の動作を説明すると、一方のインバータＩＮＶ１の蓄積ノードＡが高電位（“Ｈ”）であるときには、駆動用ＭＩＳトランジスタＱｄ２がオンになるので、他方のインバータＩＮＶ２の蓄積ノードＢが低電位（“Ｌ”）になる。したがって、駆動用ＭＩＳトランジスタＱｄ１がオフになり、蓄積ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
転送用ＭＩＳトランジスタＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳトランジスタＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ＭＩＳトランジスタＱｔ１、Ｑｔ２がオンになり、ラッチ回路と相補性データ線（データ線ＤＬ、／ＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳトランジスタＱｔ１、Ｑｔ２をオン状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。以上のようにして、ＳＲＡＭを動作させることができる。
図２は本実施の形態における半導体装置の要部（図１のメモリセルＭＣ）を模式的に示す平面図であり、図３は図２のＡ−Ａ’線における半導体装置を模式的に示す断面図、図４は図２のＢ−Ｂ’線における半導体装置を模式的に示す断面図である。図２では、ゲート電極Ｇと、活性領域を構成するｎウェル３およびｐウェル４との関係を明確にするために、図３、図４で示すような層間絶縁膜２１など、一部を省略して示している。また、図３、図４では図示しないが、本実施の形態における半導体装置は多層配線構造であっても良く、最表面には保護膜（パッシベーション膜）が設けられている。また、図２〜図４に示すｐＭＩＳ領域はｐＭＩＳトランジスタが形成される領域であり、ｎＭＩＳ領域はｎＭＩＳトランジスタが形成される領域である。
まず、本実施の形態におけるＳＲＡＭのレイアウト構成について説明する。図２に示すように、基板１は素子分離領域２によって複数の活性領域Ａ１〜Ａ４（ｎウェル３、ｐウェル４）に区画されている。ｎＭＩＳトランジスタＱｎを形成するｐウェル４（活性領域Ａ１、Ａ４）では、リンや砒素などのｎ型不純物を導入することにより、図示しない半導体領域（ソース／ドレイン）が形成されている。そして、これらソース領域とドレイン領域の間のｐウェル４（活性領域Ａ１、Ａ４）上にゲート絶縁膜を介してゲート電極Ｇが形成されている。同様にｐＭＩＳトランジスタＱｐを形成するｎウェル３（活性領域Ａ２、Ａ３）では、ボロンなどのｐ型不純物を導入することにより、図示しない半導体領域（ソース／ドレイン）が形成されている。そして、これらソース領域とドレイン領域の間のｎウェル３（活性領域Ａ２、Ａ３）上にゲート絶縁膜を介してゲート電極Ｇが形成されている。なお、図２では、ゲート電極Ｇは、活性領域の延在する第１方向（図面上下方向）とは交差する第２方向（図面左右方向）に延在している。
例えば、図１に示したＳＲＡＭのメモリセルＭＣにおいて、活性領域Ａ１に形成されているソース領域およびドレイン領域と２本のゲート電極Ｇにより、駆動用ＭＩＳトランジスタＱｄ１および転送用ＭＩＳトランジスタＱｔ１が同一の活性領域Ａ１に形成されている。また、活性領域Ａ２に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、負荷用ＭＩＳトランジスタＱｐ１が形成され、活性領域Ａ３に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、負荷ＭＩＳトランジスタＱｐ２が形成されている。また、活性領域Ａ４に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、駆動用ＭＩＳＦＥＴＱｄ２および転送用ＭＩＳＦＥＴＱｔ２が同一のアクティブ領域Ａ４に形成されている。
以上のようなＳＲＡＭが基板１に形成されている。さらに、ＳＲＡＭにおいては、６つのＭＩＳトランジスタからなるメモリセルＭＣが複数形成されている以外に、ＳＲＡＭの構造上電位を得るための基板電位供給部が形成され、それらはコンタクトＣＮＴや配線を介して電気的に接続される。なお、図２、図４に示すように、駆動用ＭＩＳトランジスタＱｄ１、Ｑｄ２のゲート電極と、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のゲート電極とは、１本のゲート電極Ｇとして形成されている。
次に、本実施の形態におけるｎＭＩＳトランジスタＱｎの構成について説明する。図３、図４に示すように、例えばｐ型単結晶シリコンから構成される基板１のｎＭＩＳ領域には、ｐウェル４が形成されており、そのｐウェル４において、ｎＭＩＳトランジスタＱｎは、基板１上にゲート絶縁膜を介してゲート電極Ｇを有している。
このｎＭＩＳトランジスタＱｎのゲート絶縁膜は、基板１の主面（素子形成面）上に設けられた酸化シリコン膜（ＳｉＯ２膜５）と、その上に設けられ、酸化シリコン（ＳｉＯ２）よりも誘電率が高く、ハフニウム（Ｈｆ）、酸素（Ｏ）および金属元素のマグネシウム（Ｍｇ）を含む高誘電率膜のＨｆＭｇＯ膜６ｎとで構成される積層膜である。なお、ＨｆＭｇＯ膜６ｎには窒素（Ｎ）を含む構成（ＨｆＭｇＯＮ）であっても良い。
また、ゲート電極Ｇは、金属を含めた導電性材料から構成されており、ｎＭＩＳトランジスタＱｎのゲート絶縁膜上にＴｉＮ膜１５と、ＴｉＮ膜１５上にポリシリコン膜１６とを有している。ゲート電極Ｇ（ポリシリコン膜１６）の表面にはがシリサイド化されたシリサイド膜２０（例えば、ニッケルシリサイド膜、ニッケルコバルト膜）が形成されている。ＴｉＮ膜１５は、ゲート絶縁膜と直接接しており、主としてｎＭＩＳトランジスタＱｎの閾値電圧を調整するために用いられるものである。一方、ポリシリコン膜１６は、主としてゲート電極Ｇの低抵抗化のために用いられるものである。また、ゲート電極Ｇの両側の側壁には、サイドウォール１９が形成されている。このサイドウォール１９は、例えば窒化シリコン膜などの絶縁膜から形成されている。
また、サイドウォール１９直下のｐウェル４内には、ゲート電極Ｇに整合して設けられたｎ型半導体領域（ソース／ドレイン）１８が形成されている。このｎ型半導体領域（ソース／ドレイン）１８は、基板１にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入して形成された不純物領域である。そして、ｎ型半導体領域（ソース／ドレイン）１８の表面には、コンタクトＣＮＴとの接続性を良好とするために、サイドウォール１９に整合してシリサイド膜２０が形成されている。このように一対のｎ型半導体領域１８により、ｎＭＩＳトランジスタＱｎのソース領域とドレイン領域が形成されている。
本実施の形態では、ｎＭＩＳトランジスタＱｎのゲート絶縁膜のＥＯＴは、１．５ｎｍ以下としている。具体的には、ＳｉＯ２膜５を０．５ｎｍなどとし、ＨｆＭｇＯ膜６ｎを２〜３ｎｍなどとしている。これにより、ゲート絶縁膜を酸化シリコン膜のみで構成した場合と比較して、リーク電流を抑制し、ＭＩＳトランジスタを微細化、集積化しつつ、オン電流の増大などのトランジスタ駆動能力を向上することができる。
また、本実施の形態では、ｎＭＩＳトランジスタＱｎのゲート絶縁膜に高誘電率膜のＨｆＭｇＯ膜６ｎを適用することで、ゲート絶縁膜のＥＯＴを１．５ｎｍ以下としている。このように、ＨｆＭｇＯ膜と同様の効果を得ることができる高誘電率膜は、酸化シリコンより誘電率が高く、ハフニウム、酸素および金属元素を含むものであって、ＨｆＬａＯ膜、ＨｆＧｄＯ膜、ＨｆＹＯ膜などが挙げられる。これら高誘電率膜に含まれる金属元素のマグネシウム（Ｍｇ）、ランタン（Ｌａ）、ガドリウム（Ｇｄ）、Ｙ（イットリウム）は、図５の表に示すように、酸化ハフニウム（ＨｆＯ２）より電気陰性度が小さい金属酸化物を構成する金属元素である。
このように、電気陰性度が酸化ハフニウム（ＨｆＯ２）より小さい金属酸化物を構成するマグネシウム（Ｍｇ）やランタン（Ｌａ）などのランタノイド系金属のような金属元素を含む高誘電率膜をゲート絶縁膜に適用することで、実効仕事関数を制御することができ、ｎＭＩＳトランジスタＱｎを構成することができる。実効仕事関数をシリコンの伝導帯近傍（４．１ｅＶ近傍）に設定することで、ｎＭＩＳトランジスタの閾値電圧の低下を図ることができる。また、ＨｆＭｇＯ膜と同様の効果を得ることができる高誘電率膜は、前記の他に、酸化ハフニウム膜にバリウム（Ｂａ）が含まれたＨｆＢａＯ膜などがある。
次に、本実施の形態におけるｐＭＩＳトランジスタＱｐの構成について説明する。図３、図４に示すように、例えばｐ型単結晶シリコンから構成される基板１のｐＭＩＳ領域には、ｎウェル３が形成されており、そのｎウェル３において、ｐＭＩＳトランジスタＱｐは、基板１上にゲート絶縁膜を介してゲート電極Ｇを有している。
このｐＭＩＳトランジスタＱｐのゲート絶縁膜は、基板１の主面上に設けられた酸化シリコン膜（ＳｉＯ２膜５）と、その上に設けられ、酸化シリコン（ＳｉＯ２）よりも誘電率が高く、ハフニウム（Ｈｆ）、酸素（Ｏ）および金属元素のアルミニウム（Ａｌ）を含む高誘電率膜のＨｆＡｌＯ膜６ｐとで構成される積層膜である。なお、ＨｆＡｌＯ膜６ｐは窒素（Ｎ）を含む構成（ＨｆＡｌＯＮ）であっても良い。
また、ゲート電極Ｇは、金属を含めた導電性材料から構成されており、ｐＭＩＳトランジスタＱｐのゲート絶縁膜上にＴｉＮ膜１５と、ＴｉＮ膜１５上にポリシリコン膜１６とを有している。ゲート電極Ｇ（ポリシリコン膜１６）の表面にはシリサイド化されたシリサイド膜２０が形成されている。ＴｉＮ膜１５は、ゲート絶縁膜と直接接しており、主としてｐＭＩＳトランジスタＱｐの閾値電圧を調整するために用いられるものである。一方、ポリシリコン膜１６は、主としてゲート電極Ｇの低抵抗化のために用いられるものである。また、ゲート電極Ｇの両側の側壁には、サイドウォール１９が形成されている。このサイドウォール１９は、例えば窒化シリコン膜などの絶縁膜から形成されている。
また、サイドウォール１９直下のｎウェル３内には、ゲート電極Ｇに整合して設けられたｐ型半導体領域（ソース／ドレイン）１７が形成されている。このｐ型半導体領域（ソース／ドレイン）１７は、基板１にボロン（Ｂ）などのｐ型不純物を導入して形成された不純物領域である。そして、ｐ型半導体領域（ソース／ドレイン）１７の表面には、コンタクトＣＮＴとの接続性を良好とするために、サイドウォール１９に整合してシリサイド膜２０が形成されている。このように一対のｐ型半導体領域１７により、ｐＭＩＳトランジスタＱｐのソース領域とドレイン領域が形成されている。
本実施の形態では、ｐＭＩＳトランジスタＱｐのゲート絶縁膜のＥＯＴは、１．５ｎｍ以下としている。具体的には、ＳｉＯ２膜５を０．５ｎｍなどとし、ＨｆＡｌＯ膜６ｐを２〜３ｎｍなどとしている。これにより、ゲート絶縁膜を酸化シリコン膜のみで構成した場合と比較して、リーク電流を抑制し、ＭＩＳトランジスタを微細化・集積化しつつ、オン電流の増大などのトランジスタ駆動能力を向上することができる。
また、本実施の形態では、ｐＭＩＳトランジスタＱｐのゲート絶縁膜に高誘電率膜のＨｆＡｌＯ膜６ｐを適用することで、ゲート絶縁膜のＥＯＴを１．５ｎｍ以下としている。このように、ＨｆＡｌＯ膜と同様の効果を得ることができる高誘電率膜は、酸化シリコンより誘電率が高く、ハフニウム、酸素および金属元素を含むものであって、ＨｆＴｉＯ膜、ＨｆＴａＯ膜などが挙げられる。これら高誘電率膜に含まれる金属元素のアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）は、図５の表に示すように、酸化ハフニウム（ＨｆＯ２）より電気陰性度が大きい金属酸化物を構成する金属元素である。
このように、電気陰性度が酸化ハフニウム（ＨｆＯ２）より小さい金属酸化物を構成するアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）のような金属元素を含む高誘電率膜をゲート絶縁膜に適用することで、実効仕事関数を制御することができ、ｐＭＩＳトランジスタＱｐを構成することができる。実効仕事関数をシリコンの伝導帯近傍（５．２ｅＶ近傍）に設定することで、ｐＭＩＳトランジスタの閾値電圧の低下を図ることができる。
以上のように、基板１のｎＭＩＳ領域にｎＭＩＳトランジスタＱｎが形成され、基板１のｐＭＩＳ領域にｐＭＩＳトランジスタＱｐが形成されている。このようなｎＭＩＳトランジスタＱｎおよびｐＭＩＳトランジスタＱｐからＣＭＩＳを構成することによって、半導体装置の高性能化を図ることができる。具体的には、ＣＭＩＳの閾値を低減することができ、高いオン電流を有し、かつ消費電力の低いＣＭＩＳを実現することができる。
次に、本実施の形態における半導体装置を構成するｎＭＩＳトランジスタＱｎおよびｐＭＩＳトランジスタＱｐの製造方法について図面を参照して説明する。図６〜図１８は本実施の形態における製造工程中の半導体装置の要部を模式的に示す断面図であり、図２のＡ−Ａ’線におけるものである。
まず、例えばｐ型単結晶シリコンから構成される基板１を準備し、表面処理を施した後、図６および図２に示すように、基板１の主面（素子形成面）に活性領域を区画する素子分離領域２を形成する。本実施の形態では、素子分離領域２は、基板１に形成された例えば２５０ｎｍ〜４００ｎｍ程度の深さの素子分離溝に、例えばＣＶＤ法を用いて埋め込まれた酸化シリコン膜から構成されるＳＴＩ（Shallow Trench Isolation）である。この素子分離領域２では、ｐＭＩＳ領域およびｎＭＩＳ領域の境界が位置することとなる。このように、ＣＭＩＳの一方を構成するｐＭＩＳトランジスタが形成されるｐＭＩＳ領域と、ＣＭＩＳの他方を構成するｎＭＩＳトランジスタが形成されるｎＭＩＳ領域とを有する基板１を準備する。
続いて、図６および図２に示すように、基板１のｐＭＩＳ領域にｐＭＩＳトランジスタのｐチャネルが生成されることとなるｎウェル３を形成する。また、ｎＭＩＳ領域にｎＭＩＳトランジスタのｎチャネルが生成されることとなるｐウェル４を形成する。ｎウェル３は、イオン注入法を用いて、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を基板１内に導入することにより形成される。また、ｐウェル４は、イオン注入法を用いて、ボロン（Ｂ）やフッ化ボロン（ＢＦ２）などのｐ型不純物を基板１内に導入することにより形成される。
続いて、図６に示すように、基板１の主面上に、界面層として０．５ｎｍ程度の厚さで酸化シリコン膜（ＳｉＯ２膜５）を形成する。基板１にシリコンを適用しているので、例えば、酸素雰囲気での熱処理を行うことによって、ＳｉＯ２膜５が形成される。このＳｉＯ２膜５は、後の工程でＳｉＯ２膜５上に形成される高誘電率膜との界面にダイポール（電子双極子）を生成するため、ＭＩＳトランジスタの実効仕事関数に影響を及ぼすものであると考えられる。
続いて、図６に示すように、ＳｉＯ２膜５上に、２〜３ｎｍ程度の厚さで酸化ハフニウム膜（ＨｆＯ２膜６）を形成する。本実施の形態では、ＳｉＯ２膜５より厚く、ハフニウム（Ｈｆ）および酸素（Ｏ）を含む膜状の基材（以下、ベース絶縁膜ともいう）としてＨｆＯ２膜６を形成している。ＨｆＯ２膜６は、例えば、原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）法、ＣＶＤ法あるいはスパッタ法を用いて形成される。このＨｆＯ２膜６は、酸化シリコンより誘電率が高いので、高誘電率膜である。後の工程で、基材であるこのＨｆＯ２膜６に金属元素が拡散（混合）されることとなる。必要に応じて製造途中、最後にＨｆＯ２膜６を窒化や熱処理しても良い。
続いて、図７に示すように、例えばスパッタ法を用いて、基板１上、すなわち基材であるＨｆＯ２膜６上に、０．５ｎｍ程度の厚さでアルミニウム膜（Ａｌ膜７）を形成する。本実施の形態では、基材であるＨｆＯ２膜６より薄く、かつ、金属元素のみからなる膜状の混合材（以下、金属薄膜ともいう）としてＡｌ膜７を形成している。なお、後の工程で、混合材であるＡｌ膜７の構成元素（金属元素）は、基材であるＨｆＯ２膜６に拡散されて、ｐＭＩＳトランジスタＱｐのゲート絶縁膜を構成することとなる。
本実施の形態では、ｐＭＩＳトランジスタＱｐのゲート絶縁膜を形成するために、絶縁性を示す金属酸化物や窒化物でははく、金属元素のみで構成される金属薄膜のＡｌ膜７を用いている。金属薄膜に含まれる金属元素は、アルミニウム（Ａｌ）に限らず、チタン（Ｔｉ）、タンタル（Ｔａ）であっても良い。これら金属元素は、図５の表に示したように、酸化ハフニウム（ＨｆＯ２）より電気陰性度が大きい金属酸化物を構成するものである。このようなＡｌ、Ｔｉ、Ｔａのような金属元素を基材であるＨｆＯ２膜６に拡散（あるいは混合）することによって、ｐＭＩＳトランジスタＱｐのゲート絶縁膜を構成する高誘電率膜（混合膜）が形成される。
続いて、図８に示すように、混合材であるＡｌ膜７上に、１０ｎｍ程度の窒化チタン膜（ＴｉＮ膜）８を形成する。本実施の形態では、Ａｌ膜７を変質させない膜、すなわち、耐湿性および耐酸化性を有する保護膜として、また、後の工程で、混合材であるＡｌ膜７の金属元素を、基材であるＨｆＯ２膜６に拡散させるためのアニール処理（熱処理）温度に耐える保護膜として、ＴｉＮ膜８を適用している。
このように、金属薄膜（Ａｌ膜７）を変質させない膜であれば、窒化シリコン（ＳｉＮ）膜も保護膜として適用することができる。しかしながら、本実施の形態では、以下の理由により、金属膜（金属保護膜）を用いている。
外気（Ｏ２やＨ２Ｏを含む）暴露に弱い混合材である金属薄膜を形成した同じ製造装置（例えば、スパッタ装置）において、真空度が保たれた状態で、連続成膜できることが望ましい。本実施の形態では、混合材である金属薄膜のＡｌ膜７をスパッタ装置で形成しているので、スパッタ法を用いて連続成膜できる金属系のスパッタ膜としてＡｌ膜７上に金属保護膜としてＴｉＮ膜８を形成している。これにより、金属薄膜のＡｌ膜７により変質を与えることなく、安定した状態を保つことができる。
また、金属保護膜としてＴｉＮ膜８を適用したのは、窒化チタンは、容易に除去できるウエット処理（薬液処理）材料が既知（例えばＨ２Ｏ２）であり、下地である金属薄膜のＡｌ膜７にダメージを与えずに除去されるからである。なお、保護膜として、他の金属窒化物であってもウエット処理で除去することができ、下地の金属薄膜にダメージを与えないものであれば適用することができる。
続いて、図８に示すように、例えば４５０℃程度の温度でＣＶＤ法を用いて、ＴｉＮ膜８上に、後のドライエッチング工程のハードマスクとして窒化シリコン膜（ＳｉＮ膜）９を１０ｎｍ程度形成する。次いで、フォトリソグラフィ技術を用いて、ＳｉＮ膜９上にレジスト膜１０を形成する（図９）。このレジスト膜１０は、ｎＭＩＳ領域では除去されて、図９に示すように、ｐＭＩＳ領域のＳｉＮ膜９を覆うようなマスクとして用いられる。なお、図９で示す製造工程では、その断面状態ではＳｉＮ膜９上にレジスト膜１０が設けられているように、その平面状態（図２参照）においてもｐＭＩＳ領域にレジスト膜１０が設けられている。
続いて、図９に示すように、レジスト膜１０をマスクにしてｎＭＩＳ領域のＳｉＮ膜９をドライエッチングによって除去し、ハードマスクとして機能を有するＳｉＮ膜９を形成する。その後、このレジスト膜１０を例えばアッシングなどによって除去する。
続いて、図１０に示すように、フォトリソグラフィ技術およびエッチング技術によって形成されたＳｉＮ膜９をハードマスクにしてｎＭＩＳ領域のＴｉＮ膜８を、例えばＨ２Ｏ２および水洗によるウエットエッチングによって除去する。次いで、ＳｉＮ膜９をハードマスクにしてｎＭＩＳ領域のＡｌ膜７を例えば希フッ酸（以下、ｄＨＦと記す）および水洗によるウエットエッチングによって除去する。これによって、ｎＭＩＳ領域のＨｆＯ２膜６が露出することとなる。このように、金属薄膜のＡｌ膜７を保護膜のＴｉＮ膜８で覆い、そのＴｉＮ膜８と合わせてＡｌ膜７を切り分けることによって、ｐＭＩＳ領域のみにｐＭＩＳトランジスタのゲート電極材料を残すことができる。
続いて、図１１に示すように、例えばスパッタ法を用いて、基板１上、すなわち基材であるＨｆＯ２膜６上に、０．５ｎｍ程度の厚さでマグネシウム膜（Ｍｇ膜１１）を形成する。本実施の形態では、基材であるＨｆＯ２膜６より薄く、かつ、金属元素のみからなる膜状の混合材（金属薄膜）としてＭｇ膜１１を形成している。これによりｐＭＩＳ領域のＨｆＯ２膜６上にはＡｌ膜７が設けられ、ｎＭＩＳ領域のＨｆＯ２膜６上にはｐＭＩＳ領域の金属元素とは異なる金属元素のみからなるＭｇ膜１１が設けられている。なお、後の工程で、混合材であるＭｇ膜１１の構成元素（金属元素）は、基材であるＨｆＯ２膜６に拡散されて、ｎＭＩＳトランジスタＱｐのゲート絶縁膜を構成することとなる。
本実施の形態では、ｎＭＩＳトランジスタＱｐのゲート絶縁膜を形成するために、絶縁性を示す金属酸化物や窒化物ではなく、金属元素のみで構成される金属薄膜のＭｇ膜１１を用いている。金属薄膜に含まれる単一の金属元素は、マグネシウム（Ｍｇ）に限らず、ランタン（Ｌａ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）であっても良い。これら金属元素は、図５の表に示したように、酸化ハフニウム（ＨｆＯ２）より電気陰性度が小さい金属酸化物を構成するものである。このようなＭｇ、Ｌａ、Ｇｄ、Ｙのような金属元素を基材であるＨｆＯ２膜６に拡散（あるいは混合）することによって、ｎＭＩＳトランジスタＱｐのゲート絶縁膜を構成する高誘電率膜（混合膜）が形成される。
続いて、図１１に示すように、混合材であるＭｇ膜１１上に、１０ｎｍ程度の窒化チタン膜（ＴｉＮ膜）１２を形成する。本実施の形態では、Ｍｇ膜１１を変質させない膜、すなわち、耐湿性および耐酸化性を有する保護膜として、また、後の工程で、混合材であるＭｇ膜１１の金属元素を、基材であるＨｆＯ２膜６に拡散させるためのアニール処理（熱処理）温度に耐える保護膜として、ＴｉＮ膜１２を適用している。なお、本実施の形態において保護膜としてＴｉＮ膜１２（金属保護膜）を用いている理由は前述したＴｉＮ膜８を用いる理由と同様である。
続いて、図１１に示すように、例えば４５０℃程度の温度でＣＶＤ法を用いて、ＴｉＮ膜１２上に、後のドライエッチング工程のハードマスクとして窒化シリコン膜（ＳｉＮ膜）１３を１０ｎｍ程度形成する。次いで、フォトリソグラフィ技術を用いて、ＳｉＮ膜１３上にレジスト膜１４を形成する（図１２参照）。このレジスト膜１４は、ｐＭＩＳ領域では除去されて、図１２に示すように、ｎＭＩＳ領域のＳｉＮ膜１３を覆うようなマスクとして用いられる。なお、図１２で示す製造工程では、その断面状態ではＳｉＮ膜１３上にレジスト膜１４が設けられているように、その平面状態（図２参照）においてもｐＭＩＳ領域にレジスト膜１４が設けられている。
続いて、図１２に示すように、レジスト膜１４をマスクにしてｐＭＩＳ領域のＳｉＮ膜１３をドライエッチングによって除去し、ハードマスクとして機能を有するＳｉＮ膜１３を形成する。その後、このレジスト膜１４を例えばアッシングなどによって除去する。
続いて、図１３に示すように、ＳｉＮ膜１３をハードマスクにしてｐＭＩＳ領域のＴｉＮ膜１２を、例えばＨ２Ｏ２および水洗によるウエットエッチングによって除去する。次いで、ＳｉＮ膜１３をハードマスクにしてｐＭＩＳ領域のＭｇ膜１１を例えばｄＨＦおよび水洗によるウエットエッチングによって除去する。これによって、ｐＭＩＳ領域のＳｉＮ膜９が露出することとなる。このように、金属薄膜のＭｇ膜１１を保護膜のＴｉＮ膜１２で覆い、そのＴｉＮ膜１２と合わせてＭｇ膜１２を切り分けることによって、ｎＭＩＳ領域のみにｎＭＩＳトランジスタのゲート電極材料を残すことができる。
続いて、ハードマスクとして用いたＳｉＮ膜９およびＳｉＮ膜１３をドライエッチングによって除去し、図１４に示すように、ｐＭＩＳ領域ではＴｉＮ膜８を露出し、ｎＭＩＳ領域ではＴｉＮ膜１２を露出する。なお、これらＴｉＮ膜８およびＴｉＮ膜１２によって、ｐＭＩＳ領域ではＡｌ膜７の表面が保護され、ｎＭＩＳ領域ではＭｇ膜１１の表面が保護されている。
続いて、ｐＭＩＳ領域では保護膜のＴｉＮ膜８を有し、ｎＭＩＳ領域では保護膜のＴｉＮ膜１２を有する状態で、ｐＭＩＳ領域のＨｆＯ２膜６（ベース絶縁膜）に、Ａｌ膜７（金属薄膜）を構成する金属元素を拡散（あるいは混合）し、また、ｎＭＩＳ領域のＨｆＯ２膜６（ベース絶縁膜）に、Ｍｇ膜１１（金属薄膜）を構成する金属元素を拡散（あるいは混合）する。
これによって、図１５に示すように、ｐＭＩＳ領域では、ＳｉＯ２膜５上に、ＳｉＯ２（酸化シリコン）よりも誘電率が高く、ＨｆＯ２膜６（ベース絶縁膜）のハフニウム（Ｈｆ）および酸素（Ｏ）と、Ａｌ膜７（金属薄膜）の金属元素であるアルミニウム（Ａｌ）とを含む高誘電率膜（混合膜）のＨｆＡｌＯ膜６ｐを形成する。この高誘電率膜のＨｆＡｌＯ膜６ｐはｐＭＩＳトランジスタＱｐのゲート絶縁膜を構成するものである（図３参照）。また、ｎＭＩＳ領域では、ＳｉＯ２膜５上に、ＳｉＯ２（酸化シリコン）よりも誘電率が高く、ＨｆＯ２膜６（ベース絶縁膜）のハフニウム（Ｈｆ）および酸素（Ｏ）と、Ｍｇ膜１１（金属薄膜）の金属元素であるマグネシウム（Ｍｇ）とを含む高誘電率膜（混合膜）のＨｆＭｇＯ膜６ｎを形成する。この高誘電率膜のＨｆＭｇＯ膜６ｎはｎＭＩＳトランジスタＱｎのゲート絶縁膜を構成するものである（図３参照）。
本実施の形態では、ベース絶縁膜（ＨｆＯ２膜６）に、金属元素のみからなる金属薄膜（Ａｌ膜７、Ｍｇ膜１１）の金属元素を拡散させるために、ベース絶縁膜のＨｆＯ２膜６上に、金属元素のみからなる膜状の混合材、すなわち金属薄膜のＡｌ膜７、Ｍｇ膜１１を積層し、基板１に対して例えば６００℃〜１０００℃でアニール処理（熱処理）を行っている。これにより、高誘電率膜のＨｆＡｌＯ膜６ｐ、ＨｆＭｇＯ膜６ｎが形成される。
図１９は、本実施の形態における高誘電率膜の形成を説明するための図であり、ｎＭＩＳトランジスタの場合が示されている。なお、ｐＭＩＳトランジスタの場合も同様の工程で形成することができる。
図１９に示す構造は、前述したように、まず、シリコン（Ｓｉ）からなる基板の主面上に、基板界面絶縁膜として酸化シリコン（ＳｉＯ２）膜を形成し、その基板界面絶縁膜上に、ベース絶縁膜として酸化ハフニウム（ＨｆＯ２）膜を形成する。次いで、スパッタ法によって、真空状態で金属薄膜としてマグネシウム（Ｍｇ）膜を形成し、同一装置内でその真空状態を保ったまま、すなわち大気開放しない状態で保護膜として窒化チタン（ＴｉＮ）膜を積層形成する。その後、アニール処理をすることによって、ベース絶縁膜に金属薄膜の構成元素（金属元素）を拡散（あるいは混合）して、高誘電率膜（混合膜）としてＨｆＭｇＯ膜を形成する。なお、ベース絶縁膜は、ハフニウムおよび酸素を含む膜状の基材であり、金属薄膜は、ベース絶縁膜より薄く数ｎｍあるいは１ｎｍ以下であり、かつ、金属元素のみからなる膜状の混合材である。
ところで、ＭＩＳトランジスを製造するにあたり、一般に、その製造工程中から、そのゲート絶縁膜には酸化膜を含む絶縁膜を適用し、そのゲート電極にはゲート絶縁膜に影響を及ぼさない金属膜を含む導電性膜が適用されている。これに対して、本実施の形態における金属元素のみからなる金属薄膜（Ａｌ膜７、Ｍｇ膜１１）は、ゲート絶縁膜（高誘電率膜）の構成元素になるにも関わらず、製造工程中において、ベース絶縁膜（ＨｆＯ２膜６）上に積層されている。また、金属薄膜すべてがゲート絶縁膜の構成元素になり残存しなくなる点で、金属薄膜は、ゲート電極を構成するものではない。
図３０を参照して説明したように、基材となるベース絶縁膜１０２（例えば、ＨｆＯ２膜）と、混合材となる別の薄い金属酸化膜１０３（例えば、ＭｇＯ膜）とを積層した状態で、アニール処理することによって金属酸化膜１０３の構成元素をベース絶縁膜中に拡散させて、ＭＩＳトランジスタの実効仕事関数、すなわち閾値を制御することができる。しかしながら、ベース絶縁膜１０２と金属酸化膜１０３の２つの絶縁膜を積層するため、ＥＯＴが厚くなり、絶縁容量がベース絶縁膜単独の容量値よりも小さくなってしまう。トランジスタの微細化において、これはゲート電界の制御特性を弱め、駆動能力などトランジスタ特性を劣化させてしまう。具体的に、図２０を参照して説明する。
図２０は、ＨｆＯ２のみのベース絶縁膜、Ｍｇ／ＨｆＯ２をアニール処理してなる混合膜、およびＭｇＯ膜／ＨｆＯ２をアニール処理してなる混合膜のＥＯＴと、それらを用いたＭＩＳトランジスタの閾値（｜ΔＶｔｈ｜）との関係を説明するための図である。なお、ベース絶縁膜のＨｆＯ２膜はＥＯＴが１．０ｎｍとなるものとし、金属酸化膜のＭｇＯ膜は物理膜厚が０．５ｎｍとなるものとし、金属薄膜のＭｇ膜は物理膜厚が０．５ｎｍとしている。
図２０に示すように、基材となるベース絶縁膜のＨｆＯ２膜と、混合材となる別の薄い金属酸化膜のＭｇＯ膜とを積層した状態で、アニール処理することによって、金属酸化膜の構成元素をベース絶縁膜中に拡散させてなる混合膜（高誘電率膜）をゲート絶縁膜に用いることで、閾値を小さくすることができる。しかしながら、ＥＯＴが、ＨｆＯ２膜と比較して増加してしまうため、トランジスタの微細化には好ましくない。
これに対して、本実施の形態に示すように、基材となるベース絶縁膜のＨｆＯ２膜と、混合材となる金属薄膜のＭｇ膜とを積層した状態で、アニール処理することによって、金属薄膜の構成元素をベース絶縁膜中に拡散させてなる混合膜（高誘電率膜）をゲート絶縁膜に用いることで、閾値を小さくすることができ、またＥＯＴもＨｆＯ２膜と比較して増加を抑制することができる。なお、図２０ではベース絶縁膜のＨｆＯ２膜のＥＯＴは１．０ｎｍを用いたが、ＥＯＴが１．５ｎｍのＨｆＯ２膜においても、若干傾きが変わるが、グラフの２本の直線は横軸のＥＯＴが大きい方向に、ほぼ平行に移動し、同様の傾向を示す。
従来においては、高誘電率膜を含んでゲート絶縁膜を構成する場合、ＥＯＴが増加しても、ＭＩＳトランジスタの閾値を低減することは駆動させるためは重要と考えられていた。また、ゲート絶縁膜であるので、それを構成する材料も絶縁材料からなる膜でなければならないと考えられていた。これに対して、本実施の形態では、ゲート絶縁膜を構成する材料に、絶縁材料（金属酸化物）ではなく金属薄膜を用いることによって、ＥＯＴの増加を抑制しつつ、所望の閾値を制御している。
また、本実施の形態では、ベース絶縁膜上の金属薄膜は金属元素のみから構成されているので、酸素と結合し易い状態にある。このため、アニール処理によってベース絶縁膜を構成する酸化膜の酸素と結合するように、金属薄膜の金属元素がベース絶縁膜中に拡散しているものと考えられる。また、金属薄膜はベース絶縁膜より薄くすることによって、ゲート絶縁膜材料に金属元素のみからなる金属薄膜を用いても、その金属元素がすべてベース絶縁膜の酸素と結合する。このため、製造工程中に金属薄膜を用いたとしても、完成後にゲート絶縁膜として機能しないということはない。
なお、ベース絶縁膜に金属元素を拡散させる方法として、ベース絶縁膜上に、その金属元素を含み、ベース絶縁膜に対して十分に厚いゲート電極材料を堆積させてアニール処理することも考えられる。このような方法ではアニール処理後であってもゲート電極材料は残存している。これに対して、本実施の形態では、ベース絶縁膜上に、それより薄い金属薄膜を堆積し、金属薄膜の金属元素をすべてベース絶縁膜中に拡散させるので、アニール処理後に金属薄膜は残存しないこととなる。また、金属薄膜の厚さを調整することでベース絶縁膜中に拡散させる金属元素の量を制御することができ、ゲート電極材料に含んだ金属元素をベース絶縁膜に拡散させる方法より制御性が優れている。
このように、本実施の形態では、ゲート絶縁膜を構成する材料に、絶縁材料（金属酸化物）ではなく金属薄膜を用いることによって、ＥＯＴの増加を抑制しつつ、所望の閾値を制御している。したがって、金属薄膜を損傷、酸化などで変質させないことが重要となっている。そこで、本実施の形態では、金属薄膜上に保護膜を設けることによって、金属薄膜の酸化などの変質を防止している。具体的に、図２１を参照して説明する。
図２１は、保護膜の有無によるＭＩＳトランジスタの閾値（Ｖｔｈ（Ｖ））のばらつきを説明するための図である。
例えばベース絶縁膜に、金属薄膜の構成元素を拡散させるために、ベース絶縁膜上に金属薄膜を積層した後、一旦、装置を換えるなどのために真空状態を脱した状態、すなわちウェハ（基板）が大気開放されることが考えられる。このため、数ｎｍあるいは１ｎｍ以下の薄い金属薄膜は、大気暴露により酸化や膜の変質を受けやすく、トランジスタ特性のばらつきを引き起こしてしまう。
そこで本実施の形態では、ベース絶縁膜に金属薄膜の金属元素を拡散させるためにアニール処理を行うが、その際、それまで金属薄膜などを形成する製造装置から、アニール処理装置へ基板（ウェハ）を移動させることが考えられる。金属薄膜上に保護膜がない状態で基板を移動させた場合、Ｏ２やＨ２Ｏを含む外気暴露によって金属薄膜は酸化など変質してしまう。また、金属薄膜上に保護膜がない状態でレジスト膜を用いてパターニングした場合、そのレジスト膜を除去する際に金属薄膜の表面損傷などで変質してしまう。そこで、本実施の形態では、本実施の形態では、金属薄膜上に保護膜を設けることによって、金属薄膜の酸化などの変質を防止している。なお、図３０を参照して説明したように、ベース絶縁膜に、金属酸化膜の構成元素を拡散させるなどのために、ベース絶縁膜上に金属酸化膜を積層した後、一旦、装置を換えるなどのために真空状態を脱する状態におく場合であっても、その金属酸化膜上に保護膜を設けることは、金属酸化膜の酸化などの変質を防止するために有効である。
また、本実施の形態では、例えば、スパッタ装置を用いて、真空状態において混合材となる金属薄膜を形成し、その真空状態を保ったままの状態（in-situ）で保護膜を形成している。このため、外気暴露によって金属薄膜の変質を抑制することができる。また、例えば、スパッタ装置を用いて、金属薄膜を形成し、その上に保護膜を形成した後、基板をアニール処理装置へ移した場合であっても、外気暴露によって金属薄膜の変質を抑制することができる。
また、例えば、スパッタ装置を用いて、真空状態において混合材となる金属薄膜を形成し、その真空状態を保ったままアニール処理を行うことによって、ベース絶縁膜に金属薄膜の金属元素を拡散し、混合膜（高誘電率膜）を形成することもできると考えられる。本実施の形態では、さらに、金属薄膜上に保護膜を設けることによって、アニール処理時に金属薄膜の金属元素が外方拡散するのを防止することができ、金属薄膜の構成元素すべてをベース絶縁膜に拡散することができるので、閾値の制御性を向上することができる。
また、本実施の形態では、金属薄膜上の保護膜として、窒化チタン（ＴｉＮ）膜を適用している。ＴｉＮ膜は容易に除去できる材料が既知（例えば、Ｈ２Ｏ２）であり、下地の金属薄膜にダメージを与えずに除去することができる。
図２１に示すように、金属薄膜上に保護膜を設けないで形成されたＭＩＳトランジスタでは閾値のばらつきに対し、金属薄膜上に保護膜を設けて形成したＭＩＳトランジスタでは閾値のばらつきを抑制することができる。
本実施の形態では、ベース絶縁膜と金属薄膜を積層し、その金属薄膜上に保護膜を設けて、ベース絶縁膜に金属薄膜の構成元素を拡散させて、ゲート絶縁膜を構成する混合膜（高誘電率膜）を形成している。この保護膜を用いてＭＩＳトランジスタを形成することによって、混合膜の界面の損傷変質を抑制し、またアニール時の金属元素の外方拡散を抑制し、ＭＩＳトランジスタの閾値のばらつきを抑制することができる。言い換えると、金属薄膜上に保護膜を設けることによって、金属薄膜の酸化などの変質を防止し、また、安定してベース絶縁膜に金属薄膜の金属元素を拡散することができる。
このようなアニール処理をした後、図１５に示す保護膜として用いたＴｉＮ膜８およびＴｉＮ膜１２を、例えばＨ２Ｏ２および水洗によるウエットエッチングによって除去し、ｐＭＩＳ領域ではＨｆＡｌＯ膜６ｐを露出し、ｎＭＩＳ領域ではＨｆＭｇＯ膜６ｎを露出する。
続いて、図１６に示すように、ゲート電極材料を形成するにあたり、先の工程で形成されたＡｌ膜７やＭｇ膜１１の金属膜と異なる導電性膜として、ｐＭＩＳ領域のＨｆＡｌＯ膜６ｐ上に、およびｎＭＩＳ領域のＨｆＭｇＯ膜６ｎ上にＴｉＮ膜１５およびポリシリコン膜１６を形成する。本実施の形態では、ゲート電極材料として、まず、ＨｆＡｌＯ膜６ｐおよびＨｆＭｇＯ膜６ｎ上に、スパッタ法を用いて、５〜２０ｎｍ程度のＴｉＮ膜１５を形成し、その後、ＴｉＮ膜１５上に５０〜１００ｎｍ程度の導電性のポリシリコン膜１６を形成する。なお、本実施の形態では、ゲート電極材料として窒化チタン（ＴｉＮ）を適用しているが、窒化タンタル（ＴａＮ）であっても良い。
前述した保護膜として用いたＴｉＮ膜８、ＴｉＮ膜１２と、ゲート電極材料として用いたＴｉＮ膜１５とは同じ窒化チタンであるため、ＴｉＮ膜８、ＴｉＮ膜１２をアニール処理後、除去せずにゲート電極材料として用いることも考えられる。本実施の形態では、保護膜として用いたＴｉＮ膜８、ＴｉＮ膜１２の工程中のダメージを考慮して、ゲート電極材料として再度ＴｉＮ膜１５を形成している。
続いて、図１７に示すように、導電性膜であるポリシリコン膜１６、ＴｉＮ膜１５、混合膜であるＨｆＡｌＯ膜６ｐ、ＨｆＭｇＯ膜６ｎ、基板界面絶縁膜であるＳｉＯ２膜５を、例えばフォトリソグラフィ技術およびエッチングによって所定の形状にパターニングする。これにより、ｐＭＩＳ領域では、ポリシリコン膜１６およびＴｉＮ膜１５から構成されるｐＭＩＳトランジスタのゲート電極Ｇ、ＨｆＡｌＯ膜６ｐおよびＳｉＯ２膜５から構成されるゲート絶縁膜を形成する。また、ｎＭＩＳ領域では、ポリシリコン膜１６およびＴｉＮ膜１５から構成されるｎＭＩＳトランジスタのゲート電極Ｇ、ＨｆＭｇＯ膜６ｎおよびＳｉＯ２膜５から構成されるゲート絶縁膜を形成する。なお、平面視したゲート電極Ｇが図２に示されている。
続いて、図１８に示すように、ｐＭＩＳ領域ではｐＭＩＳトランジスタＱｐのｐ型半導体領域（ソース／ドレイン）１７、ｎＭＩＳ領域ではｎＭＩＳトランジスタＱｎのｎ型半導体領域（ソース／ドレイン）１８を形成した後、ゲート電極の側面に沿ったサイドウォール１９を形成し、ゲート電極Ｇ、ｐ型半導体領域１７、ｎ型半導体領域１８の表面にシリサイド膜２０を形成する。
フォトリソグラフィ技術およびイオン注入技術を用いて、ｐＭＩＳ領域の基板１に例えばボロンなどのｐ型不純物を導入し、またｎＭＩＳ領域の基板１に例えばリンや砒素などのｎ型不純物を導入した後、アニール処理を行うことによって、ｐＭＩＳ領域ではそのゲート電極に整合したｐ型半導体領域（ソース／ドレイン）１７を形成し、またｎＭＩＳ領域ではそのゲート電極に整合したｎ型半導体領域（ソース／ドレイン）１８を形成する。これにより、ｐＭＩＳ領域ではｐＭＩＳトランジスタＱｐが形成され、またｎＭＩＳ領域ではｎＭＩＳトランジスタＱｎが形成される。
本実施の形態では、ベース絶縁膜に金属薄膜の構成元素を拡散させるためのアニール処理と、ソース／ドレインを形成するためのアニール処理とを別工程で行っている。なお、ベース絶縁膜に金属薄膜の構成元素を拡散させるためのアニール処理は、先の工程で行わず、このソース／ドレイン形成のためのアニール処理で兼用するができると考えられる。その場合、ゲート電極材料として適用するＴｉＮ膜が保護膜としての外方拡散防止などの機能を有する。
半導体装置の微細化によって、ソース／ドレインを構成する半導体領域の深さも、従来と比較して浅い位置で形成されるため、基板１に注入した不純物をその注入された位置で活性化する必要がある。そのため、本実施の形態では、ソース／ドレイン形成のためのアニール処理は、レーザーアニール、フラッシュアニールなどのＲＴＡ（RapidThermal Anneal）であり、１０００℃程度、数ミリ秒間で行っている。これに対して、ベース絶縁膜に金属薄膜の構成元素を拡散させるためのアニール処理は、金属薄膜の構成元素すべてをベース絶縁膜に拡散させる必要があるため、ＲＴＡより時間は長いものとなる。したがって、本実施の形態では、ベース絶縁膜に金属薄膜の構成元素を拡散させるためのアニール処理と、ソース／ドレインを形成するためのアニール処理とを別工程で行っている。
サイドウォール１９の形成は、ｎＭＩＳ領域およびｐＭＩＳ領域を含む基板１上に、例えばＣＶＤ法によって窒化シリコン膜を形成し、その窒化シリコン膜を異方性エッチングすることにより、パターニングされたゲート電極Ｇの側壁に形成する。
シリサイド膜２０の形成は、基板１の主面上に例えばニッケル膜を形成し、熱処理によって基板１およびゲート電極を構成するポリシリコン膜１６のシリコンと反応（シリサイド化）させた後、未反応のニッケル膜を除去する。これによって、ｐＭＩＳ領域ではｐＭＩＳトランジスタＱｐのゲート電極上およびｐ型半導体領域（ソース／ドレイン）１７上にシリサイド膜２０が形成され、ｎＭＩＳ領域ではｎＭＩＳトランジスタＱｎのゲート電極上およびｎ型半導体領域（ソース／ドレイン）１８上にシリサイド膜２０が形成される。このシリサイド膜２０により、後の工程で形成されるコンタクトとの接触抵抗を低減することができる。
続いて、図３に示すように、基板１の主面上に層間絶縁膜２１を形成した後、所定の位置（図２参照）にコンタクトホール２２を形成し、それに導電性材料を埋め込むことによってコンタクトＣＮＴを形成する。その後、コンタクトＣＮＴと電気的に接続した配線２３を形成する。さらに、図示しないが、例えば、配線２３の上層に多層配線を形成し、最表面にパッシベーション膜が形成されることによって、半導体装置が完成する。
層間絶縁膜２１の形成は、例えば、ＣＶＤ法を用いて酸化シリコン膜が堆積される。また、コンタクトホール２２の形成は、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜２１を貫通し、ゲート電極Ｇ、ｐ型半導体領域（ソース／ドレイン）１７、およびｎ型半導体領域（ソース／ドレイン）１８に達するように行われる。
また、コンタクトＣＮＴの形成は、まず、コンタクトホール２２の底面および内壁を含む層間絶縁膜２１上に、例えばスパッタ法を用いてチタン／窒化チタン膜を形成した後、コンタクトホール２２を埋め込むように基板１上に、例えばＣＶＤ法を用いてタングステン膜を形成する。次いで、層間絶縁膜２１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することによって、コンタクトＣＮＴが形成される。コンタクトＣＮＴのチタン／窒化チタン膜は、タングステン膜中のタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有するものである。
また、配線２３は、まず、層間絶縁膜２１上およびコンタクトＣＮＴ上にチタン／窒化チタン膜、銅を含有するアルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタ法を用いることにより形成することができる。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、これらの膜のパターニングを行い、配線２３を形成する。
このようにして、基板１上にＳＲＡＭを含む集積回路を形成することができる。すなわち、本実施の形態では、ＳＲＡＭを構成する駆動用ＭＩＳトランジスタのｎＭＩＳトランジスタＱｎと負荷用ＭＩＳトランジスタのｐＭＩＳトランジスタＱｐを図示して半導体装置の製造工程について説明したが、ＳＲＡＭを構成するその他のＭＩＳトランジスタ（転送用ＭＩＳトランジスタなどを含む）も基本的に同様な工程で形成される。以上のようにして、本実施の形態における半導体装置を製造することができる。
なお、ｐＭＩＳトランジスタＱｐおよびｎＭＩＳトランジスタＱｎを製造していく工程の順番は逆になっても構わない。例えば、本実施の形態では、ｐＭＩＳトランジスタＱｐのゲート電極材料となるＡｌ膜７を形成した後、ｎＭＩＳトランジスタＱｎのゲート電極材料となるＭｇ膜１１を形成しているが、その順番は逆であっても構わない。
（実施の形態２）
前記実施の形態１では、ｐＭＩＳトランジスタＱｐのＨｆＡｌＯ膜６ｐと、ｎＭＩＳトランジスタＱｎのＨｆＭｇＯ膜６ｎの２種類の混合膜（高誘電率膜）を形成するために、それぞれに対応するＡｌ膜７およびＭｇ膜１１の金属薄膜の切り分けに際し、レジスト膜１０、１４を用いたマスク合わせを２回行う場合について説明した。本実施の形態では、そのレジスト膜を用いたマスク合わせを１回省略する場合について説明する。それに伴う製造工程は前記実施の形態１と異なるが、最終構造は前記実施の形態１と同様となる。以下に、前記実施の形態１と相違する点を中心に説明する。図２２〜図２４は本実施の形態における製造工程中の半導体装置の要部を模式的に示す断面図である。
図１０を参照して説明したように、フォトリソグラフィ技術およびエッチング技術によって形成されたＳｉＮ膜９をハードマスクにしてｎＭＩＳ領域のＴｉＮ膜８、さらにはＡｌ膜７を除去する。これによって、ｎＭＩＳ領域のＨｆＯ２膜６が露出することとなる。このように、金属薄膜のＡｌ膜７を保護膜のＴｉＮ膜８で覆い、そのＴｉＮ膜８と合わせてＡｌ膜７を切り分けることによって、ｐＭＩＳ領域のみにｐＭＩＳトランジスタのゲート電極材料を残すことができる。その後、ハードマスクとして用いたＳｉＮ膜９をドライエッチングによって除去し、図２２に示すように、ｐＭＩＳ領域ではＴｉＮ膜８を露出する。
続いて、図２３に示すように、例えばスパッタ法を用いて、基板１上、すなわち基材であるＨｆＯ２膜６上に、０．５ｎｍ程度の厚さでマグネシウム膜（Ｍｇ膜１１）を形成する。本実施の形態では、基材であるＨｆＯ２膜６より薄く、かつ、金属元素のみからなる膜状の混合材（金属薄膜）としてＭｇ膜１１を形成している。これによりｐＭＩＳ領域のＨｆＯ２膜６上にはＡｌ膜７が設けられ、ｎＭＩＳ領域のＨｆＯ２膜６上にはｐＭＩＳ領域の金属元素とは異なる金属元素のみからなるＭｇ膜１１が設けられている。
続いて、図２３に示すように、混合材であるＭｇ膜１１上に、１０ｎｍ程度の窒化チタン膜（ＴｉＮ膜）１２を形成する。Ｍｇ膜１１を変質させない膜、すなわち、耐湿性および耐酸化性を有する保護膜として、また、後の工程で、混合材であるＭｇ膜１１の金属元素を、基材であるＨｆＯ２膜６に拡散させるためのアニール処理（熱処理）温度に耐える保護膜として、ＴｉＮ膜１２を適用している。
続いて、ｐＭＩＳ領域では保護膜のＴｉＮ膜８を有し、ｎＭＩＳ領域では保護膜のＴｉＮ膜１２を有する状態で、ｐＭＩＳ領域のＨｆＯ２膜６（ベース絶縁膜）に、Ａｌ膜７（金属薄膜）を構成する金属元素を拡散（あるいは混合）し、また、ｎＭＩＳ領域のＨｆＯ２膜６（ベース絶縁膜）に、Ｍｇ膜１１（金属薄膜）を構成する金属元素を拡散（あるいは混合）する。
これによって、図２４に示すように、ｐＭＩＳ領域では、ＳｉＯ２膜５上に、ＳｉＯ２（酸化シリコン）よりも誘電率が高く、ＨｆＯ２膜６（ベース絶縁膜）のハフニウム（Ｈｆ）および酸素（Ｏ）と、Ａｌ膜７（金属薄膜）の金属元素であるアルミニウム（Ａｌ）とを含む高誘電率膜（混合膜）のＨｆＡｌＯ膜６ｐを形成する。この高誘電率膜のＨｆＡｌＯ膜６ｐはｐＭＩＳトランジスタＱｐのゲート絶縁膜を構成するものである（図３参照）。また、ｎＭＩＳ領域では、ＳｉＯ２膜５上に、ＳｉＯ２（酸化シリコン）よりも誘電率が高く、ＨｆＯ２膜６（ベース絶縁膜）のハフニウム（Ｈｆ）および酸素（Ｏ）と、Ｍｇ膜１１（金属薄膜）の金属元素であるマグネシウム（Ｍｇ）とを含む高誘電率膜（混合膜）のＨｆＭｇＯ膜６ｎを形成する。この高誘電率膜のＨｆＭｇＯ膜６ｎはｎＭＩＳトランジスタＱｎのゲート絶縁膜を構成するものである（図３参照）。
このようなアニール処理をした後、図２４に示す保護膜として用いたＴｉＮ膜８およびＴｉＮ膜１２を、例えばＨ２Ｏ２および水洗によるウエットエッチングによって除去し、ｐＭＩＳ領域ではＨｆＡｌＯ膜６ｐを露出し、ｎＭＩＳ領域ではＨｆＭｇＯ膜６ｎを露出する。その後、図１６を参照して説明した工程へと続き、最終的に図３に示したような半導体装置が完成する。
本実施の形態では、ｐＭＩＳ領域ではフォトリソグラフィ技術によるマスクを設けることによって、ベース絶縁膜（ＨｆＯ２膜６）上に１つめの金属薄膜（Ａｌ膜７）を形成し、ｎＭＩＳ領域ではベース絶縁膜（例えばＨｆＯ２膜６）上に２つめの金属薄膜（Ｍｇ膜１１）を形成した後、フォトリソグラフィ技術によるマスクを設けずにアニール処理を行い、ベース絶縁膜にそれぞれの金属薄膜の構成元素を拡散させている。
これにより、前記実施の形態１では、２種の高誘電率膜（ＨｆＡｌＯ膜６ｐ、ＨｆＭｇＯ膜６ｎ）を形成するために、金属薄膜の切り分けでマスク合わせが２回で形成していたものを１回にしてプロセスを簡略化し、かつ２枚マスクの境界部分が重ね合わせの程度（オーバーラップか離れれるか）によって、膜除去のしやすさが変わることにより除去条件を調整する手間が省かれ、製造コストを削減することができる。
（実施の形態３）
前記実施の形態２では、ハードマスクとして用いたＳｉＮ膜９を除去し、ｐＭＩＳ領域で保護膜のＴｉＮ膜８を露出した後、ｎＭＩＳ領域に金属薄膜のＭｇ膜１１、保護膜のＴｉＮ膜１２を形成する場合について説明した。本実施の形態では、ハードマスクとして用いたＳｉＮ膜９を除去せずに以降の工程を行う場合について説明する。それに伴う製造工程は前記実施の形態２と異なるが、最終構造は前記実施の形態２と同様となる。以下に、前記実施の形態２と相違する点を中心に説明する。図２５〜図２６は本実施の形態における製造工程中の半導体装置の要部を模式的に示す断面図である。
図１０を参照して説明したように、フォトリソグラフィ技術およびエッチング技術によって形成されたＳｉＮ膜９をハードマスクにしてｎＭＩＳ領域のＴｉＮ膜８、さらにはＡｌ膜７を除去する。これによって、ｎＭＩＳ領域のＨｆＯ２膜６が露出することとなる。このように、金属薄膜のＡｌ膜７を保護膜のＴｉＮ膜８で覆い、そのＴｉＮ膜８と合わせてＡｌ膜７を切り分けることによって、ｐＭＩＳ領域のみにｐＭＩＳトランジスタのゲート電極材料を残すことができる。
続いて、図２５に示すように、例えばスパッタ法を用いて、基板１上、すなわち基材であるＨｆＯ２膜６上に、０．５ｎｍ程度の厚さでマグネシウム膜（Ｍｇ膜１１）を形成する。本実施の形態では、基材であるＨｆＯ２膜６より薄く、かつ、金属元素のみからなる膜状の混合材（金属薄膜）としてＭｇ膜１１を形成している。これによりｐＭＩＳ領域のＨｆＯ２膜６上にはＡｌ膜７が設けられ、ｎＭＩＳ領域のＨｆＯ２膜６上にはｐＭＩＳ領域の金属元素とは異なる金属元素のみからなるＭｇ膜１１が設けられている。
続いて、図２５に示すように、混合材であるＭｇ膜１１上に、１０ｎｍ程度の窒化チタン膜（ＴｉＮ膜）１２を形成する。Ｍｇ膜１１を変質させない膜、すなわち、耐湿性および耐酸化性を有する保護膜として、また、後の工程で、混合材であるＭｇ膜１１の金属元素を、基材であるＨｆＯ２膜６に拡散させるためのアニール処理（熱処理）温度に耐える保護膜として、ＴｉＮ膜１２を適用している。
続いて、ｐＭＩＳ領域では保護膜のＴｉＮ膜８を有し、ｎＭＩＳ領域では保護膜のＴｉＮ膜１２を有する状態で、ｐＭＩＳ領域のＨｆＯ２膜６（ベース絶縁膜）に、Ａｌ膜７（金属薄膜）を構成する金属元素を拡散（あるいは混合）し、また、ｎＭＩＳ領域のＨｆＯ２膜６（ベース絶縁膜）に、Ｍｇ膜１１（金属薄膜）を構成する金属元素を拡散（あるいは混合）する。
これによって、図２６に示すように、ｐＭＩＳ領域では、ＳｉＯ２膜５上に、ＳｉＯ２（酸化シリコン）よりも誘電率が高く、ＨｆＯ２膜６（ベース絶縁膜）のハフニウム（Ｈｆ）および酸素（Ｏ）と、Ａｌ膜７（金属薄膜）の金属元素であるアルミニウム（Ａｌ）とを含む高誘電率膜（混合膜）のＨｆＡｌＯ膜６ｐを形成する。この高誘電率膜のＨｆＡｌＯ膜６ｐはｐＭＩＳトランジスタＱｐのゲート絶縁膜を構成するものである（図３参照）。また、ｎＭＩＳ領域では、ＳｉＯ２膜５上に、ＳｉＯ２（酸化シリコン）よりも誘電率が高く、ＨｆＯ２膜６（ベース絶縁膜）のハフニウム（Ｈｆ）および酸素（Ｏ）と、Ｍｇ膜１１（金属薄膜）の金属元素であるマグネシウム（Ｍｇ）とを含む高誘電率膜（混合膜）のＨｆＭｇＯ膜６ｎを形成する。この高誘電率膜のＨｆＭｇＯ膜６ｎはｎＭＩＳトランジスタＱｎのゲート絶縁膜を構成するものである（図３参照）。
このようなアニール処理をした後、図２６に示す保護膜として用いたＴｉＮ膜８およびＴｉＮ膜１２を、例えばＨ２Ｏ２および水洗によるウエットエッチングによって除去し、ｐＭＩＳ領域ではＨｆＡｌＯ膜６ｐを露出し、ｎＭＩＳ領域ではＨｆＭｇＯ膜６ｎを露出する。この際、ｐＭＩＳ領域では、ＴｉＮ膜１１／ＳｉＮ膜９／ＴｉＮ膜８をリフトオフで除去できる。前記実施の形態２では、図１０を参照して説明したように、ＳｉＮ膜９を除去する際に、ｎＭＩＳ領域のＨｆＭｇＯ膜６ｎの表面にダメージを与える場合があるが、本実施の形態のように、ｎＭＩＳ領域のＴｉＮ膜１２を除去する際に、ｐＭＩＳ領域のＴｉＮ膜１１／ＳｉＮ膜９／ＴｉＮ膜８を除去してしまうので、ＨｆＭｇＯ膜６ｎの表面へのダメージを抑制することができる。
ここで、金属保護膜としてＴｉＮ膜８、ＴｉＮ膜１２を適用したのは、窒化チタンは、容易に除去できるウエット処理（薬液処理）材料が既知（例えばＨ２Ｏ２）であり、下地であるＨｆＡｌＯ膜６ｐおよびＨｆＭｇＯ膜６ｎにダメージを与えずに除去されるからである。
その後、図１６を参照して説明した工程へと続き、最終的に図３に示したような半導体装置が完成する。
（実施の形態４）
前記実施の形態１では、例えば図１９を参照して、大気暴露により金属薄膜の変質を抑制するために、金属薄膜（例えばＭｇ膜）上に保護膜（例えばＴｉＮ膜）を設ける場合について、例えば図１９を参照して説明した。本実施の形態では、この保護膜を設けずに、ベース絶縁膜に金属薄膜の金属元素を拡散させる場合について説明する。図２７は、本実施の形態における高誘電率膜の形成を説明するための図であり、ｎＭＩＳトランジスタの場合が示されている。なお、前記実施の形態１とは相違する点を中心に説明し、ｐＭＩＳトランジスタの場合も同様の工程で形成することができるのでその説明は省略する。
図２７に示す構造は、まず、シリコン（Ｓｉ）からなる基板の主面上に、基板界面絶縁膜として酸化シリコン（ＳｉＯ２）膜を形成し、その基板界面絶縁膜上に、ベース絶縁膜として酸化ハフニウム（ＨｆＯ２）膜を形成する。次いで、スパッタ法によって、真空状態で金属薄膜としてマグネシウム（Ｍｇ）膜を形成する。次いで、金属薄膜の表面を窒化した後、窒素雰囲気（プラズマ状でも良い）でのアニール処理（熱処理）を行うことによって、ベース絶縁膜に金属薄膜の構成元素（金属元素）を拡散して、高誘電率膜（混合膜）としてＨｆＭｇＯ膜を形成する。なお、ベース絶縁膜は、ハフニウムおよび酸素を含む膜状の基材であり、金属薄膜は、ベース絶縁膜より薄く数ｎｍあるいは１ｎｍ以下であり、かつ、金属元素のみからなる膜状の混合材である。
このように金属薄膜の表面を窒化することによって、金属薄膜の変質を抑制することができる。なお、金属薄膜を形成した後、金属薄膜の表面を酸化し、さらに窒化した後、アニール処理によってベース絶縁膜に金属薄膜の構成元素（金属元素）を拡散して、高誘電率膜（混合膜）としてＨｆＭｇＯ膜を形成することも考えられる。金属薄膜の表面が酸化してしまうが、微量にベース絶縁膜に酸素を拡散させて、より金属薄膜の金属元素と反応させる場合に有効と考えられる。その場合であっても、酸化させた後に窒化を行うので金属薄膜の変質を抑制することができる。
（実施の形態５）
前記実施の形態１では、例えば図１９を参照して、大気暴露などにより金属薄膜の変質を抑制するために、金属薄膜（例えばＭｇ膜）上のみに保護膜（例えばＴｉＮ膜）を設けた場合について説明した。本実施の形態では金属薄膜を保護膜で挟んで金属薄膜を保護する場合について説明する。図２８は、本実施の形態における高誘電率膜の形成を説明するための図であり、ｎＭＩＳトランジスタの場合が示されている。なお、前記実施の形態１とは相違する点を中心に説明し、ｐＭＩＳトランジスタの場合も同様の工程で形成することができるのでその説明は省略する。
図２８に示す構造は、まず、シリコン（Ｓｉ）からなる基板の主面上に基板界面絶縁膜として酸化シリコン（ＳｉＯ２）膜を形成し、その基板界面絶縁膜上にベース絶縁膜（ＨｆＯ２膜）を形成する。次いで、例えば、スパッタ法を用いて、ベース絶縁膜上に第１保護膜（ＴｉＮ膜）を形成し、その真空状態を保ったまま、スパッタ法を用いて、金属薄膜としてマグネシウム（Ｍｇ）膜、さらに第２保護膜（ＴｉＮ膜）を形成する。その後、アニール処理をすることによって、ベース絶縁膜に金属薄膜の構成元素（金属元素）を拡散（あるいは混合）して、混合膜（高誘電率膜）としてＨｆＭｇＯ膜を形成する。なお、ベース絶縁膜は、ハフニウムおよび酸素を含む膜状の基材であり、金属薄膜は、ベース絶縁膜より薄く数ｎｍあるいは１ｎｍ以下であり、かつ、金属元素のみからなる膜状の混合材である。
このように、金属薄膜を第１保護膜と第２保護膜で挟んでも良く、この積層膜をアニール処理することによって、ベース絶縁膜に金属薄膜の金属元素を容易に拡散することができる。
（実施の形態６）
前記実施の形態１では、例えば図１９を参照して、大気暴露により金属薄膜の変質を抑制するために、金属薄膜（例えばＭｇ膜）上に保護膜（例えばＴｉＮ膜）を設ける場合について、例えば図１９を参照して説明した。本実施の形態では、ベース絶縁膜（例えばＨｆＯ２膜）上に保護膜（例えばＴｉＮ膜）を設け、基板界面絶縁膜（ＳｉＯ２膜）とベース絶縁膜（ＨｆＯ２膜）との間に金属薄膜（例えばＭｇ膜）を設ける場合について説明する。図２９は、本実施の形態における高誘電率膜の形成を説明するための図であり、ｎＭＩＳトランジスタの場合が示されている。なお、前記実施の形態１とは相違する点を中心に説明し、ｐＭＩＳトランジスタの場合も同様の工程で形成することができるのでその説明は省略する。
図２９に示す構造は、まず、シリコン（Ｓｉ）からなる基板の主面上に基板界面絶縁膜として酸化シリコン（ＳｉＯ２）膜を形成し、その基板界面絶縁膜上に、例えばスパッタ法を用いて、金属薄膜としてマグネシウム（Ｍｇ）膜を形成する。次いで、金属薄膜上にベース絶縁膜（ＨｆＯ２膜）を形成し、そのベース絶縁膜上に例えばスパッタ法を用いて保護膜（ＴｉＮ膜）を形成する。その後、アニール処理をすることによって、ベース絶縁膜に金属薄膜の構成元素（金属元素）を拡散（あるいは混合）して、混合膜（高誘電率膜）としてＨｆＭｇＯ膜を形成する。なお、ベース絶縁膜は、ハフニウムおよび酸素を含む膜状の基材であり、金属薄膜は、ベース絶縁膜より薄く数ｎｍあるいは１ｎｍ以下であり、かつ、金属元素のみからなる膜状の混合材である。また、ベース絶縁膜のＨｆＯ２膜もスパッタ法を用いて形成する場合、真空状態を保ったまま連続して金属薄膜、ベース絶縁膜、保護膜を形成することができる。
このように、基板界面絶縁膜上に金属薄膜を設けてアニール処理を行うことによって、基板界面絶縁膜付近の混合膜にダイポールを生成することができ、実効仕事関数の制御性を向上することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、混合材として、マグネシウムやアルミニウムなどの金属単体材料を用いる場合について説明したが、ｎＭＩＳトランジスタのゲート絶縁膜を構成するために、マグネシウム／ランタン、マグネシウム／他の希土類金属などの酸化金属物の電気陰性度が酸化ハフニウムより小さい構成元素同士や、アルミニウム／タンタルなどの酸化金属物の電気陰性度が酸化ハフニウムより大きい構成元素同士の積層膜を用いることができる。さらに、マグネシウム／アルミニウムなどのように酸化金属物の電気陰性度が酸化ハフニウムより大きい構成元素と小さい構成元素との組合せた積層膜を用いることで、閾値の微調整をすることもできると考えられる。
また、例えば、前記実施の形態では、ＣＭＩＳを構成するにあたり、単結晶Ｓｉからなる半導体基板に適用した場合について説明したが、単結晶Ｇｅ基板や、ＧａＡｓ、ＳｉＣなどの化合物半導体基板やＳＯＩ（Silicon On Insulator）基板にも適用することができる。
また、例えば、前記実施の形態では、ＳＲＡＭの製造技術を対象としているが、これに限定されるものではなく、例えば、ロジック回路を構成するＣＭＩＳの製造技術にも適用することができる。
本発明は、半導体装置、特に、ＣＭＩＳを備えた半導体装置の製造業に幅広く利用されるものである。
本発明の一実施の形態における半導体装置に含まれるＳＲＡＭのメモリセルを示す等価回路図である。 本発明の一実施の形態における半導体装置の要部を模式的に示す平面図である。 図２のＡ−Ａ’線における半導体装置を模式的に示す断面図である。 図２のＢ−Ｂ’線における半導体装置を模式的に示す断面図である。 種々の酸化金属物とその電気陰性度を示す表である。 本発明の一実施の形態における製造工程中の半導体装置の要部を模式的に示す断面図である。 図６に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図７に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図８に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図９に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図１０に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図１１に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図１２に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図１３に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図１４に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図１５に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図１６に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図１７に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 本発明の一実施の形態における高誘電率膜の形成を説明するための図である。 ＨｆＯ２のみのベース絶縁膜、Ｍｇ／ＨｆＯ２をアニール処理してなる混合膜、およびＭｇＯ膜／ＨｆＯ２をアニール処理してなる混合膜のＥＯＴと、それらを用いたＭＩＳトランジスタの閾値との関係を説明するための図である。 保護膜の有無によるＭＩＳトランジスタの閾値のばらつきを説明するための図である。 本発明の他の実施の形態における製造工程中の半導体装置の要部を模式的に示す断面図である。 図２２に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 図２３に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 本発明の他の実施の形態における製造工程中の半導体装置の要部を模式的に示す断面図である。 図２５に続く製造工程中の半導体装置の要部を模式的に示す断面図である。 本発明の他の実施の形態における高誘電率膜の形成を説明するための図である。 本発明の他の実施の形態における高誘電率膜の形成を説明するための図である。 本発明の他の実施の形態における高誘電率膜の形成を説明するための図である。 本発明者らが検討したゲート絶縁膜に高誘電率材料を適用したＭＩＳトランジスタを説明するための図であり、（ａ）、（ｂ）、（ｃ）と製造工程順に示している。
符号の説明
１ 基板
２ 素子分離領域
３ ｎウェル
４ ｐウェル
５ ＳｉＯ２膜
６ ＨｆＯ２膜
６ｎ ＨｆＭｇＯ膜
６ｐ ＨｆＡｌＯ膜
７ Ａｌ膜
８ ＴｉＮ膜
９ ＳｉＮ膜
１０ レジスト膜
１１ Ｍｇ膜
１２ ＴｉＮ膜
１３ ＳｉＮ膜
１４ レジスト膜
１５ ＴｉＮ膜
１６ ポリシリコン膜
１７ ｐ型半導体領域（ソース／ドレイン）
１８ ｎ型半導体領域（ソース／ドレイン）
１９ サイドウォール
２０ シリサイド膜
２１ 層間絶縁膜
２２ コンタクトホール
２３ 配線
１０１ 基板
１０２ 高誘電率膜
１０３ 金属酸化膜
１０４ ゲート絶縁膜
１０５ ゲート電極
ＣＮＴ コンタクト
Ｇ ゲート電極
Ｑｎ ｎＭＩＳトランジスタ
Ｑｐ ｐＭＩＳトランジスタ

Claims (13)

  1. 以下の工程を含むＭＩＳトランジスタを備えた半導体装置の製造方法：
    （ａ）半導体基板の主面上に、酸化シリコン膜を形成する工程；
    （ｂ）前記酸化シリコン膜上に、ハフニウムおよび酸素を含む膜状の基材を形成する工程；
    （ｃ）前記基材上に、前記基材より薄く、かつ、金属元素のみからなる膜状の混合材を形成する工程；
    （ｄ）前記混合材の表面を窒化した後にアニール処理を施し、前記基材に前記混合材を拡散することによって、前記酸化シリコン膜上に、酸化シリコンより誘電率が高く、前記基材のハフニウムおよび酸素と、前記混合材の金属元素とを含む混合膜を形成する工程；
    （ｅ）前記混合膜上に、導電性膜を形成する工程；
    （ｆ）前記導電性膜から構成されるゲート電極、前記混合膜および前記酸化シリコン膜から構成されるゲート絶縁膜を形成する工程。
  2. 以下の工程を含むＭＩＳトランジスタを備えた半導体装置の製造方法：
    （ａ）半導体基板の主面上に、酸化シリコン膜を形成する工程；
    （ｂ）前記酸化シリコン膜上に、ハフニウムおよび酸素を含む膜状の基材を形成する工程；
    （ｃ）前記基材上に、前記基材より薄く、かつ、金属元素のみからなる膜状の混合材を形成する工程；
    （ｄ）前記混合材の表面を酸化した後にアニール処理を施し、前記基材に前記混合材を拡散することによって、前記酸化シリコン膜上に、酸化シリコンより誘電率が高く、前記基材のハフニウムおよび酸素と、前記混合材の金属元素とを含む混合膜を形成する工程；
    （ｅ）前記混合膜上に、導電性膜を形成する工程；
    （ｆ）前記導電性膜から構成されるゲート電極、前記混合膜および前記酸化シリコン膜から構成されるゲート絶縁膜を形成する工程。
  3. 以下の工程を含むＭＩＳトランジスタを備えた半導体装置の製造方法：
    （ａ）半導体基板の主面上に、酸化シリコン膜を形成する工程；
    （ｂ）前記酸化シリコン膜上に、ハフニウムおよび酸素を含む膜状の基材を形成する工程；
    （ｃ）前記基材上に、前記基材より薄く、かつ、金属元素のみからなる膜状の混合材を形成する工程；
    （ｄ）前記混合材の表面を酸化し、さらに窒化した後にアニール処理を施し、前記基材に前記混合材を拡散することによって、前記酸化シリコン膜上に、酸化シリコンより誘電率が高く、前記基材のハフニウムおよび酸素と、前記混合材の金属元素とを含む混合膜を形成する工程；
    （ｅ）前記混合膜上に、導電性膜を形成する工程；
    （ｆ）前記導電性膜から構成されるゲート電極、前記混合膜および前記酸化シリコン膜から構成されるゲート絶縁膜を形成する工程。
  4. 以下の工程を含むＭＩＳトランジスタを備えた半導体装置の製造方法：
    （ａ）半導体基板の主面上に、酸化シリコン膜を形成する工程；
    （ｂ）前記酸化シリコン膜上に、ハフニウムおよび酸素を含む膜状の基材を形成する工程；
    （ｃ）前記基材上に、前記基材より薄く、かつ、金属元素のみからなる膜状の混合材を形成する工程；
    （ｄ）前記混合材上に、保護膜を形成する工程；
    （ｅ）前記保護膜を有する状態で、前記基材に前記混合材を拡散することによって、前記酸化シリコン膜上に、酸化シリコンより誘電率が高く、前記基材のハフニウムおよび酸素と、前記混合材の金属元素とを含む混合膜を形成する工程；
    （ｆ）前記工程（ｅ）の後、前記保護膜を除去する工程；
    （ｇ）前記混合膜上に、導電性膜を形成する工程；
    （ｈ）前記導電性膜から構成されるゲート電極、前記混合膜および前記酸化シリコン膜から構成されるゲート絶縁膜を形成する工程。
  5. 前記ＭＩＳトランジスタはｎチャネル型であり、
    前記工程（ｃ）において、酸化ハフニウムより電気陰性度が小さい酸化金属物を構成する金属元素からなる前記混合材を形成することを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記ＭＩＳトランジスタはｐチャネル型であり、
    前記工程（ｃ）において、酸化ハフニウムより電気陰性度が大きい酸化金属物を構成する金属元素からなる前記混合材を形成することを特徴とする請求項４記載の半導体装置の製造方法。
  7. 前記工程（ｅ）において、アニール処理によって前記基材に前記混合材を拡散することを特徴とする請求項４記載の半導体装置の製造方法。
  8. 前記工程（ｃ）で真空状態において前記混合材を形成し、その真空状態を保ったまま前記工程（ｄ）で前記保護膜を形成することを特徴とする請求項４記載の半導体装置の製造方法。
  9. 前記工程（ｄ）では、保護膜として窒化チタン膜を形成することを特徴とする請求項４記載の半導体装置の製造方法。
  10. 以下の工程を含むＭＩＳトランジスタを備えた半導体装置の製造方法：
    （ａ）半導体基板の主面上に、酸化シリコン膜を形成する工程；
    （ｂ）前記酸化シリコン膜上に、ハフニウムおよび酸素を含む膜状の基材を形成する工程；
    （ｃ）前記基材上に、保護膜を形成する工程；
    （ｄ）前記保護膜上に、前記基材より薄く、かつ、金属元素のみからなる膜状の混合材を形成する工程；
    （ｅ）前記保護膜を有する状態で、前記基材に前記混合材を拡散することによって、前記酸化シリコン膜上に、酸化シリコンより誘電率が高く、前記基材のハフニウムおよび酸素と、前記混合材の金属元素とを含む混合膜を形成する工程；
    （ｆ）前記工程（ｅ）の後、前記保護膜を除去する工程；
    （ｇ）前記混合膜上に、導電性膜を形成する工程；
    （ｈ）前記導電性膜から構成されるゲート電極、前記混合膜および前記酸化シリコン膜から構成されるゲート絶縁膜を形成する工程。
  11. 以下の工程を含むＭＩＳトランジスタを備えた半導体装置の製造方法：
    （ａ）半導体基板の主面上に、酸化シリコン膜を形成する工程；
    （ｂ）前記酸化シリコン膜上に、ハフニウムおよび酸素を含む膜状の基材を形成する工程；
    （ｃ）前記基材上に、第１保護膜を形成する工程；
    （ｄ）前記第１保護膜上に、前記基材より薄く、かつ、金属元素のみからなる膜状の混合材を形成する工程；
    （ｅ）前記混合材上に、第２保護膜を形成する工程；
    （ｆ）前記第１保護膜および前記第２保護膜を有する状態で、前記基材に前記混合材を拡散することによって、前記酸化シリコン膜上に、酸化シリコンより誘電率が高く、前記基材のハフニウムおよび酸素と、前記混合材の金属元素とを含む混合膜を形成する工程；
    （ｇ）前記工程（ｆ）の後、前記第２保護膜および前記第１保護膜を除去する工程；
    （ｈ）前記混合膜上に、導電性膜を形成する工程；
    （ｉ）前記導電性膜から構成されるゲート電極、前記混合膜および前記酸化シリコン膜から構成されるゲート絶縁膜を形成する工程。
  12. 以下の工程を含むＣＭＩＳを備えた半導体装置の製造方法：
    （ａ）前記ＣＭＩＳの一方を構成する第１ＭＩＳトランジスタが形成される第１領域と、前記ＣＭＩＳの他方を構成する第２ＭＩＳトランジスタが形成される第２領域とを有する半導体基板を準備する工程；
    （ｂ）前記半導体基板の主面上に、酸化シリコン膜を形成する工程；
    （ｃ）前記酸化シリコン膜上に、ハフニウムおよび酸素を含む膜状の基材を形成する工程；
    （ｄ）前記基材上に、金属元素のみからなる膜状の第１混合材を形成する工程；
    （ｅ）前記第１混合材上に、第１保護膜を形成する工程；
    （ｆ）前記第２領域の前記第１保護膜および前記第１混合材を除去する工程；
    （ｇ）前記第２領域の前記基材上に、前記基材より薄く、かつ、前記第１混合材の金属元素とは異なる金属元素のみからなる膜状の第２混合材を形成する工程；
    （ｈ）前記第２混合材上に、第２保護膜を形成する工程；
    （ｉ）前記第１保護膜および前記第２保護膜を有する状態で、前記第１領域の前記基材に前記第１混合材を拡散すると共に、前記第２領域の前記基材に前記第２混合材を拡散することによって、
    前記第１領域では、前記酸化シリコン膜上に、酸化シリコンより誘電率が高く、前記基材のハフニウムおよび酸素と、前記第１混合材の金属元素とを含む第１混合膜を形成し、
    前記第２領域では、前記酸化シリコン膜上に、酸化シリコンより誘電率が高く、前記基材のハフニウムおよび酸素と、前記第２混合材の金属元素とを含む第２混合膜を形成する工程；
    （ｊ）前記工程（ｉ）の後、前記第１保護膜および前記第２保護膜を除去する工程；
    （ｋ）前記第１混合膜および前記第２混合膜上に、導電性膜を形成する工程；
    （ｌ）前記導電性膜から構成される前記第１ＭＩＳトランジスタのゲート電極、前記第１混合膜および前記酸化シリコン膜から構成される前記第１ＭＩＳトランジスタのゲート絶縁膜を形成し、
    前記導電性膜から構成される前記第２ＭＩＳトランジスタのゲート電極、前記第２混合膜および前記酸化シリコン膜から構成される前記第２ＭＩＳトランジスタのゲート絶縁膜を形成する工程。
  13. 前記工程（ｄ）において、酸化ハフニウムより電気陰性度が大きい酸化金属物を構成する金属元素からなる前記第１混合材を形成し、
    前記工程（ｇ）において、酸化ハフニウムより電気陰性度が小さい酸化金属物を構成する金属元素からなる前記第２混合材を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
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