CN101651120B - 半导体器件的制造方法和半导体器件 - Google Patents

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Abstract

本发明的目的在于提高使用高介电率膜的栅绝缘膜的MIS晶体管的晶体管特性。在衬底的主面上形成的氧化硅(SiO2)膜上，形成含有铪和氧的基底绝缘膜。然后，在基底绝缘膜上形成比基底绝缘膜薄、并且只由金属元素构成的金属薄膜，并在该金属薄膜上形成具有耐湿性和耐氧化性的保护膜。然后，在具有保护膜的状态下，通过将金属薄膜的金属元素全部在基底绝缘膜中扩散，在氧化硅膜上形成比氧化硅膜厚且比氧化硅的介电率高的、含有基底绝缘膜的铪和氧以及金属薄膜的金属元素的混合膜(高介电率膜)。

Description

半导体器件的制造方法和半导体器件
技术领域
本发明涉及半导体器件及其制造技术，特别涉及有效适用于具有n沟道型MISFET(Metal Insulator Semiconductor Field Transistor)和p沟道型MISFET的半导体器件的技术。
背景技术
作为提高构成半导体集成电路的MISFET(以下称作MIS晶体管)的微细化、集成化，同时增大导通电流等晶体管驱动力的手段之一，可以将栅绝缘膜薄膜化。但是，当仅由以往使用的氧化硅构成栅绝缘膜时，一旦其膜的厚度变得过薄，则由于电子利用被称作直接隧穿的量子效应从栅绝缘膜中穿过，结果导致漏泄电流增大且作为绝缘膜的功能丧失。
因此，与氧化硅相比介电率高的高介电率(high-k)材料逐渐被应用于栅绝缘膜中。也就是说，当栅绝缘膜由高介电率材料构成时，即使换算成氧化硅膜厚度的绝缘容量相同，由于实际的物理膜厚仅为(高介电率材料的介电率/氧化硅的介电率)倍的厚度，因此可以在维持驱动力的同时降低漏泄电流。所以，使用作为绝缘膜发挥功能的具有物理膜厚的高介电率膜，通过将栅绝缘膜的EOT(Equivalent Oxide Thickness，氧化硅膜换算厚度)变薄，可以达到提高晶体管特性的目的。
而且，当栅电极仅由以往使用的多晶硅构成时，栅绝缘膜和栅电极的界面上产生多晶硅空乏(耗尽)现象。由于空乏化的多晶硅膜作为电容绝缘膜发挥作用，因此即使使用高介电率材料进行EOT的薄膜化，实质上栅绝缘膜的膜厚也仅增加空乏化的多晶硅的部分。因此，由于栅电极和半导体衬底间的容量已经变小，所以难以确保导通电流的充分。
因此，在将高介电率材料用于栅绝缘膜时，应考虑在其上配置的栅电极材料使用金属而不使用多晶硅。
进而，在考虑到晶体管的高速性和低耗电性时，由于需要低阈值电压，因此有必要根据需要设计所希望的阈值电压。但是，在将高介电率材料用于栅绝缘膜时，由于绝缘膜中电子的费米能级钉扎效应(Fermilevel pinning)，因此存在阈值电压难以控制的问题。而且，阈值电压很大程度上依赖于有效功函数，所以为了获得所希望的阈值电压，最好对有效功函数进行控制。另外，有效功函数受MIS结构等各种因素影响，与物性的功函数含义是不同的。
因此，使用例如Hf(铪)类氧化物作为高介电率材料，通过将这些金属氧化物扩散(添加)或积层，可以对MIS晶体管的有效功函数进行控制。例如，H.N.Alshareef et al.，Symp.VLSI Tech.，Dig.，p.10，2006(非专利文献1)中，公开了将La2O2在HfSiO中扩散构成栅绝缘膜的技术。而且，H-S.Jung，et al.，Symp.VLSI Tech.Dig.，p.204，2006(非专利文献2)中，公开了将AlO积层到Hf(Si)O上构成栅绝缘膜的技术。另外，T.Schram，et al.，Symp.VLSI Tech.Dig.，p.44，2008(非专利文献3)中，公开了将La2O2和Al2O3积层到HfSiO(N)上分别构成nMIS和pMIS的栅绝缘膜的技术。
非专利文献1：H.N.Alshareef et al.，Symp.VLSI Tech.，Dig.，p.10，2006
非专利文献2：H-S.Jung，et al.，Symp.VLSI Tech.Dig.，p.204，2006
非专利文献3：T.Schram，et al.，Symp.VLSI Tech.Dig.，p.44，2008
发明内容
构成MIS晶体管时，通常情况下可使用适用于该栅绝缘膜的绝缘膜，并且使用适用于该栅电极的、具有导电性的、且含有对栅绝缘膜不产生影响的金属膜的导电性膜。因此，在制造工序中要使用最适于栅绝缘膜和栅电极的材料。为了将EOT变薄而将高介电率材料用于栅绝缘膜，进而，在构成阈值、实际功函数可控的MIS晶体管时也出于同样的考虑。在该情况下，本发明人等确立了以下的课题。参考图30进行说明。图30是用于说明本发明人等研究的将高介电率材料用于栅绝缘膜的MIS晶体管的图，按(a)、(b)、(c)依次表示制造工序。
首先，在图30(a)中，例如，在由硅(Si)形成的半导体衬底(以下，简称为衬底)101上形成作为栅绝缘膜基材的基底(base)绝缘膜102(高介电率膜)，并积层薄的金属氧化膜103作为与基材混合的混合材。另外，本申请中，“混合材”是作为与其他材料(例如基材)混合(使之扩散)的材料使用。
所述基底绝缘膜和金属氧化膜103经退火处理(热处理)，作为混合材的金属氧化膜103的构成元素向基材的基底绝缘膜中扩散，形成如图30(b)所示的栅绝缘膜104(混合膜)。这样，在构成MIS晶体管时，其栅绝缘膜中可以使用作为绝缘膜的基底绝缘膜和金属氧化膜103。之后，图30(c)中，在栅绝缘膜104上形成栅电极105。在构成MIS晶体管的栅电极105时，可以使用具有导电性的、并且含有对栅绝缘膜不产生影响的金属膜的导电性膜。另外，也有金属氧化膜103的构成元素不在基底绝缘膜中扩散、而以积层的状态构成栅绝缘膜104的情形。
例如，如非专利文献1所述，可以将HfSiO作为基底绝缘膜、La2O3作为金属氧化膜103，并且将HfLaSiO用于栅绝缘膜104、将TaN用于栅电极105。再有，如非专利文献2所述，可以将Hf(Si)O作为基底绝缘膜、AlO作为金属氧化膜103，并且将它们的积层结构用于栅绝缘膜104、将多晶硅用于栅电极105。另外，如非专利文献3所述，可以将HfSiO(N)作为基底绝缘膜、La2O3或Al2O3作为金属氧化膜103，并且将它们的积层结构用于栅绝缘膜104。
这样，在构成MIS晶体管时，在其制造工序中，可以将含有氧化膜的绝缘膜(非专利文献1中，HfSiO和La2O3)用于所述栅绝缘膜，并且将具有导电性、且含有对栅绝缘膜不产生影响的金属膜的导电性膜(非专利文献1中TaN)用于所述栅电极。据此，如参照图30所进行的说明，在形成基材的氧化膜(基底绝缘膜)和形成混合材的薄的其他金属氧化膜积层的状态下，经退火处理，使金属氧化膜的构成元素在基底绝缘膜中扩散，由此可以控制MIS晶体管的有效功函数。
但是，由于将基底绝缘膜与金属氧化膜这两种绝缘膜积层，也存在EOT变厚、绝缘容量与基底绝缘膜单独的容量值相比变小的可能性。在晶体管的微细化中，这样会使驱动力等晶体管的特性变差。
本发明的目的在于，提供一种提高MIS晶体管的晶体管特性的技术。
由本说明书的描述和附图可以明了本发明的上述以及作为其他目的的新型特征。
对本申请所公开的发明中具有代表性的发明的概要简要说明如下。
本发明的实施方式之一是包括以下工序的具有MIS晶体管的半导体器件的制造方法。(a)在半导体衬底的主面上形成氧化硅膜。(b)在上述氧化硅膜上形成第一铪类氧化膜。(c)在上述第一铪类氧化膜上形成金属膜。(d)通过将构成上述金属膜的金属元素在上述第一铪类氧化膜中扩散，在上述氧化硅膜上形成含有上述金属元素作为化合物的第二铪类氧化膜。(e)在上述工序(d)之后，在上述第二铪类氧化膜上形成与上述金属膜不同的导电性膜。(f)在上述工序(e)之后，通过将上述导电性膜、上述第二铪类氧化膜和上述氧化硅膜按规定的形状形成图案(patterning)，形成含有上述导电性膜的栅电极、和含有上述第二铪类氧化膜以及上述氧化硅膜的栅绝缘膜。在本申请中，“铪类氧化膜”是指介电率比氧化硅高的、含有铪(Hf)、氧(O)构成的氧化膜(高介电率膜)。铪类氧化膜例如包括氧化铪(HfO2)膜、氧化铪镁(HfMgO)膜、氧化铪铝(HfAlO)膜。
另外，本发明的其他实施方式是具有包括以下构成的MIS晶体管的半导体器件。所述半导体器件具有在半导体衬底的主面上设置的氧化硅膜、和在上述氧化硅膜上设置的介电率高于氧化硅的、含有铪、氧和金属元素的混合膜(高介电率膜)、以及在上述混合膜上设置的导电性膜。此时，上述MIS晶体管的栅电极由上述导电性膜构成，上述MIS晶体管的栅绝缘膜由上述氧化硅膜和上述混合膜构成，上述栅绝缘膜的EOT为1.5nm以下。
以下简单说明由本申请公开的发明中具有代表性的发明所带来的技术效果。
根据实施方式之一，可以提高MIS晶体管的晶体管特性。
附图说明
[图1]表示本发明的实施方式之一中半导体器件中包含的SRAM存储单元的等价电路图。
[图2]表示本发明的实施方式之一中半导体器件主要部分模式化的平面图。
[图3]表示图2的A-A’线上半导体器件的模式化的剖面图。
[图4]表示图2的B-B’线上半导体器件的模式化的剖面图。
[图5]表示各种金属氧化物及其电负性的表。
[图6]表示本发明的实施方式之一的制造工序中的半导体器件主要部分模式化的剖面图。
[图7]表示接着图6制造工序中的半导体器件主要部分模式化的剖面图。
[图8]表示接着图7制造工序中的半导体器件主要部分模式化的剖面图。
[图9]表示接着图8制造工序中的半导体器件主要部分模式化的剖面图。
[图10]表示接着图9制造工序中的半导体器件主要部分模式化的剖面图。
[图11]表示接着图10制造工序中的半导体器件主要部分模式化的剖面图。
[图12]表示接着图11制造工序中的半导体器件主要部分模式化的剖面
[图13]表示接着图12制造工序中的半导体器件主要部分模式化的剖面图。
[图14]表示接着图13制造工序中的半导体器件主要部分模式化的剖面图。
[图15]表示接着图14制造工序中的半导体器件主要部分模式化的剖面图。
[图16]表示接着图15制造工序中的半导体器件主要部分模式化的剖面图。
[图17]表示接着图16制造工序中的半导体器件主要部分模式化的剖面图。
[图18]表示接着图17制造工序中的半导体器件主要部分模式化的剖面图。
[图19]是用于说明本发明实施方式之一中高介电率膜形成的图。
[图20]是用于说明只由HfO2形成的基底绝缘膜、将Mg/HfO2经退火处理形成的混合膜、和MgO膜/HfO2经退火处理形成的混合膜的EOT，与使用所述膜的MIS晶体管的阈值之间的关系图。
[图21]是用于说明在有无保护膜的情况下MIS晶体管阈值波动的图。
[图22]表示本发明实施方式之一的制造工序中半导体器件主要部分模式化的剖面图。
[图23]表示接着图22制造工序中的半导体器件主要部分模式化的剖面图。
[图24]表示接着图23制造工序中的半导体器件主要部分模式化的剖面图。
[图25]表示本发明其他实施方式的制造工序中的半导体器件主要部分模式化的剖面图。
[图26]表示接着图25制造工序中的半导体器件主要部分模式化的剖面图。
[图27]是用于说明本发明其他实施方式中高介电率膜形成的图。
[图28]是用于说明本发明其他实施方式中高介电率膜形成的图。
[图29]是用于说明本发明其他实施方式中高介电率膜形成的图。
[图30]是用于说明本发明人等研究的将高介电率材料用于栅绝缘膜的MIS晶体管的图，按(a)、(b)、(c)的顺序表示制造工序。
符号说明
1 衬底
2 元件分离区域
3 n阱
4 P阱
5   SiO2膜
6   HfO2膜
6n  HfMgO膜
6p  HfAIO膜
7   Al膜
8   TiN膜
9   SiN膜
10  抗蚀剂膜(resist)
11  Mg膜
12  TiN膜
13  SiN膜
14  抗蚀剂膜(resist)
15  TiN膜
16  多晶硅膜
17  p型半导体区域(源极/漏极)
18  n型半导体区域(源极/漏极)
19  侧壁(side wall)
20  硅化物膜
21  层间绝缘膜
22  接触孔
23  布线
101 衬底
102 高介电率膜
103 金属氧化膜
104 栅绝缘膜
105 栅电极
CNT 触点
G   栅电极
Qn  nMIS晶体管
Qp pMIS晶体管
具体实施方式
以下，基于附图详细地说明本发明的实施方式。而且，在用于说明实施方式的全图中，对具有相同功能的构件用同一种符号标记，省略对其进行重复说明。另外，在说明下述实施方式的图中，为了使实施方式的构成易于理解，即使是平面图中有时也添加了剖面线。
实施方式1
在本实施方式中，对本发明适用于具有SRAM(static random accessmemory)的半导体器件的情况进行说明。
图1表示本实施方式中构成半导体器件的SRAM的存储单元MC的等价电路图。如图1所示，该存储单元MC配置在一对相辅性数据线(数据线DL、数据线/(线)DL)和字线WL的相交处，由一对驱动用MIS晶体管Qd1、Qd2、一对负载用MIS晶体管Qp1、Qp2和一对传输用MIS晶体管Qt1、Qt2构成。驱动用MIS晶体管Qd1、Qd2和传输用MIS晶体管Qt1、Qt2由n沟道型MIS晶体管(以下称为nMIS晶体管)Qn构成，负载用MIS晶体管Qp1、Qp2由p沟道型MIS晶体管(以下称为pMIS晶体管)Qp构成。
在构成存储单元MC的所述6个MIS晶体管中，驱动用MIS晶体管Qd1和负载用MIS晶体管Qp1由CMIS(Complementary MIS，互补型MIS)构成逆变器(inverter)INV1，驱动用MIS晶体管Qd2和负载用MIS晶体管Qp2由CMIS构成逆变器(inverter)INV2。所述一对逆变器(inverter)INV1、INV2的相互的输入输出端子(存储节点A、B)被交差耦合，构成作为记录1比特信息的信息存储部的触发(flip-flop)电路。
而且，该触发电路一侧的输入输出端子(存储节点A)连接在传输用MIS晶体管Qt1的源极区域、漏极区域的一侧，另一侧的输入输出端子(存储节点B)连接在传输用MIS晶体管Qt2的源极区域、漏极区域的一侧。进而，传输用MIS晶体管Qt1的源极区域、漏极区域的另一侧与数据线DL连接，传输用MIS晶体管Qt2的源极区域、漏极区域的另一侧与数据线/DL连接。
另外，触发电路的一端(负载用MIS晶体管Qp1、Qp2的各源极区域)与电源电压(Vcc)连接，另一端(驱动用MIS晶体管Qd1、Qd2的各源极区域)与基准电压(Vss)连接。
该电路的工作情况说明如下，当一端的逆变器INV1的存储节点A为高电位(“H”)时，因为驱动用MIS晶体管Qd2变为导通，所以另一端的逆变器INV2的存储节点B成为低电位(“L”)。因此，驱动用MIS晶体管Qd1变为闭合，存储节点A保持高电位(“H”)。即，利用使一对逆变器INV1、INV2交叉耦合的闩锁(latch)电路可以保持存储节点A、B的相互的状态，在外加电源电压时保存信息。
传输用MIS晶体管Qt1、Qt2各自的栅电极分别与字线WL连接，通过该字线WL控制传输用MIS晶体管Qt1、Qt2的导通、非导通状态。即，因为当字线WL为高电位(“H”)时，传输用MIS晶体管Qt1、Qt2变为导通，闩锁电路和相辅性数据线(数据线DL、/DL)通电连接，所以存储节点A、B的电位状态(“H”或“L”)体现在数据线DL、/DL上，作为存储单元MC的信息被读取。
在存储单元MC中写入信息时，将字线WL处于“H”电位水平，将传输用MIS晶体管Qt1、Qt2处于导通状态，数据线DL、/DL的信息传输给存储节点A、B。如上所述，可以使SRAM工作。
图2表示本实施方式中半导体器件主要部分(图1的存储单元MC)模式化的平面图。图3表示沿图2的A-A’线的半导体器件模式化的剖面图。图4表示沿图2的B-B’线的半导体器件模式化的剖面图。为了明确构成活性区域的n阱3和p阱4与栅电极G之间的关系，在图2中省略了如图3、图4所示的层间绝缘膜21等部分。而且，尽管图3、图4中没有图示，但是本实施方式中的半导体器件也可以是多层布线结构，其外表面上可设置保护膜(钝化膜，passivation膜)。另外，如图2～图4所示，pMIS区域是形成pMIS晶体管的区域，nMIS区域是形成nMIS晶体管的区域。
首先，对本实施方式中SRAM的布局图(layout)构成进行说明。如图2所示，通过元件分离区域2将衬底1划分成多个活性区域A1～A4(n阱3、p阱4)。通过在形成nMIS晶体管Qn的p阱4(活性区域A1、A4)中掺杂磷或砷等n型杂质，形成未图示的半导体区域(源极/漏极)。然后，在这些源极区域与漏极区域之间的p阱4(活性区域A1、A4)上通过栅绝缘膜形成栅电极G。同样，通过在形成pMIS晶体管Qp的n阱3(活性区域A2、A3)中掺杂硼等p型杂质，形成未图示的半导体区域(源极/漏极)。然后，在这些源极区域与漏极区域之间的n阱3(活性区域A2、A3)上通过栅绝缘膜形成栅电极G。再有，在图2中，栅电极G沿与活性区域延伸的第1方向(图的上下方向)交差的第2方向(图的左右方向)延伸。
例如，在图1所示的SRAM的存储单元MC中，通过在活性区域A1中形成的源极区域和漏极区域以及两个栅电极G，在同一活性区域A1中形成了驱动用MIS晶体管Qd1和传输用MIS晶体管Qt1。另外，通过在活性区域A2中形成的源极区域和漏极区域以及栅电极G，形成了负载用MIS晶体Qp1；通过在活性区域A3中形成的源极区域和漏极区域以及栅电极G，形成了负载MIS晶体管Qp2。另外，通过在活性区域A4中形成的源极区域和漏极区域以及栅电极G，在同一活性区域A4中形成了驱动用MISFETQd2和传输用MISFETQt2。
如上所述，在衬底1上形成SRAM。进而，在SRAM中，除形成多个由6个MIS晶体管组成的存储单元MC之外，还形成了用于获得SRAM结构上的电位的衬底电位供给部，它们通过触点CNT和布线进行电气连接。再有，如图2、图4所示，驱动用MIS晶体管Qd1、Qd2的栅电极和负载用MISFETQp1、Qp2的栅电极，形成为1个栅电极G。
其次，对本实施方式中nMIS晶体管Qn的构成进行说明。如图3、图4所示，例如在由p型单晶硅构成的衬底1的nMIS区域中形成p阱4，在该p阱4中，nMIS晶体管Qn具有在衬底1上通过栅绝缘膜形成的栅电极G。
该nMIS晶体管Qn的栅绝缘膜是由在衬底1的主面(元件形成面)上设置的氧化硅膜(SiO2膜5)和设置在该膜上的、比氧化硅(SiO2)的介电率高的、含有铪(Hf)、氧(O)以及金属元素镁(Mg)的高介电率膜HfMgO膜6n构成的积层膜。另外，HfMgO膜6n中也可以含有氮(N)由(HfMgON)构成。
另外，栅电极G是由含有金属的导电性材料构成的，具有在nMIS晶体管Qn的栅绝缘膜上的TiN膜15和在TiN膜15上的多晶硅膜16。在栅电极G(多晶硅膜16)的表面上形成硅化物化的硅化物膜20(例如，镍硅化物膜、镍钴膜)。TiN膜15与栅绝缘膜直接接触，主要用于调整nMIS晶体管Qn的阈值电压。另外，多晶硅膜16主要用于栅电极G的低电阻化。另外，在栅电极G两侧的侧壁上形成侧壁19。该侧壁19由例如氮化硅膜等绝缘膜形成。
另外，在侧壁19正下方的p阱4内，形成了设计与栅电极G相匹配的n型半导体区域(源极/漏极)18。该n型半导体区域(源极/漏极)18是在衬底1中掺杂磷(P)或砷(As)等n型杂质形成的杂质区域。并且，为了与触点CNT具有良好的连接性，在n型半导体区域(源极/漏极)18的表面上形成了与侧壁19相匹配的硅化物膜20。这样，通过上述一对n型半导体区域18，形成了nMIS晶体管Qn的源极区域和漏极区域。
在本实施方式中，nMIS晶体管Qn的栅绝缘膜的EOT为1.5nm以下。具体来说，将SiO2膜5制成如0.5nm等、HfMgO膜6n制成如2～3nm等。通过这种方法，与栅绝缘膜仅由氧化硅膜构成的情况相比，可以抑制漏泄电流、将MIS晶体管微细化、集成化，同时增大导通电流等，提高晶体管的驱动力。
另外，在本实施方式中，通过将高介电率膜HfMgO膜6n用于nMIS晶体管Qn的栅绝缘膜，由此将栅绝缘膜的EOT制成1.5nm以下。这样，可以得到的与HfMgO膜具有相同效果的高介电率膜是介电率比氧化硅高的、含有铪、氧和金属元素的膜，例如可以举出HfLaO膜、HfGdO膜、HfYO膜等。如图5中的表所示，这些高介电率膜中含有的金属元素镁(Mg)、镧(La)、镉(Gd)、Y(钇)是构成电负性比氧化铪(HfO2)小的金属氧化物的金属元素。
这样，通过将含有构成电负性比氧化铪(HfO2)小的金属氧化物的镁(Mg)或镧(La)等镧系金属等金属元素的高介电率膜用于栅绝缘膜，可以构成能控制有效功函数的nMIS晶体管Qn。通过将有效功函数设定为硅的传导带的邻域(4.1eV左右)，可以达到降低nMIS晶体管的阈值电压的目的。而且，除上述高介电率膜外，能得到与HfMgO膜具有同样效果的高介电率膜包括氧化铪膜中含有钡(Ba)的HfBaO膜等。
下面，对本实施方式中pMIS晶体管Qp的构成进行说明。如图3、图4所示，例如在由p型单晶硅构成的衬底1的pMIS区域中形成n阱3，在该n阱3中，pMIS晶体管Qp具有在衬底1上通过栅绝缘膜形成的栅电极G。
该pMIS晶体管Qp的栅绝缘膜是由在衬底1的主面上设置的氧化硅膜(SiO2膜5)和设置在该膜上的、比氧化硅(SiO2)的介电率高的、含有铪(Hf)、氧(O)和金属元素铝(Al)的高介电率膜HfAlO膜6p构成的积层膜。而且，HfAlO膜6p也可以含有氮(N)由(HfAlON)构成。
另外，栅电极G是由含有金属的导电性材料构成的，具有在pMIS晶体管Qp的栅绝缘膜上的TiN膜15和在TiN膜15上的多晶硅膜16。在栅电极G(多晶硅膜16)的表面上形成硅化物化的硅化物膜20。TiN膜15与栅绝缘膜直接接触，主要用于调整pMIS晶体管Qp的阈值电压。另外，多晶硅膜16主要用于栅电极G的低电阻化。另外，在栅电极G两侧的侧壁上形成侧壁19。该侧壁19由例如氮化硅膜等绝缘膜形成。
另外，侧壁19正下方的n阱3内，形成了设计与栅电极G相匹配的p型半导体区域(源极/漏极)17。该p型半导体区域(源极/漏极)17是在衬底1中掺杂硼(B)等p型杂质形成的杂质区域。并且，为了与触点CNT具有良好的连接性，在p型半导体区域(源极/漏极)17的表面形成了与侧壁19相匹配的硅化物膜20。这样，通过一对p型半导体区域17，形成了pMIS晶体管Qp的源极区域和漏极区域。
在本实施方式中，pMIS晶体管Qp的栅绝缘膜的EOT为1.5nm以下。具体来说，将SiO2膜5制成如0.5nm等，HfAlO膜6p如2～3nm等。通过这种方法，与栅绝缘膜仅由氧化硅膜构成的情况相比，可以抑制漏泄电流、将MIS晶体管微细化、集成化，同时增大导通电流等，提高晶体管的驱动力。
另外，在本实施方式中，通过将高介电率膜HfAlO膜6p用于pMIS晶体管Qp的栅绝缘膜，由此将栅绝缘膜的EOT制成1.5nm以下。这样，可以得到的与HfAlO膜具有相同效果的高介电率膜是介电率比氧化硅高的、含有铪、氧和金属元素的膜，例如可以举出HfTiO膜、HfTaO膜等。如图5中的表所示，这些高介电率膜中含有的金属元素铝(Al)、钛(Ti)、钽(Ta)是构成电负性比氧化铪(HfO2)大的金属氧化物的金属元素。
这样，通过将含有构成电负性比氧化铪(HfO2)小的金属氧化物的铝(Al)、钛(Ti)、钽(Ta)等金属元素的高介电率膜用于栅绝缘膜，可以构成能控制有效功函数的pMIS晶体管Qp。通过将有效功函数设定为硅的传导带的邻域(5.2eV左右)，可以达到降低pMIS晶体管的阈值电压的目的。
如上所述，在衬底1的nMIS区域中形成nMIS晶体管Qn，在衬底1的pMIS区域中形成pMIS晶体管Qp。通过由这种nMIS晶体管Qn和pMIS晶体管Qp构成CMIS，可以达到半导体器件高性能化的目的。具体来说，可以降低CMIS的阈值，实现具有高导通电流且低消耗电量的CMIS。
其次，参考附图对本实施方式中构成半导体器件的nMIS晶体管Qn和pMIS晶体管Qp的制造方法进行说明。图6～图18表示本实施方式的制造工序中半导体器件的主要部分模式化的剖面图，是沿图2A-A’线的剖面图。
首先，准备例如由p型单晶硅构成的衬底1，在实施表面处理后，按图6和图2所示，在衬底1的主面(元件形成面)上形成划分活性区域的元件分离区域2。在本实施方式中，元件分离区域2是STI(浅沟槽隔离，Shallow Trench Isolation)，由在衬底1上形成的例如250nm～400nm程度深的元件分离沟中利用例如CVD法埋入的氧化硅膜构成。该元件分离区域2是pMIS区域和nMIS区域的边界位置。由此，准备具有构成CMIS一侧的pMIS晶体管形成的pMIS区域和构成CMIS另一侧的nMIS晶体管形成的nMIS区域的衬底1。
接着，如图6和图2所示，在衬底1的pMIS区域中形成用于生成pMIS晶体管的p沟道的n阱3。并且，在nMIS区域中形成用于生成nMIS晶体管的n沟道的p阱4。n阱3是利用离子注入法通过将磷(P)或砷(As)等n型杂质掺杂在衬底1内形成的。并且，p阱4是利用离子注入法通过将硼(B)或氟化硼(BF2)等p型杂质掺杂在衬底1内形成的。
接着，如图6所示，在衬底1的主面上形成0.5nm厚的氧化硅膜(SiO2膜5)作为界面层。由于将硅用于衬底1，因此通过例如在氧气氛围中进行的热处理的方法，形成SiO2膜5。由于在所述SiO2膜5与后续工序中在SiO2膜5上形成的高介电率膜的界面上生成偶极子(电偶极子)，因此对MIS晶体管的有效功函数会产生影响。
接着，如图6所示，在SiO2膜5上以2～3nm程度的厚度形成氧化铪膜(HfO2膜6)。在本实施方式中，形成比SiO2膜5厚的、含有铪(Hf)和氧(O)的膜状的作为基材(以下也称为基底绝缘膜)的HfO2膜6。HfO2膜6可以使用例如原子层沉积(ALD：Atomic Layer Deposition)法、CVD法或溅射(sputter)法形成。因为该HfO2膜6比氧化硅的介电率高，所以是高介电率膜。在之后的工序中，将金属元素在该HfO2膜6中扩散(混合)。根据需要可以在制造过程中、也可以在最后将HfO2膜6进行氮化或热处理。
接着，如图7所示，例如利用溅射法在衬底1、即基材HfO2膜6上，以0.5nm程度的厚度形成铝膜(Al膜7)。在本实施方式中，形成比基材HfO2膜6薄的、且只由金属元素构成的膜状的作为混合材(以下也称为金属薄膜)的Al膜7。而且，在之后工序中，混合材Al膜7的构成元素(金属元素)在基材HfO2膜6中扩散，构成了pMIS晶体管Qp的栅绝缘膜。
在本实施方式中，为了形成pMIS晶体管Qp的栅绝缘膜，使用只由金属元素构成的金属薄膜Al膜7而不使用显示绝缘性的金属氧化物或氮化物。金属薄膜中含有的金属元素不限于铝(Al)，也可以是钛(Ti)、钽(Ta)。如图5中表所示，上述金属元素是构成电负性比氧化铪(HfO2)大的金属氧化物的元素。这样，通过将Al、Ti、Ta之类的金属元素在基材HfO2膜6中扩散(或混合)，形成了构成pMIS晶体管Qp的栅绝缘膜的高介电率膜(混合膜)。
接着，如图8所示，在混合材Al膜7上，以10nm程度的厚度形成氮化钛膜(TiN膜)8。在本实施方式中，使用TiN膜8作为不使Al膜7变质的膜，即，具有耐湿性和耐氧化性的保护膜；并且作为能经受后续工序中用于使混合材Al膜7的金属元素在基材HfO2膜6中扩散的退火处理(热处理)温度的保护膜。
这样，如果是作为不使金属薄膜(Al膜7)变质的膜，也可以使用氮化硅(SiN)膜作为保护膜。但是，在本实施方式中，由于以下的原因，因此使用金属膜(金属保护膜)。
在形成难以暴露于外界气体(含有O2或H2O)的作为混合材的金属薄膜的同一制造装置(例如，溅射装置)中，在保持真空度的状态下，希望可以连续成膜。本实施方式中，由于使用溅射装置形成了作为混合材的金属薄膜Al膜7，因此利用溅射法在可以连续成膜的作为金属类的溅射膜的Al膜7上形成了作为金属保护膜的TiN膜8。通过这种方法，可以防止金属薄膜Al膜7产生变质，保持稳定的状态。
另外，作为金属保护膜使用TiN膜8，是因为可以容易地除去的湿法处理(药液处理)材料(例如H2O2)是已知的，可以在对作为基底的金属薄膜的Al膜7不造成损坏的前提下除去氮化钛。另外，作为保护膜，即使是其他的金属氮化物，只要是可以通过湿法处理除去、对基底的金属薄膜不造成损坏的物质，都可以适用。
接着，如图8所示，例如在450℃的温度下利用CVD法在TiN膜8上形成厚度为10nm的作为后续干法蚀刻工序的硬质掩模(hard mask)的氮化硅膜(SiN膜)9。然后，利用光刻法技术在SiN膜9上形成抗蚀剂(resist)膜10(图9)。如图9所示，将该抗蚀剂膜10在nMIS区域中的部分除去，将其作为pMIS区域覆盖SiN膜9的掩模使用。另外，在图9中所示的制造工序中，在该剖面状态下在SiN膜9上设置了抗蚀剂膜10，在其平面状态(参照图2)下在pMIS区域中也设置了抗蚀剂膜10。
接着，如图9所示，将抗蚀剂膜10为掩模通过干法蚀刻除去nMIS区域的SiN膜9，并形成具有硬质掩膜功能的SiN膜9。然后，通过例如抛光等方法将该抗蚀剂膜10除去。
接着，如图10所示，将通过光刻法技术及蚀刻技术形成的SiN膜9作为硬质掩模，利用例如使用H2O2和水洗的湿法蚀刻将nMIS区域的TiN膜8除去。然后，将SiN膜9作为硬质掩模，利用例如使用稀氟酸(以下记作dHF)和水洗的湿法蚀刻将nMIS区域的Al膜7除去。由此，将nMIS区域的HfO2膜6露出。这样，通过将金属薄膜Al膜7用保护膜TiN膜8覆盖，将该TiN膜8与Al膜7一起被切开分割，可以只在pMIS区域中残留pMIS晶体管的栅电极材料。
接着，如图11所示，例如使用溅射法在衬底1即基材HfO2膜6上，以0.5nm程度的厚度形成镁膜(Mg膜11)。本实施方式中，形成比基材HfO2膜6薄的、且只由金属元素构成的膜状的作为混合材(金属薄膜)的Mg膜11。由此得到的pMIS区域的HfO2膜6上设置了Al膜7、nMIS区域的HfO2膜6上设置了仅由与pMIS区域的金属元素不同的金属元素构成的Mg膜11。而且，在后续的工序中，作为混合材的Mg膜11的构成元素(金属元素)在基材HfO2膜6中扩散，构成nMIS晶体管Qp的栅绝缘膜。
本实施方式中，为了形成nMIS晶体管Qp的栅绝缘膜，使用只由金属元素构成的金属薄膜Mg膜11而不使用显示绝缘性的金属氧化物和氮化物。金属薄膜中含有的单一的金属元素不限于镁(Mg)，也可以是镧(La)、镉(Gd)、钇(Y)。如图5的表所示，上述金属元素是构成电负性比氧化铪(HfO2)小的金属氧化物的金属元素。这样，通过将Mg、La、Gd、Y之类的金属元素在基材HfO2膜6中扩散(或混合)，形成了构成nMIS晶体管Qp的栅绝缘膜的高介电率膜(混合膜)。
接着，如图11所示，在混合材Mg膜11上，以10nm程度的厚度形成氮化钛膜(TiN膜)12。在本实施方式中，使用TiN膜12作为不使Mg膜11变质的膜，即，具有耐湿性和耐氧化性的保护膜；同时作为能经受后续工序中用于使混合材Mg膜11的金属元素在基材HfO2膜6中扩散的退火处理(热处理)温度的保护膜。另外，本实施方式中使用TiN膜12(金属保护膜)作为保护膜的理由如上述使用TiN膜8的理由相同。
接着，如图11所示，例如在450℃的温度下利用CVD法在TiN膜12上形成厚度为10nm的作为后续干法蚀刻工序的硬质掩模的氮化硅膜(SiN膜)13。然后，利用光刻法技术在SiN膜13上形成抗蚀剂膜14(参照图12)。如图12所示，将该抗蚀剂膜14在pMIS区域中的部分除去，将其作为覆盖nMIS区域的SiN膜13的掩模使用。另外，在图12中所示的制造工序中，在该剖面状态下在SiN膜13上设置了抗蚀剂膜14，在其平面状态(参照图2)下也在pMIS区域设置了抗蚀剂膜14。
接着，如图12所示，将抗蚀剂膜14作为掩模通过干法蚀刻除去pMIS区域的SiN膜13，形成具有硬质掩膜功能的SiN膜13。然后，通过例如抛光等方法将该抗蚀剂膜14除去。
接着，如图13所示，将SiN膜13作为硬质掩模，利用例如使用H2O2和水洗的湿法蚀刻将pMIS区域的TiN膜12除去。然后，将SiN膜13作为硬质掩模，利用例如使用dHF和水洗的湿法蚀刻将pMIS区域的Mg膜11除去。由此，将pMIS区域的SiN膜9露出。这样，通过将金属薄膜Mg膜11用保护膜TiN膜12覆盖，将TiN膜12与Mg膜12一起被切开分割，可以只在nMIS区域中残留nMIS晶体管的栅电极材料。
接着，如图14所示，通过干法蚀刻除去作为硬质掩模使用的SiN膜9与SiN膜13，在pMIS区域中将TiN膜8露出，在nMIS区域中将TiN膜12露出。另外，利用该TiN膜8和TiN膜12对pMIS区域中的Al膜7的表面和nMIS区域中Mg膜11的表面进行保护。
然后，在pMIS区域中具有作为保护膜的TiN膜8、nMIS区域中具有作为保护膜的TiN膜12的状态下，将构成Al膜7(金属薄膜)的金属元素在pMIS区域的HfO2膜6(基底绝缘膜)中扩散(或混合)，同时，将构成Mg膜11(金属薄膜)的金属元素在nMIS区域的HfO2膜6(基底绝缘膜)中扩散(或混合)。
这样，如图15所示，在pMIS区域中，在SiO2膜5上形成了比SiO2(氧化硅)的介电率高的、含有HfO2膜6(基底绝缘膜)的铪(Hf)及氧(O)和Al膜7(金属薄膜)的金属元素铝(Al)的高介电率膜(混合膜)HfAlO膜6p。该高介电率膜HfAlO膜6p是构成pMIS晶体管Qp的栅绝缘膜的膜(参照图3)。另外，在nMIS区域中，在SiO2膜5上形成了比SiO2(氧化硅)的介电率高的、含有HfO2膜6(基底绝缘膜)的铪(Hf)及氧(O)和Mg膜11(金属薄膜)的金属元素镁(Mg)的高介电率膜(混合膜)HfMgO膜6n。该高介电率膜HfMgO膜6n是构成nMIS晶体管Qn的栅绝缘膜的膜(参照图3)。
本实施方式中，为了使仅由金属元素构成的金属薄膜(Al膜7、Mg膜11)的金属元素在基底绝缘膜(HfO2膜6)中扩散，将只由金属元素构成的膜状混合材，即金属薄膜Al膜7、Mg膜11积层在基底绝缘膜HfO2膜6上，例如在600℃～1000℃下对衬底1进行退火处理(热处理)。由此形成高介电率膜HfAlO膜6p、HfMgO膜6n。
图19是用于说明本实施方式中形成高介电率膜的图，该图表示nMIS晶体管的情形。另外，在pMIS晶体管的情况下也可以按照相同的工序得到。
如上所述，图19所示的结构是，首先在由硅(Si)构成的衬底的主面上形成作为衬底界面绝缘膜的氧化硅(SiO2)膜，并在该衬底界面绝缘膜上形成作为基底绝缘膜的氧化铪(HfO2)膜。其次，通过溅射法在真空状态下形成作为金属薄膜的镁(Mg)膜，并在同一装置内在保持其真空状态、即未向大气开放的状态下，积层形成作为保护膜的氮化钛(TiN)膜。然后，通过退火处理，将金属薄膜的构成元素(金属元素)在基底绝缘膜中扩散(或混合)，形成作为高介电率膜(混合膜)的HfMgO膜。另外，基底绝缘膜是含有铪和氧的膜状基材，金属薄膜是比基底绝缘膜薄数nm或1nm以下的、并且只由金属元素构成的膜状混合材。
因此，制造MIS晶体管时，通常在其制造工序中，将含有氧化膜的绝缘膜用于其栅绝缘膜，并将含有对栅绝缘膜不产生影响的金属膜的导电性膜用于其栅电极。针对于此，本实施方式中，仅由金属元素构成的金属薄膜(Al膜7、Mg膜11)尽管是栅绝缘膜(高介电率膜)的构成元素，但在制造工序中是层积在基底绝缘膜(HfO2膜6)上。而且，金属薄膜的全部均成为栅绝缘膜的构成元素，没有残留，从这一点看，金属薄膜不是构成栅电极的物质。
参照图30进行说明如下，在作为基材的基底绝缘膜102(例如HfO2膜)和作为混合材的其他薄金属氧化膜103(例如MgO膜)积层的状态下，通过退火处理使金属氧化膜103的构成元素在基底绝缘膜中扩散，由此可以控制MIS晶体管的有效功函数，即，阈值。但是，由于将基底绝缘膜102和金属氧化膜103这两种绝缘膜积层，因此EOT变厚，绝缘容量与基底绝缘膜单独的容量值相比也减小。在晶体管的微细化中，由此使得栅电场的控制特性减弱，驱动力等晶体管的特性劣化。下面参照图20具体进行说明。
图20是用于说明只由HfO2形成的基底绝缘膜、将Mg/HfO2经退火处理得到的混合膜、以及将MgO膜/HfO2经退火处理得到的混合膜的EOT，与使用上述膜的MIS晶体管的阈值(|ΔVth|)之间的关系。另外，基底绝缘膜HfO2膜的EOT为1.0nm，金属氧化膜MgO膜的物理膜厚为0.5nm，金属薄膜Mg膜的物理膜厚为0.5nm。
如图20所示，在将作为基材的基底绝缘膜HfO2膜和作为混合材的其他薄金属氧化膜MgO膜积层的状态下，经退火处理，使金属氧化膜的构成元素在基底绝缘膜中扩散形成混合膜(高介电率膜)，通过将该混合膜用于栅绝缘膜，可以降低阈值。但是，与HfO2膜相比，由于EOT增加，因此从晶体管微细化的角度来看不优选。
与此相对，如本实施方式所示，在将作为基材的基底绝缘膜HfO2膜和作为混合材的金属薄膜Mg膜积层的状态下，经退火处理，使金属薄膜的构成元素在基底绝缘膜中扩散形成混合膜(高介电率膜)，通过将该混合膜用于栅绝缘膜，可以降低阈值，同时，与HfO2膜比较，也可以抑制EOT的增加。另外，在图20中使用的基底绝缘膜HfO2膜的EOT为1.0nm，即使在EOT为1.5nm的HfO2膜的情况下多少会出现一些倾斜，但仍旧是沿着图中2条直线向横轴的EOT增大的方向基本平行移动，显示出相同的倾向。
现有技术中构成含有高介电率膜的栅绝缘膜时，即使EOT增加，为了进行驱动，将MIS晶体管的阈值降低也是很重要的。另外，由于是栅绝缘膜，因此构成该栅绝缘膜的材料也必须使用由绝缘材料构成的膜。针对于此，在本实施方式中，通过在栅绝缘膜的构成材料中使用金属薄膜而不是绝缘材料(金属氧化物)，抑制了EOT的增加，同时可控制得到所希望的阈值。
而且，本实施方式中，因为基底绝缘膜上的金属薄膜仅由金属元素构成，所以处于与氧易于结合的状态。因此，可以认为经退火处理，金属薄膜中金属元素为了与构成基底绝缘膜的氧化膜中的氧结合而在基底绝缘膜中扩散。另外，由于金属薄膜比基底绝缘膜薄，因此即使将只由金属元素构成的金属薄膜用于栅绝缘材料中，所述金属元素也全部与栅绝缘膜中的氧结合。因此，即使将金属薄膜用于制造工序中，完成后栅绝缘膜也不会不发挥作用。
另外，作为使金属元素在基底绝缘膜中扩散的方法，也考虑使含有该金属元素且相对于基底绝缘膜非常厚的栅电极材料在基底绝缘膜上堆积并进行退火处理的方法。在该方法中，即使退火处理后也有栅电极材料的残留。与此相对，在本实施方式中，由于将比基底绝缘膜薄的金属薄膜在基底绝缘膜上堆积，且使金属薄膜的金属元素全部在基底绝缘膜中扩散，所以经退火处理后金属薄膜没有残留。另外，可以通过调整金属薄膜的厚度来控制在基底绝缘膜中扩散的金属元素的量，与使栅电极材料中含有的金属元素在基底绝缘膜中扩散的方法相比，操控性良好。
这样，在本实施方式中，通过将金属薄膜而不是绝缘材料(金属氧化物)用于构成栅绝缘膜的材料中，可以抑制EOT的增加，同时控制得到所希望的阈值。所以，重要的是不使金属薄膜由于损坏、氧化等发生变质。因此，本实施方式中，通过在金属薄膜上设置保护膜，可以防止金属薄膜的氧化等变质。具体参照图21进行说明。
图21是用于说明在有无保护膜的情况下MIS晶体管阈值(Vth(V))波动的图。
例如，为了使金属薄膜的构成元素在基底绝缘膜中扩散而将金属薄膜积层在基底绝缘膜上之后，一旦由于更换装置等原因脱离了真空状态，即，出现晶片(wafer)向大气开放的情况。这时，数nm或1nm以下的薄金属薄膜由于大气暴露容易发生氧化或膜变质，引起晶体管特性的波动。
因此在本实施方式中，为了使金属薄膜的金属元素在基底绝缘膜中扩散需要进行退火处理，但此时，应当使晶片(wafer)从到目前为止形成金属薄膜等的制造装置中向退火处理装置转移。在金属薄膜上无保护膜的状态下使晶片移动时，由于金属薄膜暴露于含有O2和H2O的外界空气中从而发生氧化等变质。另外，在金属薄膜上没有保护膜的状态下使用抗蚀剂(resist)膜制作图案(patterning)的情况下，除去该抗蚀剂膜时，会发生金属薄膜表面损坏等变质。所以，本实施方式中，通过在金属薄膜上设置保护膜，可以防止金属薄膜的氧化等变质的发生。另外，如参照图30进行说明，由于为使金属氧化膜的构成元素在基底绝缘膜中扩散等原因而将金属氧化膜积层在基底绝缘膜上之后，即使一旦由于更换装置等原因出现脱离真空状态的情况发生，在该金属氧化膜上设置的保护膜对防止金属氧化膜的氧化等变质的有效。
另外，本实施方式中，例如使用溅射装置在真空状态下形成作为混合材的金属薄膜，并在原样保持该真空状态(in-situ)下形成保护膜。这样可以抑制由于暴露于外界空气而引起的金属薄膜的变质。另外，例如使用溅射装置形成金属薄膜并在金属薄膜上形成保护膜后，即使将晶片(wafer)移至退火处理装置时，也可以抑制由于暴露于外界空气而引起的金属薄膜的变质。
另外，通过例如使用溅射装置在真空状态下形成作为混合材的金属薄膜、并在原样保持该真空状态下进行退火处理，也可以将金属薄膜的金属元素在基底绝缘膜中扩散并形成混合膜(高介电率膜)。在本实施方式中，进而，通过在金属薄膜上设置保护膜，可以防止在进行退火处理时金属薄膜的金属元素向外扩散，可以将金属薄膜的构成元素全部在基底绝缘膜中扩散，因此可以提高对阈值的控制。
另外，本实施方式中，使用氮化钛(TiN)膜作为金属薄膜上的保护膜。可容易除去TiN膜的材料是已知的(例如，H2O2)，可在不会对基底的金属薄膜造成损坏的情况下将TiN膜除去。
如图21所示，与在金属薄膜上没有设置保护膜所形成的MIS晶体管的阈值的波动情况相对，在金属薄膜上设置了保护膜所形成的MIS晶体管可以抑制阈值的波动。
本实施方式中，将基底绝缘膜和金属薄膜积层，并在该金属薄膜上设置保护膜，使金属薄膜的构成元素在基底绝缘膜中扩散，形成了构成栅绝缘膜的混合膜(高介电率膜)。通过形成使用该保护膜的MIS晶体管，可以抑制混合膜界面的损坏变质，并可以抑制退火时金属元素向外的扩散，还可抑制MIS晶体管的阈值的波动。换言之，通过在金属薄膜上设置保护膜，可以防止金属薄膜的氧化等变质的发生，而且金属薄膜的金属元素可以稳定地在基底绝缘膜中扩散。
在经这样退火处理之后，利用例如使用H2O2和水洗的湿法蚀刻将如图15所示的作为保护膜使用的TiN膜8和TiN膜12除去，在pMIS区域中将HfAlO膜6p露出，在nMIS区域中将HfMgO膜6n露出。
接着，如图16所示，在形成栅电极材料时，作为与在先前工序中所形成的Al膜7或Mg膜11的金属膜不同的导电性膜，在pMIS区域的HfAlO膜6p上以及在nMIS区域的HfMgO膜6n上，分别形成TiN膜1 5和多晶硅膜16。本实施方式中，作为栅电极材料，首先使用溅射法在HfAlO膜6p和HfMgO膜6n上形成5～20nm程度厚的TiN膜15，然后在TiN膜15上形成50～100nm程度厚的导电性的多晶硅膜16。另外，本实施方式中使用氮化钛(TiN)作为栅电极材料，但氮化钽(TaN)也可以作为栅电极材料。
由于作为上述保护膜使用的TiN膜8、TiN膜12和作为栅电极材料使用的TiN膜15都同样是氮化钛，因此也可以在退火处理后不将TiN膜8、TiN膜12除去，作为栅电极材料使用。本实施方式中，考虑到作为保护膜使用的TiN膜8和TiN膜12在工序中的损坏，因此重新形成TiN膜15作为栅电极材料。
接着，如图17所示，将作为导电性膜的多晶硅膜16、TiN膜15，作为混合膜的HfAlO膜6p、HfMgO膜6n，作为衬底界面绝缘膜的SiO2膜5通过例如光刻法技术和蚀刻按规定形状形成图案。这样，在pMIS区域中形成由多晶硅膜16和TiN膜15构成的pMIS晶体管的栅电极G、由HfAlO膜6p和SiO2膜5构成的栅绝缘膜。另外，在nMIS区域中形成由多晶硅膜16和TiN膜15构成的nMIS晶体管的栅电极G、由HfMgO膜6n和SiO2膜5构成的栅绝缘膜。另外，栅电极G的平面图如图2所示。
接着，如图18所示，在pMIS区域中形成pMIS晶体管Qp的p型半导体区域(源极/漏极)17、在nMIS区域中形成nMIS晶体管Qn的n型半导体区域(源极/漏极)18后，沿栅电极的侧面形成侧壁19，并在栅电极G、p型半导体区域17和n型半导体区域18的表面上形成硅化物膜20。
利用光刻法技术和离子注入技术在pMIS区域的衬底1中掺杂例如硼等p型杂质、并在nMIS区域的衬底1中掺杂例如磷或砷等n型杂质后，通过进行退火处理，在pMIS区域中形成了与其栅电极相匹配的p型半导体区域(源极/漏极)17，并在nMIS区域中形成了与其栅电极相匹配的n型半导体区域(源极/漏极)18。这样，在pMIS区域中形成了pMIS晶体管Qp，在nMIS区域中形成了nMIS晶体管Qn。
本实施方式中，用于使金属薄膜的构成元素在基底绝缘膜中扩散而进行的退火处理、以及用于形成源极/漏极的退火处理是由不同工序完成的。另外，用于使金属薄膜的构成元素在基底绝缘膜中扩散的退火处理也可以不在上述工序中进行，而与该用于形成源极/漏极的退火处理合并进行。在这种情况下，作为栅电极材料使用的TiN膜具有作为保护膜防止金属薄膜的构成元素向外扩散等的功能。
通过半导体器件的微细化，构成源极/漏极的半导体区域的深度形成在与原来相比较浅的位置处，所以有必要在该掺杂位置上将掺杂到衬底1中的杂质进行活化。因此，本实施方式中，用于形成源极/漏极而进行的退火处理为激光退火、快速退火(Flash anneal)等RTA(RapidThermal Anneal)，在1000℃程度下进行数毫秒。与此相对，用于使金属薄膜的构成元素在基底绝缘膜中扩散而进行的退火处理，由于有必要使金属薄膜的构成元素全部在基底绝缘膜中扩散，因此与RTA相比所需时间更长。所以，本实施方式中，用于使金属薄膜的构成元素在基底绝缘膜中扩散的退火处理和用于形成源极/漏极的退火处理是分别不同的工序。
侧壁19的形成是在含有nMIS区域和pMIS区域的衬底1上，利用例如CVD法形成氮化硅膜，并通过将该氮化硅膜按各相异性蚀刻，在栅电极G的侧壁上形成图案而形成的。
硅化物膜20的形成是在衬底1的主面上形成例如镍膜，并通过热处理使之与构成衬底1和栅电极的多晶硅膜16的硅反应(硅化物化)后，将未反应的镍膜除去。由此，在pMIS区域中在pMIS晶体管Qp的栅电极上和p型半导体区域(源极/漏极)17上形成硅化膜20，在nMIS区域中在nMIS晶体管Qn的栅电极上和n型半导体区域(源极/漏极)18上形成硅化物膜20。通过该硅化物膜20可以降低与后续工序中形成的触点之间的接触抵抗。
接着，如图3所示，在衬底1的主面上形成层间绝缘膜21后，在规定的位置(参照图2)上形成接触孔22，并通过将导电性材料埋入接触孔中形成触点CNT。之后，形成与触点CNT进行电气连接的布线23。进而，虽然图中没有显示，但是例如通过在布线23的上层形成多层布线，并在其最表面形成钝化膜，完成半导体器件。
层间绝缘膜21的形成如下，例如利用CVD法将氧化硅膜堆积。另外，接触孔22的形成是利用光刻法技术和蚀刻技术将层间绝缘膜21贯通到达栅电极G、p型半导体区域(源极/漏极)17和n型半导体区域(源极/漏极)18的位置。
另外，触点CNT的形成，首先是在含有接触孔22的底面和内壁的层间绝缘膜21上采用例如溅射法形成钛/氮化钛膜后，将接触孔22埋入衬底1上，采用例如CVD法形成钨膜。其次，利用例如CMP法将在层间绝缘膜21上形成的不需要的钛/氮化钛膜和钨膜除去，形成触点CNT。触点CNT的钛/氮化钛膜是具有防止钨膜中的钨向硅中扩散，即具有所谓屏障性的膜。
另外，布线23的形成，首先是在层间绝缘膜21上和触点CNT上依次形成钛/氮化钛膜、含有铜的铝膜和钛/氮化钛膜。上述膜可以利用例如溅射法形成。然后，利用光刻法技术和蚀刻技术进行所述膜的图案形成，形成布线23。
由此，在衬底1上可以形成含有SRAM的集成电路。即，本实施方式中，将构成SRAM的驱动用MIS晶体管的nMIS晶体管Qn和负载用MIS晶体管的pMIS晶体管Qp根据图示对半导体器件的制造工序进行说明，构成SRAM的其他MIS晶体管(包括传输用MIS晶体管等)也基本按相同的工序形成。综上所述可以制造本实施方式的半导体器件。
而且，即使将制造pMIS晶体管Qp和nMIS晶体管Qn的制造工序的顺序颠倒也没有关系。例如，本实施方式中，在形成作为pMIS晶体管Qp的栅电极材料的Al膜7后，形成作为nMIS晶体管Qn的栅电极材料的Mg膜11，但将其顺序颠倒也可以。
实施方式2
上述实施方式1中，在为了形成pMIS晶体管Qp的HfAlO膜6p和nMIS晶体管Qn的HfMgO膜6n两种混合膜(高介电率膜)而将与其分别对应的Al膜7与Mg膜11的金属薄膜切开分割时，对2次使用抗蚀剂膜10、14的掩模组合进行了说明。本实施方式中，对省略了1次使用该抗蚀剂膜的掩模组合进行说明。与此相伴的制造工序与上述实施方式1不同，但最终结构与上述实施方式1相同。以下以与上述实施方式1的不同点为中心进行说明。图22～图24是表示本实施方式的制造工序中的半导体器件的主要部分模式化的剖面图。
参照图10进行说明如下，通过光刻法技术和蚀刻技术将形成的SiN膜9作为硬质掩模，除去nMIS区域的TiN膜8、进而除去Al膜7。由此，将nMIS区域的HfO2膜6露出。这样，通过将金属薄膜Al膜7用保护膜TiN膜8覆盖，将Al膜7与该TiN膜8一起被切开分割，可以只在pMIS区域残留pMIS晶体管的栅电极材料。之后，将作为硬质掩模的SiN膜9通过干法蚀刻除去，如图22所示，在pMIS区域中将TiN膜8露出。
接着，如图23所示，例如使用溅射法在衬底1上，即作为基材的HfO2膜6上，以0.5nm程度的厚度形成镁膜(Mg膜11)。本实施方式中，形成比基材HfO2膜6薄的、并且只由金属元素构成的膜状的作为混合材(金属薄膜)的Mg膜11。由此在pMIS区域的HfO2膜6上设置Al膜7，在nMIS区域的HfO2膜6上设置只由与pMIS区域的金属元素不同的金属元素构成的Mg膜11。
接着，如图23所示，在混合材Mg膜11上形成10nm程度厚度的氮化钛膜(TiN膜)12。使用TiN膜12作为不使Mg膜11变质的膜，即，具有耐湿性和耐氧化性的保护膜；同时作为能经受后续工序中用于使混合材Mg膜11的金属元素在基材HfO2膜6中扩散的退火处理(热处理)温度的保护膜。
接着，在pMIS区域中具有保护膜TiN膜8、nMIS区域中具有保护膜TiN膜12的状态下，将构成Al膜7(金属薄膜)的金属元素在pMIS区域的HfO2膜6(基底绝缘膜)中扩散(或混合)，另外将构成Mg膜11(金属薄膜)的金属元素在nMIS区域的HfO2膜6(基底绝缘膜)中扩散(或混合)。
这样，如图24所示，在pMIS区域中，在SiO2膜5上形成了比SiO2(氧化硅)的介电率高的、含有HfO2膜6(基底绝缘膜)的铪(Hf)和氧(O)以及Al膜7(金属薄膜)的金属元素铝(Al)的高介电率膜(混合膜)HfAlO膜6p。该高介电率膜HfAIO膜6p是构成pMIS晶体管Qp的栅绝缘膜的膜(参照图3)。另外，在nMIS区域中，在SiO2膜5上形成了比SiO2(氧化硅)介电率高的、含有HfO2膜6(基底绝缘膜)的铪(Hf)和氧(O)以及Mg膜11(金属薄膜)的金属元素(Mg)的高介电率膜(混合膜)HfMgO膜6n。该高介电率膜HfMgO膜6n是构成nMIS晶体管Qn的栅绝缘膜的膜(参照图3)。
这样经退火处理后，利用例如通过H2O2和水洗的湿法蚀刻将如图24所示的作为保护膜使用的TiN膜8和TiN膜12除去，在pMIS区域中将HfAlO膜6p露出，在nMIS区域中将HfMgO膜6n露出。之后，参照图16说明的工序继续进行，最终完成了如图3所示的半导体器件。
本实施方式中，通过在pMIS区域中利用光刻法技术设置掩模，在基底绝缘膜(HfO2膜6)上形成第一金属薄膜(Al膜7)、在nMIS区域的基底绝缘膜(例如，HfO2膜6)上形成第二金属薄膜(Mg膜11)后，在不设置通过光刻法技术得到的掩模的情况下进行退火处理，使各金属薄膜的构成元素分别在基底绝缘膜中扩散。
这样，将上述实施方式1中为了形成两种高介电率膜(HfAlO膜6p、HfMgO膜6n)而形成2次掩模组合进行金属薄膜切分的过程简化为一步工序，并且根据2个掩模的边界部分重合的程度(重叠或分离)，通过改变膜除去的难易性调整除去的条件，简化了步骤，削减了制造成本。
实施方式3
在上述实施方式2中，将作为硬质掩模使用的SiN膜9除去并将pMIS区域中作为保护膜的TiN膜8露出后，对nMIS区域中形成金属薄膜Mg膜11、保护膜TiN膜12的情况进行了说明。本实施方式中，对不除去作为硬质掩模使用的SiN膜9而进行后续工序的情况进行说明。与此相伴的制造工序与上述实施方式2不同，但最终结构与上述实施方式2相同。以下以与上述实施方式2的不同点为中心进行说明。图25～图26是表示本实施方式的制造工序中的半导体器件的主要部分模式化的剖面图。
参照图10进行说明如下，通过光刻法技术和蚀刻技术将形成的SiN膜9制成硬质掩模，除去nMIS区域的TiN膜8、进而除去Al膜7。由此，将nMIS区域的HfO2膜6露出。这样，通过将金属薄膜Al膜7被保护膜TiN膜8覆盖，将Al膜7与该TiN膜8一起被切开分割，可以只在pMIS区域残留pMIS晶体管的栅电极材料。
接着，如图25所示，例如使用溅射法在衬底1上，即作为基材的HfO2膜6上，以0.5nm程度的厚度形成镁膜(Mg膜11)。本实施方式中，形成比基材HfO2膜6薄的、并且只由金属元素构成的膜状混合材(金属薄膜)Mg膜11。由此，在pMIS区域的HfO2膜6上设置Al膜7，在nMIS区域的HfO2膜6上设置只由与pMIS区域的金属元素不同的金属元素构成的Mg膜11。
接着，如图25所示，在混合材Mg膜11上形成10nm程度厚度的氮化钛膜(TiN膜)12。使用TiN膜12作为不使Mg膜11变质的膜，即，具有耐湿性和耐氧化性的保护膜；同时作为能经受后续工序中用于使混合材Mg膜11的金属元素在基材HfO2膜6中扩散的退火处理(热处理)温度的保护膜。
接着，在pMIS区域中具有保护膜TiN膜8、nMIS区域中具有保护膜TiN膜12的状态下，将构成Al膜7(金属薄膜)的金属元素在pMIS区域的HfO2膜6(基底绝缘膜)中扩散(或混合)，另外将构成Mg膜11(金属薄膜)的金属元素在nMIS区域的HfO2膜6(基底绝缘膜)中扩散(或混合)。
这样，如图26所示，pMIS区域中，在SiO2膜5上形成了比SiO2(氧化硅)的介电率高的、含有HfO2膜6(基底绝缘膜)的铪(Hf)和氧(O)以及Al膜7(金属薄膜)的金属元素铝(Al)的高介电率膜(混合膜)HfAlO膜6p。该高介电率膜HfAlO膜6p是构成pMIS晶体管Qp的栅绝缘膜的膜(参照图3)。另外，nMIS区域中，在SiO2膜5上形成了比SiO2(氧化硅)的介电率高的、含有HfO2膜6(基底绝缘膜)的铪(Hf)和氧(O)以及Mg膜11(金属薄膜)的金属元素镁(Mg)的高介电率膜(混合膜)HfMgO膜6n。该高介电率膜HfMgO膜6n是构成nMIS晶体管Qn的栅绝缘膜的膜(参照图3)。
经过上述退火处理后，利用例如通过H2O2和水洗的湿法蚀刻将如图26所示的作为保护膜使用的TiN膜8和TiN膜12除去，在pMIS区域中将HfAlO膜6p露出，在nMIS区域中将HfMgO膜6n露出。此时，通过剥离可以将pMIS区域中的TiN膜11/SiN膜9/TiN膜8除去。在上述实施方式2中，如参照图10的说明，在除去SiN膜9时，存在对nMIS区域的HfMgO膜6n表面造成损坏的情况。但如本实施方式所述，在除去nMIS区域的TiN膜12时，由于已经除去了pMIS区域的TiN膜11/SiN膜9/TiN膜8，因此可以抑制对HfMgO膜6n表面的损坏。
这里，用于作为金属保护膜的TiN膜8、TiN膜12的是氮化钛，可以容易的除去氮化钛的湿式处理(药液处理)材料是已知(例如H2O2)的，可以在不会对基底HfAlO膜6p和HfMgO膜6n造成损坏的情况下除去。
之后，参照图16说明的工序继续进行，最终完成了如图3所示的半导体器件。
实施方式4
上述实施方式1中，例如参照图19，为了抑制由于大气暴露而引起的金属薄膜变质，对在金属薄膜(例如Mg膜)上设置保护膜(例如TiN膜)的情形参照例如图19进行了说明。本实施方式中，对未设置该保护膜而使金属薄膜的金属元素在基底绝缘膜中扩散的情况进行了说明。图27是用于说明本实施方式中形成高介电率膜的图，表示nMIS晶体管的情况。另外，以与上述实施方式1的不同点为中心进行说明，由于pMIS晶体管也可以按照同样的工序形成，因此省略了对其的说明。
图27所示的构造是，首先在由硅(Si)形成的衬底的主面上形成作为衬底界面绝缘膜的氧化硅(SiO2)膜，在该衬底界面绝缘膜上形成作为基底绝缘膜的氧化铪(HfO2)膜。其次，通过溅射法在真空状态下形成作为金属薄膜的镁(Mg)膜。然后，将金属薄膜的表面氮化后，通过在氮气氛围(等离子体状也可)下进行退火处理(热处理)，将金属薄膜的构成元素(金属元素)在基底绝缘膜中扩散，形成作为高介电率膜(混合膜)的HfMgO膜。另外，基底绝缘膜是含有铪和氧的膜状基材，金属薄膜是比基底绝缘膜薄数nm或1nm以下的、且只由金属元素构成的膜状混合材。
通过将金属薄膜的表面进行氮化处理，可以抑制金属薄膜的变质。另外，在形成金属薄膜后，也可以通过将金属薄膜的表面氧化、进而氮化后，经退火处理将金属薄膜的构成元素(金属元素)在基底绝缘膜中扩散形成作为高介电率膜(混合膜)的HfMgO膜。尽管将金属薄膜的表面氧化，但使微量的氧在基底绝缘膜中扩散的情况比使之与金属薄膜的金属元素反应的情况效果好。即使在该情况下，由于使金属薄膜氧化后还进一步进行氮化处理，因此也可以抑制金属薄膜的变质。
实施方式5
在上述实施例1中，例如参照图19，为了抑制由于大气暴露等而引起的金属薄膜变质，对只在金属薄膜(例如Mg膜)上设置保护膜(例如TiN膜)的情况进行说明。本实施方式中，对将金属薄膜用保护膜夹住从而保护金属薄膜的情况进行说明。图28是用于说明本实施方式中形成高介电率膜的图，表示nMIS晶体管的情况。另外，以与上述实施方式1的不同点为中心进行说明，由于pMIS晶体管也可以按同样的工序形成，因此省略了对其的说明。
图28所示的构造是，首先在由硅(Si)形成的衬底的主面上形成作为衬底界面绝缘膜的氧化硅(SiO2)膜，在该衬底界面绝缘膜上形成基底绝缘膜(HfO2膜)。其次，利用例如溅射法在基底绝缘膜上形成第一保护膜(TiN膜)，并在保持该真空状态下利用溅射法形成作为金属薄膜的镁(Mg)膜，进而形成第二保护膜(TiN膜)。然后，经退火处理，将金属薄膜的构成元素(金属元素)在基底绝缘膜中扩散(或混合)，形成作为混合膜(高介电率膜)的HfMgO膜。另外，基底绝缘膜是含有铪和氧的膜状基材，金属薄膜是比基底绝缘膜薄数nm或1nm以下、并且只由金属元素构成的膜状混合材。
这样，可以将金属薄膜被第一保护膜和第二保护膜夹住，通过对该积层膜进行退火处理，金属薄膜的金属元素可以很容易地在基底绝缘膜中扩散。
实施方式6
上述实施例1中，例如参照图19，为了抑制由于大气暴露而引起的金属薄膜变质，对在金属薄膜(例如Mg膜)上设置保护膜(例如TiN膜)的情形例如参照图19进行了说明。本实施方式中，对在基底绝缘膜(例如HfO2膜)上设置保护膜(例如TiN膜)，在衬底界面绝缘膜(SiO2膜)与基底绝缘膜(HfO2膜)之间设置金属薄膜(例如，Mg膜)的情况进行说明。图29是用于说明本实施方式中形成高介电率膜的图，表示nMIS晶体管的情况。另外，以与上述实施例1的不同点为中心进行说明，由于pMIS晶体管也可以按同样的工序形成，因此省略了对其的说明。
图29所示的构造是，首先，在由硅(Si)形成的衬底的主面上形成作为衬底界面绝缘膜的氧化硅(SiO2)膜，在该衬底界面绝缘膜上利用例如溅射法形成作为金属薄膜的镁(Mg)膜。其次，在金属薄膜上形成基底绝缘膜(HfO2膜)，并在该基底绝缘膜上利用例如溅射法形成保护膜(TiN膜)。然后，经过退火处理，将金属薄膜的构成元素(金属元素)在基底绝缘膜中扩散(或混合)，形成作为混合膜(高介电率膜)的HfMgO膜。另外，基底绝缘膜是含有铪和氧的膜状基材，金属薄膜是比基底绝缘膜薄数nm或1nm以下的、且只由金属元素构成的膜状混合材。另外，基底绝缘膜的HfO2膜也利用溅射法形成时，在保持真空状态下可以连续形成金属薄膜、基底绝缘膜和保护膜。
这样，通过在衬底界面绝缘膜上设置金属薄膜，经退火处理，可以在衬底界面绝缘膜附近的混合膜上生成偶极子，可以提高有效功函数的控制性。
基于实施方式具体说明了本发明人完成的发明，但本发明并不限于上述实施方式，当然可以在不脱离其主旨的范围内进行各种改变。
例如，上述实施方式中，对使用镁或铝等金属单体材料作为混合材的情况进行了说明，但为了构成nMIS晶体管的栅绝缘膜，可以使用镁/镧、镁/其他稀土类金属等的构成电负性比氧化铪小的金属氧化物的构成元素、或铝/钽等的构成电负性比氧化铪大的金属氧化物的构成元素的积层膜。进而，通过使用由镁/铝等的构成电负性比氧化铪大的金属氧化物的构成元素和比氧化铪小的金属氧化物的构成元素组合的积层膜，可以微调阈值。
而且，例如在上述实施方式中，在构成CMIS时，对用于由单晶Si形成的半导体衬底的情况进行了说明，但也适用于单晶Ge衬底、或GaAs以及SiC等化合物半导体衬底或SOI(Silicon On Insulator)衬底。
另外，例如，上述实施方式中，以SRAM的制造技术为对象，但不只限定于此，也可以适用于例如构成逻辑电路的CMIS的制造技术。
产业上的可利用性
本发明涉及广泛用于半导体器件，特别是具有CMIS的半导体器件的制造中的发明。

Claims (16)

1.一种具有MIS晶体管的半导体器件的制造方法，包括以下工序：
(a)在半导体衬底的主面上形成氧化硅膜的工序；
(b)在所述氧化硅膜上形成第一铪类氧化膜的工序；
(c)在所述第一铪类氧化膜上形成金属膜的工序；
(d)通过将构成所述金属膜的金属元素在所述第一铪类氧化膜中扩散，在所述氧化硅膜上形成含有所述金属元素作为化合物的第二铪类氧化膜的工序；
(e)在所述工序(d)之后，在所述第二铪类氧化膜上形成与所述金属膜不同的导电性膜的工序；
(f)在所述工序(e)之后，通过将所述导电性膜、所述第二铪类氧化膜和所述氧化硅膜按规定形状形成图案，形成含有所述导电性膜的栅电极、和含有所述第二铪类氧化膜以及所述氧化硅膜的栅绝缘膜的工序。
2.一种具有MIS晶体管的半导体器件的制造方法，包括以下工序：
(a)在半导体衬底的主面上形成氧化硅膜的工序；
(b)在所述氧化硅膜上形成含有铪和氧的膜状基材的工序；
(c)在所述基材上，形成比所述基材薄的、并且只由金属元素构成的膜状混合材的工序；
(d)通过将所述混合材在所述基材中扩散，在所述氧化硅膜上形成比氧化硅的介电率高的、含有所述基材的铪和氧以及所述混合材的金属元素的混合膜的工序；
(e)在所述混合膜上形成导电性膜的工序；
(f)形成由所述导电性膜构成的栅电极、由所述混合膜和所述氧化硅膜构成的栅绝缘膜的工序。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，在将所述混合材的表面氮化后，通过所述工序(d)的退火处理将所述混合材在所述基材中扩散。
4.如权利要求2所述的半导体器件的制造方法，其特征在于，在将所述混合材的表面氧化后，通过所述工序(d)的退火处理将所述混合材在所述基材中扩散。
5.如权利要求2所述的半导体器件的制造方法，其特征在于，在将所述混合材的表面氧化，进一步氮化后，通过所述工序(d)的退火处理将所述混合材在所述基材中扩散。
6.一种具有MIS晶体管的半导体器件的制造方法，包括以下工序：
(a)在半导体衬底的主面上形成氧化硅膜的工序；
(b)在所述氧化硅膜上形成含有铪和氧的膜状基材的工序；
(c)在所述基材上形成比所述基材薄的、并且只由金属元素构成的膜状混合材的工序；
(d)在所述混合材上形成保护膜的工序；
(e)在具有所述保护膜的状态下，通过将所述混合材在所述基材中扩散，在所述氧化硅膜上形成比氧化硅的介电率高的、含有所述基材的铪和氧以及所述混合材的金属元素的混合膜的工序；
(f)在所述工序(e)之后将所述保护膜除去的工序；
(g)在所述混合膜上形成导电性膜的工序；
(h)形成由所述导电性膜构成的栅电极、由所述混合膜和所述氧化硅膜构成的栅绝缘膜的工序。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，
所述MIS晶体管是n沟道型，
在所述工序(c)中形成由金属元素构成的所述混合材，所述金属元素是构成电负性比氧化铪小的金属氧化物的金属元素。
8.如权利要求6所述的半导体器件的制造方法，其特征在于，
所述MIS晶体管是p沟道型，
在所述工序(c)中形成由金属元素构成的所述混合材，所述金属元素是构成电负性比氧化铪大的金属氧化物的金属元素。
9.如权利要求6所述的半导体器件的制造方法，其特征在于，
所述工序(e)中通过退火处理将所述混合材在所述基材中扩散。
10.如权利要求6所述的半导体器件的制造方法，其特征在于，
所述工序(c)中在真空状态下形成所述混合材，且保持该真空状态在所述工序(d)中形成所述保护膜。
11.如权利要求6所述的半导体器件的制造方法，其特征在于，
所述工序(d)中形成氮化钛膜作为保护膜。
12.一种具有MIS晶体管的半导体器件的制造方法，包括以下工序：
(a)在半导体衬底的主面上形成氧化硅膜的工序；
(b)在所述氧化硅膜上形成只由金属元素构成的膜状混合材的工序；
(c)在所述混合材上形成含有铪和氧的膜状基材的工序；
(d)通过将所述混合材在所述基材中扩散，在所述氧化硅膜上形成介电率比氧化硅高的、含有所述基材的铪和氧以及所述混合材的金属元素的混合膜的工序；
(e)在所述混合膜上形成导电性膜的工序；
(f)形成由所述导电性膜构成的栅电极、由所述混合膜和所述氧化硅膜的构成栅绝缘膜的工序。
13.一种具有MIS晶体管的半导体器件的制造方法，包括以下工序的：
(a)在半导体衬底的主面上形成氧化硅膜的工序；
(b)在所述氧化硅膜上形成含有铪和氧的膜状基材的工序；
(c)在所述基材上形成保护膜的工序；
(d)在所述保护膜上形成比所述基材薄的、且只由金属元素构成的膜状混合材的工序；
(e)在具有所述保护膜的状态下，通过将所述混合材在所述基材中扩散，在所述氧化硅膜上形成介电率比氧化硅高的、含有所述基材的铪和氧以及所述混合材的金属元素的混合膜的工序；
(f)在所述工序(e)之后将所述保护膜除去的工序；
(g)在所述混合膜上形成导电性膜的工序；
(h)形成由所述导电性膜构成的栅电极、由所述混合膜和所述氧化硅膜构成的栅绝缘膜的工序。
14.一种具有MIS晶体管的半导体器件的制造方法，包括以下工序：
(a)在半导体衬底的主面上形成氧化硅膜的工序；
(b)在所述氧化硅膜上形成含有铪和氧的膜状基材的工序；
(c)在所述基材上形成第一保护膜的工序；
(d)在所述第一保护膜上，形成比所述基材薄的、且只由金属元素构成的膜状混合材的工序；
(e)在所述混合材上形成第二保护膜的工序；
(f)在具有所述第一保护膜和所述第二保护膜的状态下，通过将所述混合材在所述基材中扩散，在所述氧化硅膜上形成介电率比氧化硅高的、含有所述基材的铪和氧以及所述混合材的金属元素的混合膜的工序；
(g)在所述工序(f)之后，将所述第二保护膜和所述第一保护膜除去的工序；
(h)在所述混合膜上，形成导电性膜的工序；
(i)形成由所述导电性膜构成的栅电极、由所述混合膜和所述氧化硅膜构成的栅绝缘膜的工序。
15.一种具有CMIS的半导体器件的制造方法，包括以下工序：
(a)准备半导体衬底的工序，所述半导体衬底具有形成有构成所述CMIS一侧的第一MIS晶体管的第一区域、和形成有构成所述CMIS另一侧的第二MIS晶体管的第二区域；
(b)在所述半导体衬底的主面上形成氧化硅膜的工序；
(c)在所述氧化硅膜上形成含有铪和氧的膜状基材的工序；
(d)在所述基材上形成只由金属元素构成的膜状第一混合材的工序；
(e)在所述第一混合材上形成第一保护膜的工序；
(f)将所述第二区域的所述第一保护膜和所述第一混合材除去的工序；
(g)在所述第二区域的所述基材上形成比所述基材薄的、且只由与所述第一混合材的金属元素不同的金属元素构成的膜状第二混合材的工序；
(h)在所述第二混合材上形成第二保护膜的工序；
(i)在具有所述第一保护膜和所述第二保护膜的状态下，通过将所述第一混合材在所述第一区域的所述基材中扩散，同时将所述第二混合材在所述第二区域的所述基材中扩散，
在所述第一区域中，在所述氧化硅膜上，形成介电率比氧化硅高的、含有所述基材的铪和氧以及所述第一混合材的金属元素的第一混合膜，
在所述第二区域中，在所述氧化硅膜上，形成介电率比氧化硅高的、含有所述基材的铪和氧以及所述第二混合材的金属元素的第二混合膜的工序；
(j)在所述工序(i)之后将所述第一保护膜和所述第二保护膜除去的工序；
(k)在所述第一混合膜和所述第二混合膜上形成导电性膜的工序；
(l)形成由所述导电性膜构成的所述第一MIS晶体管的栅电极、由所述第一混合膜和所述氧化硅膜构成的所述第一MIS晶体管的栅绝缘膜，
且形成由所述导电性膜构成的所述第二MIS晶体管的栅电极、由所述第二混合膜和所述氧化硅膜构成的所述第二MIS晶体管的栅绝缘膜的工序。
16.如权利要求15所述的半导体器件的制造方法，其特征在于，
在所述工序(d)中形成由金属元素构成的所述第一混合材，所述金属元素是构成电负性比氧化铪大的金属氧化物的金属元素，
在所述工序(g)中形成由金属元素构成的所述第二混合材，所述金属元素是构成电负性比氧化铪小的金属氧化物的金属元素。
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