CN1702866A - 半导体器件 - Google Patents

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Abstract

半导体器件100包括：硅衬底102；N型金属氧化物半导体场效应晶体管(MOSFET)118，其包括在硅衬底102上形成的高浓度高介电常数膜108b和多晶硅膜114；和P型MOSFET 120，其包括在硅衬底102上形成的并与N型MOSFET 118并列的低浓度高介电常数膜108a和多晶硅膜114。低浓度高介电常数膜108a和高浓度高介电常数膜108b由含有从包括Hf和Zr的组中选择的一种或多种元素的材料组成。包含在低浓度高介电常数膜108a中的上述金属元素的浓度低于包含在高浓度高介电常数膜108b中的上述金属元素的浓度。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，其包括N型金属氧化物半导体场效应晶体管(MOSFET)和P型MOSFET，两者都含有高介电常数膜。
背景技术
近年来，关于利用具有高介电常数即所谓高K的薄膜作为半导体器件的组分材料的研究正在积极开展。典型的高K材料包括诸如Zr、Hf等元素的氧化物。这些材料用于MOSFET的栅绝缘膜，即使栅绝缘膜的物理厚度增加到一定量级，也能减少氧化硅电气换算厚度，因而能提供物理上和结构上稳定的栅绝缘膜。因此，与采用氧化硅的常规情况相比，增加金属氧化物半导体(MOS)电容以增强MOSFET的性能和降低栅漏电流两方面或其中任何一方面能得以实现。
日本专利公报No.2002-280,461披露一种包括采用这种高K材料的N-MOSFET和P-MOSFET的互补金属氧化物半导体(CMOS)器件。N-MOSFET和P-MOSFET包括由氧化硅之类低介电常数膜和高介电常数膜组成的栅绝缘膜，以及由多晶硅之类组成的栅极。栅极被设置成与栅绝缘膜的高介电常数膜接触。
但是据近来的研究，当栅绝缘膜由高K膜组成，栅极由多晶硅组成时，会发生所谓费米能级阻塞现象(C.Hobbs等人题为“Fermi Level Pinningat the Posy Si/Metal Oxide Interface”，2003 Symposium on VLSITechnology Digest of Technical Papers，4-89114-035-6103)。可以认为当硅与组成高介电常数膜的上述金属的化学键经过组成栅极的多晶硅扩散而产生能级时，在栅极中的栅绝缘膜侧面的界面附近发生费米能级阻塞。
当组成高介电常数膜的金属在栅极的多晶硅中扩散时，在与栅绝缘膜的界面附近的栅多晶硅中建立起耗尽层。费米能级阻塞是由于这种耗尽的影响而引起的，即使加上栅电压，充足的电场也不能加到栅绝缘膜，因此难以在沟道区引发足够量的载流子。结果产生的问题是阈值电压增加，阈值电压的波动性也增加。
这种费米能级阻塞很容易在包括含有P型杂质的多晶硅栅极的P型MOSFET中发生，特别是采用Hf和/或Zr的作高介电常数膜的情况下。
与此同时，具有相同成分和相同厚度的高介电常数膜被用作N型MOSFET和P型MOSFET的栅绝缘膜，它们分别构成常规CMOS器件的LSI的内部电路。为了通过提高高介电常数膜的介电常数以改善MOSFET的特性，最好使Hf或Zr之类的金属的浓度比较高。
另一方面，由于Hf或Zr之类的金属的扩散引起上述P型MOSFET中的费米能级阻塞，采用含有特定元素的Hf、Zr等等的高介电常数膜的P型MOSFET的阈值电压被提高，最终被提高到难以通过调节Si衬底中的浓度建立理想的阈值电压的程度。
发明内容
本发明针对上述问题发现，阈值电压的增加量取决于高介电常数膜的膜厚。除此之外，本发明还发现引起上述问题的原因不在于由减小高介电常数膜的厚度所致的MOS电容的增加，而在于这样的事实，即原本包含在高介电常数膜中的特定元素从高介电常数膜向栅极扩散的量依赖于高介电常数膜中的特定元素的浓度，因此得出本发明。
根据本发明，提供一种半导体器件，包括：半导体衬底；N型MOSFET，其包含：第一栅绝缘膜，其形成在半导体衬底上，并由含有从包括Hf和Zr的组中选择的一种或多种元素的第一高介电常数膜组成；和第一栅极，其设置在第一栅绝缘膜上与第一高介电常数膜接触，并由多晶硅膜组成；和P型MOSFET，其包含：第二栅绝缘膜，其与N型MOSFET并列的形成在半导体衬底上，并由含有从包括Hf和Zr的组中选择的一种或多种元素的第二高介电常数膜组成；和第二栅极，其设置在第二栅绝缘膜上与第二高介电常数膜接触，并由多晶硅膜组成，其中，第二高介电常数膜中的金属元素浓度低于第一高介电常数膜中的金属元素浓度。
根据本发明的一个方面，提供一种半导体器件，包括：半导体衬底；N型MOSFET，其包含：第一栅绝缘膜，其形成在半导体衬底上，并由含有从包括Hf和Zr的组中选择的一种或多种元素的第一高介电常数膜组成；和第一栅极，其设置在第一栅绝缘膜上与第一高介电常数膜接触，并由多晶硅膜组成；和P型MOSFET，其包含：第二栅绝缘膜，其与N型MOSFET并列的形成在半导体衬底上，并由含有从包括Hf和Zr的组中选择的一种或多种元素的第二高介电常数膜组成；和第二栅极，其设置在第二栅绝缘膜上与第二高介电常数膜接触，并由多晶硅膜组成，其中，至少第二高介电常数膜中的与多晶硅膜接触的接触界面处的金属元素的浓度低于第一高介电常数膜中的与多晶硅膜接触的接触界面处的金属元素的浓度。
C.Hobbs等人在“Fermi Level Pinning at the PolySi/Metal OxideInterface”，(2003 Symposium on VLSI Technology Digest of TechnicalPapers)一文中披露，当高K膜例如HfO2等等与多晶硅接触时，引起费米能级阻塞。这种费米能级阻塞显著地影响P型MOSFET的运行。特别是当P型MOSFET包括含有Hf例如HfO2和HfAlO的高介电常数膜时，对P型MOSFET的影响变得更大。但是，由于在本发明的P型MOSFET中的第二高介电常数膜与多晶硅膜的接触界面的金属元素浓度设置得比较低，所以尽管第二高介电常数膜与多晶硅接触，原本包含在第二高介电常数膜中的扩散进入多晶硅的金属量减少，因此能避免在多晶硅中产生耗尽层。这就淡化了费米能级阻塞对P型MOSFET的影响，从而阻止P型MOSFET的阈值电压的增加，其波动也能减小。
此外，高介电常数膜的介电常数能通过使N型MOSFET中的高介电常数膜具有较高的金属元素浓度而得以提高，因此改善N型MOSFET的特性。
虽然并不特别限制本发明的范围，但第一高介电常数膜和第二高介电常数膜一般可以有基本上相同的膜厚。因为如上所述根据本发明，在第二高介电常数膜与多晶硅膜的接触界面上的金属元素的浓度比较低，即使第一高介电常数膜和第二高介电常数膜的膜厚增加到足以提供不致引发问题的小的栅漏电流的水平，也能防止在P型MOSFET中产生费米能级阻塞，因此能稳定地减小P型MOSFET的阈值电压。
在根据本发明的半导体器件中，第一高介电常数膜和第二高介电常数膜可包含Hf和Si。在第一高介电常数膜和第二高介电常数膜中Hf对Hf和Si的总含量的含量比可等于或高于20原子％。更可取的是Hf对Hf和Si的总含量的含量比可等于或高于30原子％。在根据本发明的半导体器件中，第一高介电常数膜和第二高介电常数膜可分别地和单独地由HfSiO或HfAlO，或其氮化物组成。在这种情况下，在HfAlO中Hf对Hf和Al的总含量的百分比的低限可等于或高于20原子％。此外，半导体器件可有这样的结构，其中第一高介电常数膜和第二高介电常数膜不含Al。
在包含这些金属元素的情况下费米能级阻塞对P型MOSFET的影响可能是一个问题。相比而言，因为在本发明中所形成的P型MOSFET的第二高介电常数膜中的金属元素的浓度比较低，所以能淡化费米能级阻塞对P型MOSFET的工作的影响，如上所述。
根据本发明的上述方面的半导体器件还可具有这样的构造，其中，第二高介电常数膜中的金属元素平均浓度低于第一高介电常数膜中的金属元素平均浓度。
根据本发明的又一方面，提供一种半导体器件，包括：半导体衬底；N型MOSFET，其包含：第一栅绝缘膜，其形成在半导体衬底上，并由含有从包括Hf和Zr的组中选择的一种或多种元素的第一高介电常数膜组成；和第一栅极，其设置在第一栅绝缘膜上与第一高介电常数膜接触，并由多晶硅膜组成；和P型MOSFET，其包含：第二栅绝缘膜，其与N型MOSFET并列的形成在半导体衬底上，并由含有从包括Hf和Zr的组中选择的一种或多种元素的第二高介电常数膜组成；和第二栅极，其设置在第二栅绝缘膜上与第二高介电常数膜接触，并由多晶硅膜组成，其中，第二高介电常数膜中的金属元素平均浓度低于第一高介电常数膜中的金属元素平均浓度。
这里，“第二高介电常数膜中的金属元素浓度”指的是第二高介电常数膜中的金属元素的平均浓度，“第一高介电常数膜中的金属元素浓度”指的是第一高介电常数膜中的金属元素的平均浓度。第一高介电常数膜和第二高介电常数膜可形成为膜中分别具有相同和均匀的金属元素浓度或不同的浓度。例如，在第一高介电常数膜与多晶硅膜的接触界面上的浓度可设置为相同于第二高介电常数膜与多晶硅膜的接触界面上的浓度，在其他区域，第一高介电常数膜中的金属浓度可设置为高于第二高介电常数膜中的金属浓度。
因为在本发明中所形成的P型MOSFET的第二高介电常数膜中的金属元素浓度比N型MOSFET的第一高介电常数膜中的金属元素浓度低，虽然第二高介电常数膜与多晶硅膜接触，原本包含在第二高介电常数膜中的并扩散入多晶硅膜的金属扩散量也减少。因此，能避免在多晶硅中产生耗尽层。这样就能淡化费米能级阻塞对P型MOSFET的影响。所以P型MOSFET的阈值电压的增量能降低，其波动性也能减少。
根据本发明的上述方面的半导体器件还可具有这样的构造，其中，至少在第二高介电常数膜中与多晶硅膜接触界面上的金属元素浓度低于第二高介电常数膜的其他区域中的金属元素浓度。有这样的结构，能减少金属元素扩散入多晶硅膜而淡化P型MOSFET中的费米能级阻塞的影响，同时享有高介电常数膜所享有的有利效果。
根据本发明的上述方面的半导体器件，还可具有这样的构造，其中，N型MOSFET的第一栅绝缘膜进一步包括提供在半导体衬底与第一高介电常数膜之间的氧化硅膜，P型MOSFET的第二栅绝缘膜进一步包括提供在半导体衬底与第二高介电常数膜之间的氧化硅膜。氧化硅膜可以包含氮。
包含在第一高介电常数膜和第二高介电常数膜中的金属向半导体衬底的扩散、迁移等等，可通过在半导体衬底与第一高介电常数膜之间以及半导体衬底与第二高介电常数膜之间分别提供氧化硅膜，而加以防止。
根据本发明的上述方面的半导体器件，还可具有这样的构造，其中，在N型MOSFET的第一栅极中，多晶硅膜包含N型杂质，在P型MOSFET的第二栅极中，多晶硅膜包含P型杂质。
当含有P型杂质的多晶硅膜与高介电常数膜接触时，会显著引起上述费米能级阻塞。相比而言，由于在P型MOSFET中的第二高介电常数膜中的金属元素浓度比较低，所以即使第二高介电常数膜与多晶硅膜接触，原本包含在第二高介电常数膜中的并且向多晶硅膜扩散的金属量也会减少，因而能避免在多晶硅膜中产生耗尽层。
根据本发明的上述方面的半导体器件还可具有这样的构造，其中，N型MOSFET和P型MOSFET组成LSI的内部电路。
根据本发明的又一方面，提供一种包含N型MOSFET和P型MOSFET的半导体器件的制造方法，包括：在半导体衬底的整个表面形成高介电常数膜，高介电常数膜含有从包括Hf和Zr的组中选择的一种或多种元素，所述半导体衬底提供有并列的P阱和N阱；以保护膜覆盖所述N阱上的所述高介电常数膜；通过所述保护膜的掩模将所述金属元素离子掺入所述P阱上的所述高介电常数膜，使所述P阱上所述高介电常数膜中的所述金属元素的浓度提高到高于所述N阱上的所述高介电常数膜中的所述根据本发明上述方面的制造半导体器件的方法的浓度；在所述高介电常数膜上形成多晶硅膜；和有选择地除去所述高介电常数膜和所述多晶硅膜，使多层膜形成栅极的形状。
根据本发明的又一方面，提供一种包含N型MOSFET和P型MOSFET的半导体器件的制造方法，包括：在半导体衬底的整个表面形成高介电常数膜，高介电常数膜含有从包括Hf和Zr的组中选择的一种或多种元素，所述半导体衬底提供有并列的P阱和N阱；用保护膜覆盖所述P阱上的所述高介电常数膜；通过所述保护膜的掩模将除Hf和Zr以外的元素离子掺入所述N阱上的所述高介电常数膜，以提高所述N阱上所述高介电常数膜中的所述金属元素的浓度，使其达到低于所述P阱上所述高介电常数膜中的所述金属元素的浓度；在所述高介电常数膜上形成多晶硅膜；和有选择地除去所述高介电常数膜和所述多晶硅膜，使多层膜形成栅极的形状。这里，“除Hf和Zr以外的元素”最好是只这样一种元素，其与金属元素化学键合后能够防止使金属元素扩散入多晶硅膜。例如，优选采用的有Si、Ge或诸如此类。
根据本发明上述方面的制造半导体器件的方法还可具有这样的构造，其中，方法进一步包括：在形成低浓度高介电常数膜之前，在半导体衬底的整个表面上形成氧化硅膜。
根据本发明的又一方面，提供一种包含N型MOSFET和P型MOSFET的半导体器件的制造方法，包括：在半导体衬底的整个表面形成低浓度高介电常数膜，其含有从包括Hf和Zr的组中选择的一种或多种元素，所述半导体衬底提供有并列的P阱和N阱，所述低浓度高介电常数膜以低浓度含有所述金属元素；以保护膜覆盖所述N阱上的所述低浓度高介电常数膜；通过所述保护膜的掩模有选择地除去P阱上的所述低浓度高介电常数膜；在所述P阱上形成高浓度高介电常数膜，所述高浓度高介电常数膜含有从包括Hf和Zr的组中选择的一种或多种元素，并且所包含的所述金属元素的浓度高于所述低浓度高介电常数膜中的所述金属元素的浓度；在所述低浓度中高介电常数膜和高浓度高介电常数膜上形成多晶硅膜；和有选择地除去所述低浓度高介电常数膜、所述高浓度高介电常数膜和所述多晶硅膜，使多层膜形成栅极的形状。
根据本发明上述方面的制造半导体器件的方法还可具有这样的构造，其中，方法进一步包括：在形成高浓度高介电常数膜之前，在半导体衬底的整个表面上形成氧化硅膜。
根据本发明的又一方面，提供一种包含N型MOSFET和P型MOSFET的半导体器件的制造方法，包括：在半导体衬底的整个表面形成高浓度高介电常数膜，其含有从包括Hf和Zr的组中选择的一种或多种元素，所述半导体衬底提供有并列的P阱和N阱，所述高浓度高介电常数膜以高浓度含有所述金属元素；以保护膜覆盖所述P阱上的所述高浓度高介电常数膜；通过所述保护膜的掩模有选择地除去N阱上的所述高浓度高介电常数膜；在所述N阱上形成低浓度高介电常数膜，所述低浓度高介电常数膜含有从包括Hf和Zr的组中选择的一种或多种元素，并且所包含的所述金属元素的浓度低于所述低浓度高介电常数膜中的所述金属元素的浓度；在所述低浓度中高介电常数膜和高浓度高介电常数膜上形成多晶硅膜；和有选择地除去所述低浓度高介电常数膜、所述高浓度高介电常数膜和所述多晶硅膜，使多层膜形成栅极的形状。
根据本发明上述方面的制造半导体器件的方法还可具有这样的构造，其中，方法进一步包括：在形成高浓度高介电常数膜之前，在半导体衬底的整个表面上形成氧化硅膜。
根据本发明，在包含N型MOSFET和P型MOSFET且两者都含有高介电常数膜的半导体器件中，能降低阈值电压，改善MOSFET特性。
附图说明
本发明的上述的其他目的、优点和特点从下面结合附图所作的描述中将显得更清楚，其中：
图1是本发明的实施例中的半导体器件示范性结构的剖视图；
图2A至2D是具有图1所示结构的半导体器件示范性制造过程的剖视图；
图3E至3G是具有图1所示结构的半导体器件示范性制造过程的剖视图；
图4A至4D是具有图1所示结构的半导体器件示范性制造过程的剖视图；
图5是P型MOSFET中低浓度高介电常数膜的半导体器件示范性结构的详细剖视图；和
图6A至6C是具有图1所示结构的半导体器件的另一示范性制造过程的剖视图。
具体实施方式
下面将参考说明性的实施例描述本发明。熟悉技术的人员将明白使用本发明的内容能完成许多不同的实施例，但本发明不限于为了解释的目的而列举的实施例。
下面将参考附图详细地描述根据本发明的优选实施例。在所有的图中，相同的号码指示图中相同的元件，将不对它们作详细说明。
第一实施例
图1是这个实施例中的半导体器件的剖视图。
在这个实施例中，半导体器件100是包括N型MOSFET 118和P型MOSFET 120的互补金属氧化物半导体(CMOS)器件。这个CMOS器件构成LSI的内部电路。
半导体器件100包括：硅衬底102，其具有提供在那里的P型导电的P阱102a和N型导电的N阱102b；以及器件隔离区104，其将P阱102a从N阱102b隔离。N型MOSFET 118和P型MOSFET 120分别形成在P阱102a和N阱102b上。
一对杂质扩散区121提供在P阱102a中，在它们之间形成沟道区。在沟道区上提供有栅，其包括：具有氧化硅膜106的栅绝缘膜和按此顺序形成在其上的高浓度高介电常数膜108b；提供在栅绝缘膜上并由多晶硅膜114和侧壁绝缘膜115组成的栅极。这里，多晶硅膜114被布置成与高浓度高介电常数膜108b接触。N型MOSFET 118的多晶硅膜114用N型杂质掺杂。N型MOSFET 118由这些组分构成。
类似地，一对杂质扩散区122提供在N阱102b中，在它们之间形成沟道区。在沟道区上提供有栅，其包括：具有氧化硅膜106的栅绝缘膜和按此顺序形成在其上的低浓度高介电常数膜108a；提供在栅绝缘膜上并由多晶硅膜114和侧壁绝缘膜116组成的栅极。这里，多晶硅膜114被布置成与低浓度高介电常数膜108a接触。P型MOSFET 120的多晶硅膜114用P型杂质掺杂。P型MOSFET 120由这些组分构成。
高浓度高介电常数膜108b和低浓度高介电常数膜108a是具有比氧化硅更高的相对介电常数的膜，所谓高K膜可用作这些膜。高浓度高介电常数膜108b和低浓度高介电常数膜108a可由具有等于或高于10的相对介电常数的材料组成。更具体地说，高浓度高介电常数膜108b和低浓度高介电常数膜108a可分别由含有从包括Hf和Zr的组中选择的一种或多种元素的材料组成，并且可适用的膜一般可以是包含上述元素中的任何一种的氧化物膜、硅酸盐膜或诸如此类。这些材料的使用增加高浓度高介电常数膜108b和低浓度高介电常数膜108a的相对介电常数，同时也使热电阻得以改善。这一特点有助于MOSFET的小型化和可靠性的提高。
高浓度高介电常数膜108b和低浓度高介电常数膜108a可由相同的材料组成，或者由不同的材料组成。
第一高介电常数膜111和第二高介电常数膜112可由包含Hf和Si的材料组成。在这种情况下，Hf对Hf和Si总含量的含量比可等于或高于20原子％。此外，第一高介电常数膜111和第二高介电常数膜112可以分别地和单独地由HfSiO或HfAlO、或者它们的氮化物组成。在这种情况下，HfAlO中Hf对Hf和Al的总含量的百分比的下限等于或高于20原子％。再有，半导体器件可具有其中第一高介电常数膜和第二高介电常数膜不含Al的结构。
如上所述，当多晶硅膜形成为与多晶硅膜接触时，高介电常数膜中的金属元素例如Hf或Zr扩散至多晶硅膜，这在多晶硅膜与高介电常数膜的接触界面上依次产生耗尽层。这造成费米能级阻塞，因而显著地产生P型MOSFET的阈值电压增加的问题。在这个实施例中，P型MOSFET 120的低浓度高介电常数膜108a中的金属元素例如Hf和Zr(此后仅称作“扩散元素”)的平均浓度低于N型MOSFET 118的高浓度高介电常数膜108b中的扩散元素的平均浓度。
N型MOSFET 118的高浓度高介电常数膜108b中的金属元素的平均浓度可以是例如40原子％。这能提高N型MOSFET 118的介电常数，因此改善MOSFET的特性。在P型MOSFET 120的低浓度高介电常数膜108a中的平均浓度可以例如20原子％。这能减小费米能级阻塞的影响。
当将包含上述扩散元素的材料用作组成高浓度高介电常数膜108b和低浓度高介电常数膜108a的材料时，由于P型MOSFET 120上费米能级阻塞的影响可能出现增加阈值电压的问题。但是，因为在P型MOSFET 120的低浓度高介电常数膜108a中的扩散元素的浓度根据本实施例中半导体器件100的结构是比较低的，所以这能减小费米能级阻塞的影响。另一方面，因为在N型MOSFET 118的高浓度高介电常数膜108b中的扩散元素的浓度比较高，所以能够增加高浓度高介电常数膜108b的介电常数，因而能得到改善的MOSFET特性。
图2A至2D和图3E至3G是具有图1所示结构的半导体器件100的示范性制造过程的剖视图。
首先，通过已知技术在硅衬底102中按照浅沟隔离(STI)形成器件隔离区104，然后，分别离子掺杂P型杂质形成P阱102a，离子掺杂N型杂质形成N阱102b(图2A)。器件隔离区104可通过其他已知方法例如局部氧化(LOCOS)方法或诸如此类方法形成。
接着，通过已知技术分别在P阱102a和N阱102b中形成沟道区。这里，N型杂质和P型杂质能分别离子掺杂至P阱102a和N阱102b的沟道区的较下部，形成穿通中止区。通过形成这种穿通中止区能禁止那里的沟道短路效应。
而后，在硅衬底102的表面上形成氧化硅膜106(具有膜厚例如1nm至2nm)(图2B)。氧化硅膜106能采用例如在硅衬底102的表面上进行热氧化的方法形成。热氧化的条件可以是例如900℃的处理温度下持续40到50秒量级的时间。
接着，在氧化硅膜106上形成低浓度高介电常数膜108a(例如，具有1.5至2.5nm的膜厚和约20原子％的扩散元素浓度)(图2C)。低浓度高介电常数膜108a可通过化学气相淀积(CVD)、原子层淀积(ALD)或诸如此类进行淀积。在本实施例中采用铪硅酸盐淀积108a。它的淀积使用有机铪源气体、氧化气体和含硅气体。形成的低浓度高介电常数膜108a的扩散元素浓度能通过适当地控制包含在淀积气体中各种成分的流速而调整到理想的数值。例如，这里，氧可用作氧化气体，单硅烷(SiH4)可用作含硅气体。
然后，在N阱102b上形成光致抗蚀剂110。光致抗蚀剂110采用在低浓度高介电常数膜108a的表面上加抗蚀剂的方法形成，而后经过掩模对它进行曝光和显影而图形化(未示)。Hf离子掺杂至低浓度高介电常数膜108a的被曝光部分(在P阱中)(图2D)。Hf的掺杂处理能在例如0.1keV和4×1014cm-2至6×1014cm-2条件下进行。
这样就将P阱102a上的低浓度高介电常数膜108a转换为具有较高的扩散元素浓度(扩散元素浓度不小于约40原子％)的高浓度高介电常数膜108b。接着，在例如利用臭氧的干燥氛围下除去光致抗蚀剂110，以避免同时发生不希望的高浓度高介电常数膜108b和低浓度高介电常数膜108a的剥脱(图3E)。
此后，采用例如含氮气体如氨、氮等进行退火。当例如利用氨时，氮退火的处理条件可以是例如900至1000℃的处理温度和40秒的持续时间或诸如此类。通过进行退火处理能防止不希望的铪硅酸盐的结晶。
而后，在高浓度高介电常数膜108b和低浓度高介电常数膜108a上形成多晶硅膜114(图3F)。接着，将N型杂质离子掺杂至淀积在P阱102a上的多晶硅膜114，将P型杂质离子掺杂至淀积在N阱102b上的多晶硅膜114。
接着，对氧化硅膜106、高浓度高介电常数膜108b、低浓度高介电常数膜108a和多晶硅膜114有选择地进行干刻蚀，以形成栅极的形状(图3G)。
然后，在P阱102a上形成侧壁绝缘膜115，以覆盖氧化硅膜106、高浓度高介电常数膜108b和多晶硅膜114的各个侧壁。类似地，在N阱102b上形成侧壁绝缘膜116，以覆盖氧化硅膜106、低浓度高介电常数膜108a和多晶硅膜114的各个侧壁。侧壁绝缘膜115和侧壁绝缘膜116能通过使用例如碳氟化合物气体或诸如此类的各向异性的刻蚀处理而形成。
接着，在P阱102a和N阱102b的表面上分别形成源/漏扩展区，它们是沟道区和杂质扩散区之间的电气连接部分，后面将要描述。
下面，关于P阱102a的表面，用N型杂质例如P、As或诸如此类经过栅极和侧壁绝缘膜115的掩模掺杂至P阱102a的外层，形成杂质扩散区121。类似地，关于N阱102b的表面，用P型杂质例如B、Al或诸如此类经过栅极和侧壁绝缘膜116的掩模掺杂至N阱102b的外层，形成杂质扩散区122。源区和漏区按照这一过程形成。此后，通过在非氧化氛围中的热处理对掺入的杂质进行激活。通过上述处理，形成如图1所示CMOS器件的半导体器件100。
在这个实施例中，对于易受费米能级阻塞损伤的P型MOSFET 120，通过将低浓度高介电常数膜108a与另一种具有较低扩散元素浓度的低浓度高介电常数膜组合，能减少从低浓度高介电常数膜108a向多晶硅膜114扩散的金属(这个实施例中是Hf)的数量，因此减少多晶硅膜114中耗尽层的产生。这能减小P型MOSFET中的阈值电压。
另一方面，如果N型MOSFET 118中高浓度高介电常数膜108b的扩散元素浓度象低浓度高介电常数膜108a那样减小，则高浓度高介电常数膜108b的相对介电常数也减小，因此不能保持较好的MOSFET特性。但是，在这个实施例中，N型MOSFET 118的高浓度高介电常数膜108b的扩散元素浓度所受控制与低浓度高介电常数膜108a无关，其提供高于低浓度高介电常数膜108a的浓度，因此N型MOSFET 118的高浓度高介电常数膜108b能保持提供较好的MOSFET特性。因为如上所述根据本发明的低浓度高介电常数膜108a的浓度是较低的，所以即使高浓度高介电常数膜108b和低浓度高介电常数膜108a的膜厚增加至使栅漏电流足够小而不致引起问题的程度，也能防止费米能级阻塞的产生，因此稳定地减小P型MOSFET 120的阈值电压。
第二实施例
在这个实施例中，半导体器件100具有与第一实施例中图1所示的结构相同的结构。图4A至4D是根据本发明实施例的示范性制造过程的剖视图。
首先，进行类似于参考图2A至图2B的第一实施例中描述的处理，在102上形成氧化硅膜106(图4A至图4B)。
接着，在氧化硅膜106上形成具有较高扩散元素浓度(例如，具有约1.5至2.5nm的膜厚和约40原子％的扩散元素浓度)的高浓度高介电常数膜108b(图4C)。这一方面的生产过程与第一实施例中在氧化硅膜106上形成低浓度高介电常数膜108a的生产过程不同。高浓度高介电常数膜108b可通过化学气相淀积(CVD)、原子层淀积(ALD)或诸如此类进行淀积，类似于第一实施例中的低浓度高介电常数膜108a形成的情况。在本实施例中，铪硅酸盐用于淀积高浓度高介电常数膜108b。
接着，在P阱102a上形成光致抗蚀剂110。光致抗蚀剂110采用在高浓度高介电常数膜108b的表面上加抗蚀剂的方法形成，然后经过掩模对它进行曝光和显影而图形化(未示)。Si离子掺杂至高浓度高介电常数膜108b的被曝光部分(N阱102b中)。Si的掺杂处理能在例如0.1keV和5×1014cm-2至7×1014cm-2的条件下进行。
这样就将102b上的高浓度高介电常数膜108b转换为具有较低扩散元素浓度(不高于约20原子％的扩散元素浓度)的低浓度高介电常数膜108a。其后，类似于第一实施例，在利用例如臭氧的干燥氛围中使光致抗蚀剂110剥脱，以避免同时发生所不希望的高浓度高介电常数膜108b和低浓度高介电常数膜108a的剥落(图3E)。
Si离子的离子掺杂可通过选择不同的加速电压多次进行，以提供不同的掺杂深度。例如，如果想要的掺杂深度比较浅，就应当采用大剂量，这样，在低浓度高介电常数膜108a中的与多晶硅膜114接触界面上的扩散元素浓度能低于其他区域。图5是具有低浓度高介电常数膜108a的示范性实施例的剖视图，它被适当地形成以致使与氧化硅膜106接触的接触界面上扩散元素浓度不同于与多晶硅膜114接触的接触界面上的浓度。这里，低浓度高介电常数膜108a由第一低浓度高介电常数膜区107a、第二低浓度高介电常数膜区107b和第三低浓度高介电常数膜区107c组成。另外，关于各个区域中的扩散元素浓度，第一低浓度高介电常数膜区107a有最低的扩散元素浓度，在第二低浓度高介电常数膜区107b中浓度增加，第三低浓度高介电常数膜区107c中的浓度则进一步增加。有了这样的结构，扩散元素对多晶硅膜114的扩散能减少，以致减少P型MOSFET 120的费米能级阻塞的影响，同时享有采用高介电常数膜所呈现的有利效果。
此后，进行与参考图3E至3G第一实施例中所述的类似处理，获得图1所示的半导体器件100。在这个实施例也能得到类似于第一实施例中得到的有利效果。
第三实施例
在这个实施例中，半导体器件100具有类似于第一实施例中图1所示的结构。图6A至6C是根据本实施例的半导体器件100的示范性制造过程的剖视图。
首先，进行与参考图2A至图2C的第一实施例中所述的类似处理，在硅衬底102上形成氧化硅膜106和低浓度高介电常数膜108a。
然后，在N阱102b上形成光致抗蚀剂110(图6A)。光致抗蚀剂110采用在低浓度高介电常数膜108a的表面上加抗蚀剂的方法形成，然后经过掩模对它进行曝光和显影而图形化(未示)。再采用例如稀释的氟化酸(DHF)进行湿刻蚀。这一过程形成对P阱102a上的低浓度高介电常数膜108a的选择性除去(图6B)。
此后，在P阱102a上的氧化硅膜106上形成具有高于低浓度高介电常数膜108a中的扩散元素浓度的高浓度高介电常数膜108b(图6C)。接着，在例如臭氧的干燥氛围中使光致抗蚀剂110剥脱，以避免同时发生不希望的低浓度高介电常数膜108a和高浓度高介电常数膜108b的剥脱。这样就构成一种类似于第一实施例中图3E所示的结构。然后，进行与参考图3E至3G的第一实施例中所述的类似处理，以得到图1所示的半导体器件100。在这个实施例中，也能得到类似于第一实施例中得到的有利效果。
此外，通过适当地选择淀积气体中扩散元素气体的不同浓度可在这里形成包括多个子层的低浓度高介电常数膜108a。这样能提供一种如图5所示的类似结构，因此呈现出类似的有利效果。
虽然上述实施例说明的是这样的结构，其中，低浓度高介电常数膜108a首先形成，然后部分地除去，再后在其上形成高浓度高介电常数膜108b，但也可采用另一种结构，它类似于第二实施例所述在氧化硅膜106上首先形成高浓度高介电常数膜108b。此后在这另一种结构中，可除去N阱102b上的高浓度高介电常数膜108b，并可在除去的区域上进一步形成低浓度高介电常数膜108a。这另一种方法也可提供类似于图1所示的半导体器件100。
尽管上面已参考附图描述了本发明的优选实施例，应当明白，上述披露是为了对本发明进行说明的目的，也能采用不同于上述结构的各种结构。
例如，上述实施例描述了利用铪硅酸盐作为高介电常数膜的结构，除此之外，Hf、Zr等的氧化膜，Hf或Zr等的硅化膜，Hf、Zr等的氮氧化膜同样能利用。
再有，本发明也应用于这样的N型MOSFET和P型MOSFET，其栅绝缘膜所包含的元素在与多晶硅膜接触时，可以扩散至多晶硅膜并可能引起费米能级阻塞，而不限于使用Hf和Zr。
在上述实施例中，高介电常数膜例如低浓度高介电常数膜108a和高浓度高介电常数膜108b中的扩散元素的浓度能采用例如二次离子质量分析仪(SIMS)进行测量。
很明显，本发明不限上述实施例，在不脱离本发明的范围和精神的情况下，能够做出修改和变化。

Claims (8)

1.一种半导体器件，其特征在于包括：
半导体衬底；
N型金属氧化物半导体场效应晶体管，其包含：
第一栅绝缘膜，其形成在所述半导体衬底上，并由含有从包括Hf和Zr的组中选择的一种或多种元素的第一高介电常数膜组成；和
第一栅极，其设置在所述第一栅绝缘膜上与所述第一高介电常数膜接触，并由多晶硅膜组成；和
P型金属氧化物半导体场效应晶体管，其包含：
第二栅绝缘膜，其与所述N型金属氧化物半导体场效应晶体管并列的形成在所述半导体衬底上，并由含有从包括Hf和Zr的组中选择的一种或多种元素的第二高介电常数膜组成；和
第二栅极，其设置在所述第二栅绝缘膜上与所述第二高介电常数膜接触，并由多晶硅膜组成，
其中所述第二高介电常数膜中的所述金属元素的浓度低于所述第一高介电常数膜中的所述金属元素的浓度。
2.根据权利要求1所述的半导体器件，其特征在于：在所述第二高介电常数膜中，至少在与所述多晶硅膜接触的接触界面处的所述金属元素的浓度，低于所述第一高介电常数膜中的与所述多晶硅膜接触的接触界面处的所述金属元素的浓度。
3.根据权利要求2所述的半导体器件，其特征在于：在所述第二高介电常数膜中的所述金属元素的平均浓度，低于在所述第一高介电常数膜中的所述金属元素的平均浓度。
4.根据权利要求2所述的半导体器件，其特征在于：所述N型金属氧化物半导体场效应晶体管的所述第一栅绝缘膜进一步包括提供在所述半导体衬底与所述第一高介电常数膜之间的氧化硅膜，所述P型金属氧化物半导体场效应晶体管的所述第二栅绝缘膜进一步包括提供在所述半导体衬底与所述第二高介电常数膜之间的氧化硅膜。
5.根据权利要求2所述的半导体器件，其特征在于：在所述N型金属氧化物半导体场效应晶体管的所述第一栅极，所述多晶硅膜中包含N型杂质，在所述P型金属氧化物半导体场效应晶体管的所述第二栅极，所述多晶硅膜中包含P型杂质。
6.根据权利要求1所述的半导体器件，其特征在于：在所述第二高介电常数膜中的所述金属元素的平均浓度，低于在所述第一高介电常数膜中的所述金属元素的平均浓度。
7.根据权利要求6所述的半导体器件，其特征在于：所述N型金属氧化物半导体场效应晶体管的所述第一栅绝缘膜进一步包括提供在所述半导体衬底与所述第一高介电常数膜之间的氧化硅膜，所述P型金属氧化物半导体场效应晶体管的所述第二栅绝缘膜进一步包括提供在所述半导体衬底与所述第二高介电常数膜之间的氧化硅膜。
8.根据权利要求6所述的半导体器件，其特征在于：在所述N型金属氧化物半导体场效应晶体管的所述第一栅极，所述多晶硅膜中包含N型杂质，在所述P型的所述第二栅极，所述多晶硅膜中包含P型杂质。
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