JP2005217272A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 第1の領域と、前記第1の領域の上に設けられた第2の領域と、前記第2の領域の上に設けられた第3の領域と、を有し、窒素の濃度は第3の領域でもっとも高く、酸素の濃度は第1の領域で最も高く、シリコンの濃度は第2の領域で最も低く、第1の金属元素の濃度は第2の領域で最も高いゲート絶縁膜を有する半導体装置を提供する。
【選択図】 図1
Description
D. Ishikawa et al., IEDM Tech. Dig., p.869, 2002 C. Hobbs, et al., Digests of technical papers 2003 symposium on VLSI Technology, p.9
第1導電型のチャネル領域と、第2導電型のソース領域と、第2導電型のドレイン領域と、が設けられた半導体層と、
前記チャネル領域の上に設けられ、窒素と酸素とシリコンと第1の金属元素とを含有する第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の上に設けられた第1のゲート電極と、
を備え、
前記第1のゲート絶縁膜に含有される前記窒素の濃度は、前記第1のゲート絶縁膜の厚み方向にみたときに、前記半導体層の側で相対的に低く、前記ゲート電極の側で相対的に高く、
前記第1のゲート絶縁膜に含有される前記酸素の濃度は、前記第1のゲート絶縁膜の厚み方向にみたときに、前記半導体層の側で相対的に高く、前記ゲート電極の側で相対的に低く、
前記第1のゲート絶縁膜に含有される前記シリコンの濃度は、前記第1のゲート絶縁膜の厚み方向にみたときに、前記半導体層及び前記ゲート電極の側で相対的に高く、前記半導体層と前記ゲート電極との間において相対的に低く、
前記第1のゲート絶縁膜に含有される前記第1の金属元素の濃度は、前記第1のゲート絶縁膜の厚み方向にみたときに、前記半導体層及び前記ゲート電極の側で相対的に低く、前記半導体層と前記ゲート電極との間において相対的に高いことを特徴とする半導体装置が提供される。
第1導電型のチャネル領域と、第2導電型のソース領域と、第2導電型のドレイン領域と、が設けられた半導体層と、
前記チャネル領域の上に設けられ、窒素と酸素とシリコンと第1の金属元素とを含有する第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の上に設けられた第1のゲート電極と、
を備え、
前記第1のゲート絶縁膜は、
前記チャネル領域の上に設けられた第1の領域と、
前記第1の領域の上に設けられた第2の領域と、
前記第2の領域の上に設けられた第3の領域と、
を有し、
前記第2の領域における前記窒素の濃度は、前記第1の領域における前記窒素の濃度よりも高く、前記第3の領域における前記窒素の濃度は前記第2の領域における前記窒素の濃度よりも高く、
前記第1の領域における前記酸素の濃度は、前記第2の領域における前記酸素の濃度よりも高く、前記第2の領域における前記酸素の濃度は前記第3の領域における前記酸素の濃度よりも高く、
前記第1の領域及び前記第3の領域における前記シリコンの濃度は、前記第2の領域における前記シリコンの濃度よりも高く、
前記第2の領域における前記第1の金属元素の濃度は、前記第1の領域及び前記第3の領域における前記金属元素の濃度よりも高いことを特徴とする半導体装置が提供される。
また、前記第1の領域における前記酸素の濃度は、60原子パーセント以上であるものとすることができる。
また、前記第3の領域の厚みは、0.4ナノメータ以下であるものとすることができる。
半導体の上にゲート絶縁膜を介してゲート電極が設けられた半導体装置の製造方法であって、
前記ゲート絶縁膜の製造工程は、
半導体の表面を酸化して酸化層を形成する工程と、
前記酸化層の上に第1の金属元素と、前記半導体を構成する元素と、酸素と、を含有する第1の薄膜を形成する工程と、
前記第1の薄膜を酸素を含有する雰囲気にさらして酸化する工程と、
前記第1の薄膜を窒素を含有する雰囲気にさらして窒化する工程と、
前記第1の薄膜の上に前記半導体を構成する元素と、窒素と、を含む第2の薄膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
図1は、本発明の実施の形態にかかる半導体装置の一部を例示した模式図である。
すなわち、同図には、シリコン(Si)、窒素(N)、酸素(O)及びハフニウム(Hf)の組成分布が表されている。なお、図2は、それぞれの元素の深さ方向の濃度の分布の傾向を表したものであり、元素間の組成比は必ずしも現実のものと同一ではない。また、それぞれの元素についての濃度の分布も必ずしも定量的ではない。
まず、窒素(N)の濃度は、(第3の領域2C)>(第2の領域2B)>(第1の領域2A)の順に低い。後に実施例を参照しつつ詳述するように、第3の領域2Cにおける窒素(N)の濃度は60原子パーセント程度とすることができる。一方、第1の領域2Aにおける窒素の濃度は、概ね20原子パーセント以下とすることが望ましい。第2の領域2Bにおける窒素の濃度は、これらの中間的であり、概ね40原子パーセント程度とすることが望ましい。
例えば、シリコンの濃度は、第1の領域2Aにおいて30原子パーセント程度、第2の領域2Bにおいて15原子パーセント程度、第3の領域2Cにおいて40原子パーセント程度とすることができる。
以上説明した濃度分布を考慮すると、第1乃至第3の領域2A〜2Cは、それぞれ以下の組成を主成分とするということができる。
第3の領域2C : SiN
第2の領域2B : HfSiON
第1の領域2A : SiO
ただし、図2からも分かるように、これら各領域は、互いに隣接する領域(あるいはシリコン層1やゲート電極3)に含まれる元素もある程度含有する場合がある。
い。
図3は、本発明の実施の形態にかかる半導体装置により構成したCMISFETの要部断面構造を例示する模式図である。すなわち、同図に表した相補型のCMISFETは、n型MISFET(Metal-Insulator-Semiconductor Field Effect Transistor)20とp型MISFET30とを備える。
図4は、本発明の実施の形態にかかる半導体装置の製造方法の一部を表したフローチャートである。以下、図1に表した半導体装置を参照しつつ説明する。
(1)Si2Cl6=15sccm、N2=0.6slm、10秒間
(2)N2=0.6slm、1分間
(3)NH3=0.45slm、N2=150sccm、20秒間
(4)N2=0.6slm、1分間
以上の工程を5〜15サイクル繰り返すことにより、0.4ナノメータ程度の窒化シリコン膜を堆積できる。サイクル数が少ないと、窒化シリコン膜が薄く、いわゆる「フェルミレベル・ピニング(Fermi-level-pinning)効果」やボロン抜けなどの問題が生ずる場合がある。また、サイクル数が多すぎると窒化シリコンが厚くなり、BT特性が劣化する場合がある。
本試作例においては、ウエル領域の形成とパンチスルー・ストッパ(punch-through stopper)のためのイオン注入の工程の後に、カウンター・イオン注入(counter implantation)を実施して、p型FETにおけるしきい値電圧Vthを低下させた。図4のステップS104に関して前述した酸化処理の後に、ステップS106に関して前述したように、MOCVD法によりHfSiOを堆積した。しかる後に、ステップS108及びS110に関して前述したように、O3による酸化処理と、NH3による窒化処理を同一のチャンバ内で実施した。窒化処理(ステップS110)においては、第1の領域2Aに導入される窒素の量の影響を調べるために、NH3窒化処理を600℃と700℃でそれぞれ実施した。
図5は、このようにして形成されたゲート断面構造を表すTEM(transmission electron microscopy:透過型電子顕微鏡)写真である。シリコン層(Si substrate)1と、第1の領域(Interfacail oxide)2Aと、第2の領域(HfSiON)2Bと、第3の領域(Capped-SiN)2Cと、ゲート電極(Poly-crystalline Si)3が、それぞれ観察される。
また、本発明者は、比較例として、第3の領域2Cを設けないMISFETも形成した。
また、図7は、p型MISFETにおけるゲートキャパシタのC−V特性を表すグラフ図である。
また、図8は、それぞれのサンプルにおけるフラットバンド電圧Vfbの変化を表すグラフ図である。
なお、これらの図においては、第3の領域2Cと第2の領域2Bとを有するサンプル(SiN/HfSiON)と、比較例(HfSiON)のゲートスタックの構造のデータをそれぞれ表した。
また、図11は、n型MISFETにおけるPBT(positive bias temperature)ストレス試験での寿命を表すグラフ図である。なお、これらの試験における温度は125℃とした。
これらの結果から、NBT加速試験とPBT加速試験とでは、素子の劣化のメカニズムが異なるものと考えられる。
また、図13は、n型MISFETについて104秒間のPBT加速試験を実施した後におけるチャージ・ポンピング電流Icpの増加を表すグラフ図である。
また、図16は、p型MISFETにおける1.1ボルトでのIon−Ioff特性を表すグラフ図である。
また、図18は、反転領域における実効電界に対する正孔の移動度の依存性を表すグラフ図である。
2 ゲート絶縁膜
3 ゲート電極
4 ソース・ドレイン領域
11 半導体基板
17 素子分離領域
19 p型ウェル
20 n型MISFET
21 ドレイン領域
23 ゲート絶縁膜
25 ゲート電極
26 電極
27 ゲート側壁絶縁膜
29 n型ウェル
30 p型MISFET
31 ドレイン領域
33 ゲート絶縁膜
35 ゲート電極
36 電極
Claims (7)
- 第1導電型のチャネル領域と、第2導電型のソース領域と、第2導電型のドレイン領域と、が設けられた半導体層と、
前記チャネル領域の上に設けられ、窒素と酸素とシリコンと第1の金属元素とを含有する第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の上に設けられた第1のゲート電極と、
を備え、
前記第1のゲート絶縁膜に含有される前記窒素の濃度は、前記第1のゲート絶縁膜の厚み方向にみたときに、前記半導体層の側で相対的に低く、前記ゲート電極の側で相対的に高く、
前記第1のゲート絶縁膜に含有される前記酸素の濃度は、前記第1のゲート絶縁膜の厚み方向にみたときに、前記半導体層の側で相対的に高く、前記ゲート電極の側で相対的に低く、
前記第1のゲート絶縁膜に含有される前記シリコンの濃度は、前記第1のゲート絶縁膜の厚み方向にみたときに、前記半導体層及び前記ゲート電極の側で相対的に高く、前記半導体層と前記ゲート電極との間において相対的に低く、
前記第1のゲート絶縁膜に含有される前記第1の金属元素の濃度は、前記第1のゲート絶縁膜の厚み方向にみたときに、前記半導体層及び前記ゲート電極の側で相対的に低く、前記半導体層と前記ゲート電極との間において相対的に高いことを特徴とする半導体装置。 - 第1導電型のチャネル領域と、第2導電型のソース領域と、第2導電型のドレイン領域と、が設けられた半導体層と、
前記チャネル領域の上に設けられ、窒素と酸素とシリコンと第1の金属元素とを含有する第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の上に設けられた第1のゲート電極と、
を備え、
前記第1のゲート絶縁膜は、
前記チャネル領域の上に設けられた第1の領域と、
前記第1の領域の上に設けられた第2の領域と、
前記第2の領域の上に設けられた第3の領域と、
を有し、
前記第2の領域における前記窒素の濃度は、前記第1の領域における前記窒素の濃度よりも高く、前記第3の領域における前記窒素の濃度は前記第2の領域における前記窒素の濃度よりも高く、
前記第1の領域における前記酸素の濃度は、前記第2の領域における前記酸素の濃度よりも高く、前記第2の領域における前記酸素の濃度は前記第3の領域における前記酸素の濃度よりも高く、
前記第1の領域及び前記第3の領域における前記シリコンの濃度は、前記第2の領域における前記シリコンの濃度よりも高く、
前記第2の領域における前記第1の金属元素の濃度は、前記第1の領域及び前記第3の領域における前記金属元素の濃度よりも高いことを特徴とする半導体装置。 - 前記第1の領域における前記窒素の濃度は、20原子パーセント以下であることを特徴とする請求項2記載の半導体装置。
- 前記第1の領域における前記酸素の濃度は、60原子パーセント以上であることを特徴とする請求項2または3に記載の半導体装置。
- 前記第3の領域の厚みは、0.4ナノメータ以下であることを特徴とする請求項2〜4のいずれか1つに記載の半導体装置。
- 前記第1の金属元素は、ハフニウムであることを特徴とする請求項1〜5のいずれか1つに記載の半導体装置。
- 半導体の上にゲート絶縁膜を介してゲート電極が設けられた半導体装置の製造方法であって、
前記ゲート絶縁膜の製造工程は、
半導体の表面を酸化して酸化層を形成する工程と、
前記酸化層の上に第1の金属元素と、前記半導体を構成する元素と、酸素と、を含有する第1の薄膜を形成する工程と、
前記第1の薄膜を酸素を含有する雰囲気にさらして酸化する工程と、
前記第1の薄膜を窒素を含有する雰囲気にさらして窒化する工程と、
前記第1の薄膜の上に前記半導体を構成する元素と、窒素と、を含む第2の薄膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
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JP2004023477A JP2005217272A (ja) | 2004-01-30 | 2004-01-30 | 半導体装置及びその製造方法 |
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-
2004
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