JP2004535077A - 原子状酸素促進酸化（ａｔｏｍｉｃｏｘｙｇｅｎｅｎｈａｎｃｅｄｏｘｉｄａｔｉｏｎ）を使ってゲート活性化を改良する方法 - Google Patents
原子状酸素促進酸化（ａｔｏｍｉｃｏｘｙｇｅｎｅｎｈａｎｃｅｄｏｘｉｄａｔｉｏｎ）を使ってゲート活性化を改良する方法 Download PDFInfo
- Publication number
- JP2004535077A JP2004535077A JP2003513028A JP2003513028A JP2004535077A JP 2004535077 A JP2004535077 A JP 2004535077A JP 2003513028 A JP2003513028 A JP 2003513028A JP 2003513028 A JP2003513028 A JP 2003513028A JP 2004535077 A JP2004535077 A JP 2004535077A
- Authority
- JP
- Japan
- Prior art keywords
- containing semiconductor
- semiconductor polycrystalline
- region
- polycrystalline material
- gate dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 79
- 230000003647 oxidation Effects 0.000 title claims abstract description 47
- 238000007254 oxidation reaction Methods 0.000 title claims abstract description 47
- 230000004913 activation Effects 0.000 title description 4
- 239000004065 semiconductor Substances 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 32
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 239000013078 crystal Substances 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 239000012212 insulator Substances 0.000 claims abstract description 5
- 239000000463 material Substances 0.000 claims description 44
- 239000002019 doping agent Substances 0.000 claims description 14
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 13
- 229910052760 oxygen Inorganic materials 0.000 claims description 13
- 239000001301 oxygen Substances 0.000 claims description 12
- 239000007789 gas Substances 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 8
- 229910003811 SiGeC Inorganic materials 0.000 claims description 7
- 238000005137 deposition process Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910003465 moissanite Inorganic materials 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 230000005855 radiation Effects 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims description 2
- 150000003254 radicals Chemical class 0.000 claims 3
- 239000002210 silicon-based material Substances 0.000 claims 1
- 239000004020 conductor Substances 0.000 abstract description 24
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 230000001590 oxidative effect Effects 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 238000001459 lithography Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000001704 evaporation Methods 0.000 description 3
- 230000008020 evaporation Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000224 chemical solution deposition Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32105—Oxidation of silicon-containing layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】側壁酸化プロセスの熱収支を低下させることにより、ゲート導体の多結晶粒が著しく大きくなることを防止するＳｉ系金属−絶縁体半導体（ＭＩＳ）トランジスタの製造方法を提供すること。
【解決手段】シリコン基板（１０）と、これに塗布されたゲート誘電体層（１２）と、その上のポリシリコン・ゲート（１４）とを含むトランジスタ構造体を酸化プロセスに送って側壁（１６）を形成する。本発明の側壁酸化プロセスの熱収支は、酸化性雰囲気として原子状酸素を利用することにより、従来技術の側壁酸化プロセスより１桁または２桁のオーダーで低下している。本発明はまた、結晶粒径が約０．１、好ましくは０．０５μｍ以下のゲート導体を有するＳｉ系ＭＩＳトランジスタも提供する。
【解決手段】シリコン基板（１０）と、これに塗布されたゲート誘電体層（１２）と、その上のポリシリコン・ゲート（１４）とを含むトランジスタ構造体を酸化プロセスに送って側壁（１６）を形成する。本発明の側壁酸化プロセスの熱収支は、酸化性雰囲気として原子状酸素を利用することにより、従来技術の側壁酸化プロセスより１桁または２桁のオーダーで低下している。本発明はまた、結晶粒径が約０．１、好ましくは０．０５μｍ以下のゲート導体を有するＳｉ系ＭＩＳトランジスタも提供する。
Description
【技術分野】
【０００１】
本発明は半導体デバイスの製作に関し、より具体的には、少なくともＳｉ含有半導体多結晶ゲート導体、例えば、ポリシリコン、ＳｉＧｅ、またはＳｉＧｅＣを含み、このゲート導体の結晶粒（grain）径が約０．１μｍ以下である、Ｓｉ系金属−絶縁体半導体（ＭＩＳ）トランジスタの製作方法に関する。
【背景技術】
【０００２】
近年のポリシリコン・ゲート導体を含むＳｉ系金属−絶縁体半導体（ＭＩＳ）電界効果トランジスタ（ＦＥＴ）は、通常、ゲート・コーナーのいわゆる側壁またはコーナー酸化を使って製作されている。側壁酸化プロセスは、相補型金属酸化膜半導体（ＣＭＯＳ）ロジック、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、内蔵ＤＲＡＭ（embedded DRAM）、フラッシュ・メモリおよびその他の同様な処理フローなどの通常のプロセス・フローで日常的に使われている。
【０００３】
当分野の技術者には知られているように、ゲート・コーナーの側壁酸化は、ゲート・コーナーのゲート絶縁膜を厚くする。厚いコーナー絶縁膜は、デバイス・コーナーでの電気的故障を防止する。コーナー絶縁膜はまた、酸化時にコーナーに効果的に丸みをつけることによって電界を低下させる。コーナー電界が高いと、大きなホットキャリア（hot-carrier）効果が生じてトランジスタの信頼性を下げる恐れがある。さらに、コーナー酸化時に成長する平坦な酸化物は、次のイオン注入ステップでのスクリーン酸化物として使われるので、プロセス統合フロー（processintegration flow）が単純化される。側壁（またはコーナー）酸化のこれらすべてのメリットは当技術分野で周知である。したがって、このことに関する詳細な議論は本明細書では必要ない。
【０００４】
同じく当分野の技術者には知られているように、（約０．０５μｍ以下のオーダーの）結晶粒径の小さいポリシリコン・ゲート導体を含む半導体デバイスは、ポリシリコン・ゲート導体の結晶粒径が大きいデバイスより好まれている。これは、結晶粒径が小さいポリシリコンを含むデバイスは、これに伴って次のようなメリットを有するからである。
１．結晶粒界の密度が高いので、注入されたエリアからポリシリコン／ゲート誘電体界面へのドーパントの拡散が早くなる。ドーパントの濃度がこの界面でより高くなり、これがゲート活性化を改良する。
２．小さいゲート（０．０５〜０．１μｍ未満）には、少なくとも１つの垂直な結晶粒界路（grainboundary path）がある。大きな結晶粒では、ゲートの最上部と最下部の間に結晶粒界路が存在しない可能性がある。これは、ドーパントが最下部の界面に到達することを阻害する恐れがあり、小さなデバイスで苛酷なポリ空乏（polydepletion）問題を引き起こす恐れがある。
３．ドーパントは、結晶粒内のより短い距離を拡散して、結晶粒の内部を完全にドーピングしなければならない。ドーパントは結晶粒内部でのみ活性であるので、これは、ポリシリコン・ゲート導体内で活性化を高める可能性がある。
【０００５】
上記メリットのすべてを獲得するためには、ドーパントがゲート内部に注入されるまで、結晶粒径は可能な限り小さく保たれていることが望ましい。しかし、現在の技術では、側壁酸化は、ゲートへドーパントを注入する前に行うのが普通である。一般に、側壁酸化には、高い熱収支を伴う。高い熱収支のために、側壁酸化プロセス中に結晶粒径が著しく増大する可能性がある。
【０００６】
このようなことが起こるのを防止するために、側壁酸化の熱収支を低下させる必要がある。今日まで、本発明者らは、上記の問題に十分に応えた従来技術のプロセスを知らない。したがって、結晶粒径が小さいポリシリコンまたは他のＳｉ含有半導体多結晶ゲート導体を含むＳｉ系ＭＩＳトランジスタを製作するための新しい改良された方法であって、側壁酸化プロセスの熱収支を著しく低下させる方法を開発する必要が依然としてある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の１つの目的は、小さな結晶粒径を有するＳｉ含有半導体多結晶ゲート導体を含むＳｉ系ＭＩＳトランジスタの製作方法に関する。本明細書で使用する用語「小さな結晶粒径」とは、大きさが約０．１、好ましくは０．０５、μｍ以下の結晶粒を指す。用語「Ｓｉ含有半導体多結晶ゲート導体」には、ポリシリコン、ＳｉＧｅ、ＳｉＧｅＣ、Ｓｉ／ＳｉＧｅおよびその他の同様な材料が含まれる。
【０００８】
本発明の他の目的は、ゲート導体内の小さな結晶粒径を保持するように、側壁酸化プロセスの熱収支が著しく低下した、Ｓｉ系ＭＩＳトランジスタの製作方法を提供することである。
【０００９】
本発明の他の目的は、従来技術のＳｉ系ＭＩＳトランジスタに通常観察されるポリ空乏効果を最小にする、Ｓｉ系ＭＩＳトランジスタの製作方法を提供することである。
【００１０】
本発明のさらに他の目的は、既存の技術で容易に実施できるプロセスを使って、側壁酸化プロセスの熱収支を低下させることによって、ゲート導体の結晶粒が大きくなるのを防止するＳｉ系ＭＩＳトランジスタの製作方法を提供することである。
【課題を解決するための手段】
【００１１】
側壁ゲート酸化ステップ時の酸化性雰囲気として原子状酸素を利用することによって、これらの目的およびその他の目的ならびにメリットが本発明で得られる。側壁酸化時に原子状酸素を使うことで、従来技術の側壁酸化によって得られる通常の熱収支と比べて、酸化プロセスの熱収支は思いがけず１桁から２桁のオーダーで低下した。側壁酸化プロセスの熱収支が低下した結果、結晶粒径が約０．１、好ましくは０．０５、μｍ以下のＳｉ含有半導体多結晶ゲート導体を含むＳｉ系ＭＩＳトランジスタが形成される。
【００１２】
具体的には、本発明の方法は、
（ａ）Ｓｉ含有基板の表面上に形成されたゲート誘電体の表面上に、約０．１μｍ未満の結晶粒を有するパターン化Ｓｉ含有半導体多結晶領域を含む構造体を形成するステップと、
（ｂ）前記構造体を、原子状酸素を使って前記Ｓｉ含有半導体多結晶領域の一部を酸化する側壁酸化プロセスにかけるステップと、
（ｃ）前記Ｓｉ含有基板と前記Ｓｉ含有半導体多結晶領域にドーパント・イオンを注入するステップと、
（ｄ）前記ドーパント・イオンを活性化するステップとを含む。
【００１３】
本発明の他の態様は、上記の方法で形成されたＳｉ系ＭＩＳトランジスタに関する。具体的には、本発明のＳｉ系ＭＩＳトランジスタは、
Ｓｉ含有基板と、
前記Ｓｉ含有基板の表面上に形成されたゲート誘電体と、
前記ゲート誘電体の表面上に形成された、ドープドＳｉ含有半導体多結晶材料のパターン化領域であって、前記ドープドＳｉ含有多結晶材料領域は結晶粒径が約０．１μｍ以下であるパターン化領域と、
前記ドープドＳｉ含有半導体多結晶材料のパターン化領域の少なくとも側壁上に形成された熱酸化物層と、
前記Ｓｉ含有半導体多結晶材料のパターン化領域のまわりに、前記Ｓｉ含有基板内に形成された拡散領域であって、チャネル領域を介して互いに電気的に接触している拡散領域とを含む。
【発明を実施するための最良の形態】
【００１４】
本発明は、側壁酸化プロセスの熱収支を低下させることによって、Ｓｉ含有ゲート導体の多結晶粒がより大きくなることを防止する方法を提供するが、本発明に付随する図面を参照して、以下にさらに詳細に説明する。なお、付随する図面では、同様なまたは対応する要素あるいはその両方は、同様な参照符号によって参照する。
【００１５】
最初に図１を参照する。この図は、本発明で使うことができる初期構造体を示す。具体的には、図１に示す初期構造体は、Ｓｉ含有基板１０、ゲート誘電体１２、およびＳｉ含有半導体多結晶材料１４のパターン化領域を含む。この図ではＳｉ含有半導体多結晶材料のパターン化領域は１つしか示していないが、本発明は、２つ以上のＳｉ含有半導体多結晶材料１４のパターン化領域がゲート誘電体上に存在しても同じく十分に機能する。パターン化Ｓｉ含有半導体結晶材料領域では、その結晶は、（約０．１、好ましくは０．０５、μｍ以下のオーダーの）小さな結晶粒径である。
【００１６】
図１に示したトランジスタ構造体は、当技術分野で周知の通常の材料を含み、この構造体は、これもまた当技術分野で周知の通常の処理ステップを使って製作される。例えば、Ｓｉ含有基板１０は、それだけに限らないが、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣおよびその他の同様なＳｉ含有半導体を含めて、任意のＳｉ含有半導体材料を含む。Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅおよびシリコン・オン・インシュレータ（ＳＯＩ）などの層状半導体も、Ｓｉ含有基板１０として本発明で使うことができる。Ｓｉ含有基板１０は、ドーピングしなくてもよく、あるいは、この基板をｎ型またはｐ型ドーパント・イオンでドーピングしてもよい。
【００１７】
基板は、その表面に形成した埋込み素子分離（ＳＴＩ）またはシリコン局所酸化（ＬＯＣＯＳ）分離領域などの各種分離領域を含んでもよい。さらに、基板は、ウェル領域、埋込み拡散領域、およびその他の同様な領域を含んでもよい。理解しやすいように、本発明の図面には、上記の領域の存在はいずれも具体的には示されていないが、参照符号１０はこれらの領域も含んでいるつもりである。本発明で使われる特に好ましいＳｉ含有基板の１つは、Ｓｉからなる基板である。
【００１８】
次いで、ゲート誘電体（またはゲート絶縁膜）１２を、化学気相成長法（ＣＶＤ）、プラズマＣＶＤ、蒸着、スパッタリング、原子層化学気相成長法（ＡＬＣＶＤ）、分子線エピタキシ（ＭＢＥ）および化学溶液付着法などの通常の付着プロセスを利用して基板１０の表面上に形成する。あるいは、ゲート誘電体は、熱酸化、窒化、または酸窒化プロセスによって形成することができる。
【００１９】
ゲート誘電体１２は、それだけに限らないが、酸化物、窒化物、酸窒化物、およびこれらの混合物または多層を含めた誘電体材料からなる。本発明でゲート誘電体１２として使われる特に好ましい誘電体材料はＳｉＯ２である。なお、本発明で使われる誘電体は、ＳｉＯ２と比べて、誘電率ｋが高くても低くてもよい。
【００２０】
ゲート誘電体１２の物理的厚みは様々でよいが、通常、ゲート誘電体の厚みは、約０．４〜約２０ｎｍであり、約０．５〜約１０ｎｍの厚みが特に好ましい。
【００２１】
基板の表面上にゲート誘電体を形成した後、最初にＳｉ含有半導体多結晶材料の層をゲート誘電体上に塗布し、その後このＳｉ含有半導体多結晶材料層を、通常のリソグラフィとエッチングでパターン化することにより、Ｓｉ含有半導体多結晶材料のパターン化領域（図１で１４と表示）を形成する。なお、パターン化領域１４は、本発明で形成されて得られるトランジスタのゲート導体としての役割を果たすものである。
【００２２】
具体的には、最初にＳｉ含有半導体多結晶材料の層を、ＣＶＤ、プラズマＣＶＤ、スパッタリング、蒸着、および化学溶液付着などの通常の付着プロセスを利用して、ゲート誘電体１２の表面上に形成する。あるいは、Ｓｉ含有半導体多結晶材料の層を、エピタキシャル成長法で形成することもできる。なお、Ｓｉ含有半導体多結晶材料層は、その結晶の粒径が小さい（約０．１μｍ以下）。
【００２３】
本発明で形成されるＳｉ含有半導体多結晶材料層の物理的厚みは、これを形成する際に用いるプロセスに応じて様々であってよい。しかし、通常は、本発明で使われるＳｉ含有半導体多結晶材料層の厚みは、約１０〜約３００ｎｍであり、約２０〜約２００ｎｍの厚みが特に好ましい。
【００２４】
本発明で使われる適当なＳｉ含有半導体多結晶材料には、それだけに限らないが、ポリシリコン、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｓｉ／ＳｉＧｅ、およびＳｉ含有半導体を含み多結晶粒を有する同様な材料が含まれる。これらの材料の中で、Ｓｉ含有半導体多結晶材料としてポリシリコンを使うことが好ましい。
【００２５】
任意選択で、パターン化の前にＳｉ含有半導体多結晶材料層上に、図面に示していないが、誘電体キャップを形成することができる。こうした実施形態を使う場合は、この誘電体キャップには、酸化物、窒化物、酸窒化物、およびこれらの組み合わせまたは多層などの任意の通常のハードマスク材料が含まれ、これを当技術分野で周知の通常のプロセスを使って塗布する。例えば、誘電体キャップは、ＣＶＤ、プラズマＣＶＤ、蒸着、化学溶液付着、およびその他の同様な付着プロセスなどの通常の付着プロセスを利用して塗布することができる。あるいは、誘電体キャップを形成する際に、通常の熱成長プロセスを使うこともできる。誘電体キャップは任意選択であり、本発明で使わなくてもよいことをもう一度強調しておく。
【００２６】
誘電体キャップがゲート導体上に存在する用途では、次いでフォトレジスト層（図示せず）を誘電体キャップ上に形成し、この構造体に通常のリソグラフィを施す。このリソグラフィでは、フォトレジスト層を所定パターンの放射線に露出し、適当な現像液を利用してこのパターンを現像し、このパターンを、反応性イオン・エッチングなどの通常のドライ・エッチング・プロセスによって下にある誘電体キャップに転写する。このパターン化誘電体キャップを用いて、得られる構造体のゲート領域のチャネル長を画定する。
【００２７】
なお、図面に示した場合のように、ゲート導体上に誘電体キャップが存在しない場合は、通常のリソグラフィを用いて、Ｓｉ含有半導体多結晶材料層上にパターン化レジスト（図示せず）を形成する。このリソグラフィには、Ｓｉ含有半導体多結晶材料層にフォトレジストを塗布するステップと、このフォトレジストを所定パターンの放射線に暴露するステップと、このパターンを現像するステップとが含まれる。
【００２８】
パターン化レジストの形成に引き続いて、パターン化レジストで保護されていないＳｉ含有半導体多結晶材料層の暴露部分がゲート誘電体１２上で停止するように除去され、図１に示す構造体が形成される。本発明のこのステップによって、Ｓｉ含有半導体多結晶材料の露出部分は、誘電体と比べてＳｉ含有半導体多結晶材料を著しく選択的に除去する異方性エッチング・プロセスを利用して除去される。図１に示す構造体を形成する際に本発明で使うことができる異方性エッチング・プロセスの１つのタイプは、エッチング・ガスとしてハロゲン含有プラズマを使う反応性イオン・エッチング（ＲＩＥ）プロセスである。なお、本発明のこのエッチング・ステップ時には、パターン化ポリシリコン１４を取り囲むゲート誘電体１２の一部またはすべてを除去することもできる。
【００２９】
なお、図１に示す構造体は、Ｓｉ含有半導体多結晶材料のパターン化領域１４からなるゲート領域を有するトランジスタ構造体である。このトランジスタ構造体はまた、ゲート誘電体１２および基板１０も含む。なお、誘電体キャップを使う場合、その構造体は、パターン化誘導体キャップがＳｉ含有半導体多結晶材料のパターン化領域上に存在することを除いて、図１に図示したものと類似している。
【００３０】
本発明の次のステップでは、図１に示した構造体は、次いで側壁酸化プロセスに暴露する。この側壁酸化プロセスでは、基板１０（または残っているゲート誘電体１２）の最上部、またはパターン化Ｓｉ含有半導体多結晶領域１４の暴露されたウォール上あるいはその両方に熱酸化物層１６を形成することができる。こうして得られたＳｉ含有半導体多結晶領域１４の側壁と最上面に形成された熱酸化物１６を含む構造体を、例えば図２に示す。
【００３１】
酸化物層１６の形成に使用される条件は、実施する側壁酸化プロセスが決まればそれに応じて決めることができる。しかし、通常は、側壁酸化は、乾燥Ｏ２中で、約１０秒〜約２時間、温度約８００℃〜約１１００℃で行われる。なお、ポリシリコン結晶粒径は、通常の側壁酸化プロセスの高い熱収支のために著しく増大する。
【００３２】
使用する条件にかかわらず、本発明の側壁酸化ステップは、原子状酸素を含む酸化性雰囲気で行われる。原子状酸素ラジカルは、低温でシリコン表面を高速で酸化することができる。したがって、ポリシリコン結晶粒の成長は実質的に抑制される。
【００３３】
原子状酸素は、遊離基促進急速熱酸化（free-radical enhancedrapid thermal oxidation）（ＦＲＥ ＲＴＯ）プロセスを利用することによって、含酸素ガス（oxygen-bearing gases）中で気体放電（プラズマ）を遠隔で形成することによって、またはオゾンなどの不安定な含酸素ガスを分解することによって形成することができる。
【００３４】
好ましい実施形態では、このＦＲＴ ＲＴＯプロセスを使って側壁酸化膜を形成する。このプロセスでは、水素と酸素をプロセス・チャンバに導入し、これを約６６６６Ｐａ（５０トル）〜約１３．３Ｐａ（０．１トル）の低圧に保持する。酸素と水素はチャンバの内部で反応し、チャンバとシリコン基板の表面で、シリコンを急速に酸化する反応性の高い酸素ラジカルを生成する。低いチャンバ圧力のために原子状酸素の内部再結合が非常に低い結果、原子状酸素が蓄積される。このＦＲＥ ＲＴＯプロセスはまた、当技術分野においてＩｎ−Ｓｉｔｕ蒸気発生（In-Situ Steam Generation）（ＩＳＳＧ）プロセスの名前でも知られている。ＦＲＥ ＲＴＯプロセスの好ましい条件は、チャンバ圧力が約１３３３Ｐａ（１０トル）、基板温度が約５００℃〜約９００℃、処理ガスの組成がＨ２約３３％およびＯ２約６７％である。
【００３５】
別の好ましい実施形態では、プラズマ酸化を使って側壁酸化物を形成する。このプロセスでは、遠隔気体放電を用いて酸素生成分子を分解する。放電区域で生成した原子状酸素は、低圧下でほとんどロスなしに処理区域に輸送することができる。これもまた、低圧での原子状酸素の非常に低い内部再結合のためである。したがって、このプロセスは、約６６６６Ｐａ（５０トル）未満の低いチャンバ圧力で行われる。放電区域の好ましい圧力範囲は、約１ｍトル〜約０．１３３Ｐａ（１０トル）である。放電区域と処理区域の間のガス流を確立するために、放電区域の圧力は処理区域の圧力より一般に高い。極端な場合、処理区域は、雰囲気圧力が約０．６６６Ｐａ（０．５ｍトル）未満のＭＢＥ型反応器とすることができる。このプロセスは、ほぼ室温（例えば２５℃）〜約１１００℃の基板温度で行うことができる。
【００３６】
本発明の側壁酸化ステップで形成された、得られた熱酸化物層の物理的厚みは、使われた正確な条件に応じて種々の厚みとすることができる。しかし、通常、熱酸化物層１６の厚みは約１〜約２０ｎｍであり、約２〜約１０ｎｍの厚みが特に好ましい。
【００３７】
（酸化性雰囲気として原子状酸素を含む）本発明の側壁酸化プロセスは、プロセスの熱収支を著しく低下させ、ゲート導体における大きな結晶粒径の形成を防止することを強調したい。さらに、酸化後のゲート導体領域の多結晶粒径は、酸化の前と実質的に同一である。したがって、上記の本発明の側壁酸化プロセスは、酸化性化学種として原子状酸素を使わない従来の側壁酸化プロセスより改良されている。
【００３８】
ゲート側壁酸化プロセスに引き続いて、当技術分野で周知の通常のイオン注入プロセスを用いて、ドーパント・イオン１８を基板１０、およびパターン化Ｓｉ含有半導体多結晶領域１４に注入する。この注入ステップ時に使われるドーパント・イオンは、形成される所望のデバイスに応じてｎ型またはｐ型とすることができる。注入プロセス時の構造体を、例えば図３に示す。なお、この注入に用いられるイオン注入量およびエネルギーは、注入されるイオンのタイプに応じて様々である。
【００３９】
イオン注入に引き続いて、図３に示す構造体に、活性化アニーリング・ステップを施す。このステップで、拡散領域２０（すなわち、ソース／ドレイン領域）が、既にドーピングされたパターン化Ｓｉ含有半導体多結晶領域の下に形成される。トランジスタのチャネル領域は、図面では２２と表示されているが、この領域が拡散領域間の電気的接続を提供する。
【００４０】
本発明をその好ましい実施形態について具体的に図示し説明したが、当分野の技術者なら、本発明の精神および範囲を逸脱することなく、形態および詳細における上記およびその他の変更を行うことができることを理解するであろう。したがって、本発明は、説明され図示された厳密な形態および詳細に限定されるものではなく、頭記の特許請求の範囲の範囲内に収まるものである。
【図面の簡単な説明】
【００４１】
【図１】結晶粒径の小さいドープドＳｉ含有半導体多結晶ゲート導体を有するトランジスタを製作するために、本発明で使われた処理ステップを示す（横断面）図である。
【図２】結晶粒径の小さいドープドＳｉ含有半導体多結晶ゲート導体を有するトランジスタを製作するために、本発明で使われた処理ステップを示す（横断面）図である。
【図３】結晶粒径の小さいドープドＳｉ含有半導体多結晶ゲート導体を有するトランジスタを製作するために、本発明で使われた処理ステップを示す（横断面）図である。
【図４】結晶粒径の小さいドープドＳｉ含有半導体多結晶ゲート導体を有するトランジスタを製作するために、本発明で使われた処理ステップを示す（横断面）図である。
【０００１】
本発明は半導体デバイスの製作に関し、より具体的には、少なくともＳｉ含有半導体多結晶ゲート導体、例えば、ポリシリコン、ＳｉＧｅ、またはＳｉＧｅＣを含み、このゲート導体の結晶粒（grain）径が約０．１μｍ以下である、Ｓｉ系金属−絶縁体半導体（ＭＩＳ）トランジスタの製作方法に関する。
【背景技術】
【０００２】
近年のポリシリコン・ゲート導体を含むＳｉ系金属−絶縁体半導体（ＭＩＳ）電界効果トランジスタ（ＦＥＴ）は、通常、ゲート・コーナーのいわゆる側壁またはコーナー酸化を使って製作されている。側壁酸化プロセスは、相補型金属酸化膜半導体（ＣＭＯＳ）ロジック、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、内蔵ＤＲＡＭ（embedded DRAM）、フラッシュ・メモリおよびその他の同様な処理フローなどの通常のプロセス・フローで日常的に使われている。
【０００３】
当分野の技術者には知られているように、ゲート・コーナーの側壁酸化は、ゲート・コーナーのゲート絶縁膜を厚くする。厚いコーナー絶縁膜は、デバイス・コーナーでの電気的故障を防止する。コーナー絶縁膜はまた、酸化時にコーナーに効果的に丸みをつけることによって電界を低下させる。コーナー電界が高いと、大きなホットキャリア（hot-carrier）効果が生じてトランジスタの信頼性を下げる恐れがある。さらに、コーナー酸化時に成長する平坦な酸化物は、次のイオン注入ステップでのスクリーン酸化物として使われるので、プロセス統合フロー（processintegration flow）が単純化される。側壁（またはコーナー）酸化のこれらすべてのメリットは当技術分野で周知である。したがって、このことに関する詳細な議論は本明細書では必要ない。
【０００４】
同じく当分野の技術者には知られているように、（約０．０５μｍ以下のオーダーの）結晶粒径の小さいポリシリコン・ゲート導体を含む半導体デバイスは、ポリシリコン・ゲート導体の結晶粒径が大きいデバイスより好まれている。これは、結晶粒径が小さいポリシリコンを含むデバイスは、これに伴って次のようなメリットを有するからである。
１．結晶粒界の密度が高いので、注入されたエリアからポリシリコン／ゲート誘電体界面へのドーパントの拡散が早くなる。ドーパントの濃度がこの界面でより高くなり、これがゲート活性化を改良する。
２．小さいゲート（０．０５〜０．１μｍ未満）には、少なくとも１つの垂直な結晶粒界路（grainboundary path）がある。大きな結晶粒では、ゲートの最上部と最下部の間に結晶粒界路が存在しない可能性がある。これは、ドーパントが最下部の界面に到達することを阻害する恐れがあり、小さなデバイスで苛酷なポリ空乏（polydepletion）問題を引き起こす恐れがある。
３．ドーパントは、結晶粒内のより短い距離を拡散して、結晶粒の内部を完全にドーピングしなければならない。ドーパントは結晶粒内部でのみ活性であるので、これは、ポリシリコン・ゲート導体内で活性化を高める可能性がある。
【０００５】
上記メリットのすべてを獲得するためには、ドーパントがゲート内部に注入されるまで、結晶粒径は可能な限り小さく保たれていることが望ましい。しかし、現在の技術では、側壁酸化は、ゲートへドーパントを注入する前に行うのが普通である。一般に、側壁酸化には、高い熱収支を伴う。高い熱収支のために、側壁酸化プロセス中に結晶粒径が著しく増大する可能性がある。
【０００６】
このようなことが起こるのを防止するために、側壁酸化の熱収支を低下させる必要がある。今日まで、本発明者らは、上記の問題に十分に応えた従来技術のプロセスを知らない。したがって、結晶粒径が小さいポリシリコンまたは他のＳｉ含有半導体多結晶ゲート導体を含むＳｉ系ＭＩＳトランジスタを製作するための新しい改良された方法であって、側壁酸化プロセスの熱収支を著しく低下させる方法を開発する必要が依然としてある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の１つの目的は、小さな結晶粒径を有するＳｉ含有半導体多結晶ゲート導体を含むＳｉ系ＭＩＳトランジスタの製作方法に関する。本明細書で使用する用語「小さな結晶粒径」とは、大きさが約０．１、好ましくは０．０５、μｍ以下の結晶粒を指す。用語「Ｓｉ含有半導体多結晶ゲート導体」には、ポリシリコン、ＳｉＧｅ、ＳｉＧｅＣ、Ｓｉ／ＳｉＧｅおよびその他の同様な材料が含まれる。
【０００８】
本発明の他の目的は、ゲート導体内の小さな結晶粒径を保持するように、側壁酸化プロセスの熱収支が著しく低下した、Ｓｉ系ＭＩＳトランジスタの製作方法を提供することである。
【０００９】
本発明の他の目的は、従来技術のＳｉ系ＭＩＳトランジスタに通常観察されるポリ空乏効果を最小にする、Ｓｉ系ＭＩＳトランジスタの製作方法を提供することである。
【００１０】
本発明のさらに他の目的は、既存の技術で容易に実施できるプロセスを使って、側壁酸化プロセスの熱収支を低下させることによって、ゲート導体の結晶粒が大きくなるのを防止するＳｉ系ＭＩＳトランジスタの製作方法を提供することである。
【課題を解決するための手段】
【００１１】
側壁ゲート酸化ステップ時の酸化性雰囲気として原子状酸素を利用することによって、これらの目的およびその他の目的ならびにメリットが本発明で得られる。側壁酸化時に原子状酸素を使うことで、従来技術の側壁酸化によって得られる通常の熱収支と比べて、酸化プロセスの熱収支は思いがけず１桁から２桁のオーダーで低下した。側壁酸化プロセスの熱収支が低下した結果、結晶粒径が約０．１、好ましくは０．０５、μｍ以下のＳｉ含有半導体多結晶ゲート導体を含むＳｉ系ＭＩＳトランジスタが形成される。
【００１２】
具体的には、本発明の方法は、
（ａ）Ｓｉ含有基板の表面上に形成されたゲート誘電体の表面上に、約０．１μｍ未満の結晶粒を有するパターン化Ｓｉ含有半導体多結晶領域を含む構造体を形成するステップと、
（ｂ）前記構造体を、原子状酸素を使って前記Ｓｉ含有半導体多結晶領域の一部を酸化する側壁酸化プロセスにかけるステップと、
（ｃ）前記Ｓｉ含有基板と前記Ｓｉ含有半導体多結晶領域にドーパント・イオンを注入するステップと、
（ｄ）前記ドーパント・イオンを活性化するステップとを含む。
【００１３】
本発明の他の態様は、上記の方法で形成されたＳｉ系ＭＩＳトランジスタに関する。具体的には、本発明のＳｉ系ＭＩＳトランジスタは、
Ｓｉ含有基板と、
前記Ｓｉ含有基板の表面上に形成されたゲート誘電体と、
前記ゲート誘電体の表面上に形成された、ドープドＳｉ含有半導体多結晶材料のパターン化領域であって、前記ドープドＳｉ含有多結晶材料領域は結晶粒径が約０．１μｍ以下であるパターン化領域と、
前記ドープドＳｉ含有半導体多結晶材料のパターン化領域の少なくとも側壁上に形成された熱酸化物層と、
前記Ｓｉ含有半導体多結晶材料のパターン化領域のまわりに、前記Ｓｉ含有基板内に形成された拡散領域であって、チャネル領域を介して互いに電気的に接触している拡散領域とを含む。
【発明を実施するための最良の形態】
【００１４】
本発明は、側壁酸化プロセスの熱収支を低下させることによって、Ｓｉ含有ゲート導体の多結晶粒がより大きくなることを防止する方法を提供するが、本発明に付随する図面を参照して、以下にさらに詳細に説明する。なお、付随する図面では、同様なまたは対応する要素あるいはその両方は、同様な参照符号によって参照する。
【００１５】
最初に図１を参照する。この図は、本発明で使うことができる初期構造体を示す。具体的には、図１に示す初期構造体は、Ｓｉ含有基板１０、ゲート誘電体１２、およびＳｉ含有半導体多結晶材料１４のパターン化領域を含む。この図ではＳｉ含有半導体多結晶材料のパターン化領域は１つしか示していないが、本発明は、２つ以上のＳｉ含有半導体多結晶材料１４のパターン化領域がゲート誘電体上に存在しても同じく十分に機能する。パターン化Ｓｉ含有半導体結晶材料領域では、その結晶は、（約０．１、好ましくは０．０５、μｍ以下のオーダーの）小さな結晶粒径である。
【００１６】
図１に示したトランジスタ構造体は、当技術分野で周知の通常の材料を含み、この構造体は、これもまた当技術分野で周知の通常の処理ステップを使って製作される。例えば、Ｓｉ含有基板１０は、それだけに限らないが、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣおよびその他の同様なＳｉ含有半導体を含めて、任意のＳｉ含有半導体材料を含む。Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅおよびシリコン・オン・インシュレータ（ＳＯＩ）などの層状半導体も、Ｓｉ含有基板１０として本発明で使うことができる。Ｓｉ含有基板１０は、ドーピングしなくてもよく、あるいは、この基板をｎ型またはｐ型ドーパント・イオンでドーピングしてもよい。
【００１７】
基板は、その表面に形成した埋込み素子分離（ＳＴＩ）またはシリコン局所酸化（ＬＯＣＯＳ）分離領域などの各種分離領域を含んでもよい。さらに、基板は、ウェル領域、埋込み拡散領域、およびその他の同様な領域を含んでもよい。理解しやすいように、本発明の図面には、上記の領域の存在はいずれも具体的には示されていないが、参照符号１０はこれらの領域も含んでいるつもりである。本発明で使われる特に好ましいＳｉ含有基板の１つは、Ｓｉからなる基板である。
【００１８】
次いで、ゲート誘電体（またはゲート絶縁膜）１２を、化学気相成長法（ＣＶＤ）、プラズマＣＶＤ、蒸着、スパッタリング、原子層化学気相成長法（ＡＬＣＶＤ）、分子線エピタキシ（ＭＢＥ）および化学溶液付着法などの通常の付着プロセスを利用して基板１０の表面上に形成する。あるいは、ゲート誘電体は、熱酸化、窒化、または酸窒化プロセスによって形成することができる。
【００１９】
ゲート誘電体１２は、それだけに限らないが、酸化物、窒化物、酸窒化物、およびこれらの混合物または多層を含めた誘電体材料からなる。本発明でゲート誘電体１２として使われる特に好ましい誘電体材料はＳｉＯ２である。なお、本発明で使われる誘電体は、ＳｉＯ２と比べて、誘電率ｋが高くても低くてもよい。
【００２０】
ゲート誘電体１２の物理的厚みは様々でよいが、通常、ゲート誘電体の厚みは、約０．４〜約２０ｎｍであり、約０．５〜約１０ｎｍの厚みが特に好ましい。
【００２１】
基板の表面上にゲート誘電体を形成した後、最初にＳｉ含有半導体多結晶材料の層をゲート誘電体上に塗布し、その後このＳｉ含有半導体多結晶材料層を、通常のリソグラフィとエッチングでパターン化することにより、Ｓｉ含有半導体多結晶材料のパターン化領域（図１で１４と表示）を形成する。なお、パターン化領域１４は、本発明で形成されて得られるトランジスタのゲート導体としての役割を果たすものである。
【００２２】
具体的には、最初にＳｉ含有半導体多結晶材料の層を、ＣＶＤ、プラズマＣＶＤ、スパッタリング、蒸着、および化学溶液付着などの通常の付着プロセスを利用して、ゲート誘電体１２の表面上に形成する。あるいは、Ｓｉ含有半導体多結晶材料の層を、エピタキシャル成長法で形成することもできる。なお、Ｓｉ含有半導体多結晶材料層は、その結晶の粒径が小さい（約０．１μｍ以下）。
【００２３】
本発明で形成されるＳｉ含有半導体多結晶材料層の物理的厚みは、これを形成する際に用いるプロセスに応じて様々であってよい。しかし、通常は、本発明で使われるＳｉ含有半導体多結晶材料層の厚みは、約１０〜約３００ｎｍであり、約２０〜約２００ｎｍの厚みが特に好ましい。
【００２４】
本発明で使われる適当なＳｉ含有半導体多結晶材料には、それだけに限らないが、ポリシリコン、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｓｉ／ＳｉＧｅ、およびＳｉ含有半導体を含み多結晶粒を有する同様な材料が含まれる。これらの材料の中で、Ｓｉ含有半導体多結晶材料としてポリシリコンを使うことが好ましい。
【００２５】
任意選択で、パターン化の前にＳｉ含有半導体多結晶材料層上に、図面に示していないが、誘電体キャップを形成することができる。こうした実施形態を使う場合は、この誘電体キャップには、酸化物、窒化物、酸窒化物、およびこれらの組み合わせまたは多層などの任意の通常のハードマスク材料が含まれ、これを当技術分野で周知の通常のプロセスを使って塗布する。例えば、誘電体キャップは、ＣＶＤ、プラズマＣＶＤ、蒸着、化学溶液付着、およびその他の同様な付着プロセスなどの通常の付着プロセスを利用して塗布することができる。あるいは、誘電体キャップを形成する際に、通常の熱成長プロセスを使うこともできる。誘電体キャップは任意選択であり、本発明で使わなくてもよいことをもう一度強調しておく。
【００２６】
誘電体キャップがゲート導体上に存在する用途では、次いでフォトレジスト層（図示せず）を誘電体キャップ上に形成し、この構造体に通常のリソグラフィを施す。このリソグラフィでは、フォトレジスト層を所定パターンの放射線に露出し、適当な現像液を利用してこのパターンを現像し、このパターンを、反応性イオン・エッチングなどの通常のドライ・エッチング・プロセスによって下にある誘電体キャップに転写する。このパターン化誘電体キャップを用いて、得られる構造体のゲート領域のチャネル長を画定する。
【００２７】
なお、図面に示した場合のように、ゲート導体上に誘電体キャップが存在しない場合は、通常のリソグラフィを用いて、Ｓｉ含有半導体多結晶材料層上にパターン化レジスト（図示せず）を形成する。このリソグラフィには、Ｓｉ含有半導体多結晶材料層にフォトレジストを塗布するステップと、このフォトレジストを所定パターンの放射線に暴露するステップと、このパターンを現像するステップとが含まれる。
【００２８】
パターン化レジストの形成に引き続いて、パターン化レジストで保護されていないＳｉ含有半導体多結晶材料層の暴露部分がゲート誘電体１２上で停止するように除去され、図１に示す構造体が形成される。本発明のこのステップによって、Ｓｉ含有半導体多結晶材料の露出部分は、誘電体と比べてＳｉ含有半導体多結晶材料を著しく選択的に除去する異方性エッチング・プロセスを利用して除去される。図１に示す構造体を形成する際に本発明で使うことができる異方性エッチング・プロセスの１つのタイプは、エッチング・ガスとしてハロゲン含有プラズマを使う反応性イオン・エッチング（ＲＩＥ）プロセスである。なお、本発明のこのエッチング・ステップ時には、パターン化ポリシリコン１４を取り囲むゲート誘電体１２の一部またはすべてを除去することもできる。
【００２９】
なお、図１に示す構造体は、Ｓｉ含有半導体多結晶材料のパターン化領域１４からなるゲート領域を有するトランジスタ構造体である。このトランジスタ構造体はまた、ゲート誘電体１２および基板１０も含む。なお、誘電体キャップを使う場合、その構造体は、パターン化誘導体キャップがＳｉ含有半導体多結晶材料のパターン化領域上に存在することを除いて、図１に図示したものと類似している。
【００３０】
本発明の次のステップでは、図１に示した構造体は、次いで側壁酸化プロセスに暴露する。この側壁酸化プロセスでは、基板１０（または残っているゲート誘電体１２）の最上部、またはパターン化Ｓｉ含有半導体多結晶領域１４の暴露されたウォール上あるいはその両方に熱酸化物層１６を形成することができる。こうして得られたＳｉ含有半導体多結晶領域１４の側壁と最上面に形成された熱酸化物１６を含む構造体を、例えば図２に示す。
【００３１】
酸化物層１６の形成に使用される条件は、実施する側壁酸化プロセスが決まればそれに応じて決めることができる。しかし、通常は、側壁酸化は、乾燥Ｏ２中で、約１０秒〜約２時間、温度約８００℃〜約１１００℃で行われる。なお、ポリシリコン結晶粒径は、通常の側壁酸化プロセスの高い熱収支のために著しく増大する。
【００３２】
使用する条件にかかわらず、本発明の側壁酸化ステップは、原子状酸素を含む酸化性雰囲気で行われる。原子状酸素ラジカルは、低温でシリコン表面を高速で酸化することができる。したがって、ポリシリコン結晶粒の成長は実質的に抑制される。
【００３３】
原子状酸素は、遊離基促進急速熱酸化（free-radical enhancedrapid thermal oxidation）（ＦＲＥ ＲＴＯ）プロセスを利用することによって、含酸素ガス（oxygen-bearing gases）中で気体放電（プラズマ）を遠隔で形成することによって、またはオゾンなどの不安定な含酸素ガスを分解することによって形成することができる。
【００３４】
好ましい実施形態では、このＦＲＴ ＲＴＯプロセスを使って側壁酸化膜を形成する。このプロセスでは、水素と酸素をプロセス・チャンバに導入し、これを約６６６６Ｐａ（５０トル）〜約１３．３Ｐａ（０．１トル）の低圧に保持する。酸素と水素はチャンバの内部で反応し、チャンバとシリコン基板の表面で、シリコンを急速に酸化する反応性の高い酸素ラジカルを生成する。低いチャンバ圧力のために原子状酸素の内部再結合が非常に低い結果、原子状酸素が蓄積される。このＦＲＥ ＲＴＯプロセスはまた、当技術分野においてＩｎ−Ｓｉｔｕ蒸気発生（In-Situ Steam Generation）（ＩＳＳＧ）プロセスの名前でも知られている。ＦＲＥ ＲＴＯプロセスの好ましい条件は、チャンバ圧力が約１３３３Ｐａ（１０トル）、基板温度が約５００℃〜約９００℃、処理ガスの組成がＨ２約３３％およびＯ２約６７％である。
【００３５】
別の好ましい実施形態では、プラズマ酸化を使って側壁酸化物を形成する。このプロセスでは、遠隔気体放電を用いて酸素生成分子を分解する。放電区域で生成した原子状酸素は、低圧下でほとんどロスなしに処理区域に輸送することができる。これもまた、低圧での原子状酸素の非常に低い内部再結合のためである。したがって、このプロセスは、約６６６６Ｐａ（５０トル）未満の低いチャンバ圧力で行われる。放電区域の好ましい圧力範囲は、約１ｍトル〜約０．１３３Ｐａ（１０トル）である。放電区域と処理区域の間のガス流を確立するために、放電区域の圧力は処理区域の圧力より一般に高い。極端な場合、処理区域は、雰囲気圧力が約０．６６６Ｐａ（０．５ｍトル）未満のＭＢＥ型反応器とすることができる。このプロセスは、ほぼ室温（例えば２５℃）〜約１１００℃の基板温度で行うことができる。
【００３６】
本発明の側壁酸化ステップで形成された、得られた熱酸化物層の物理的厚みは、使われた正確な条件に応じて種々の厚みとすることができる。しかし、通常、熱酸化物層１６の厚みは約１〜約２０ｎｍであり、約２〜約１０ｎｍの厚みが特に好ましい。
【００３７】
（酸化性雰囲気として原子状酸素を含む）本発明の側壁酸化プロセスは、プロセスの熱収支を著しく低下させ、ゲート導体における大きな結晶粒径の形成を防止することを強調したい。さらに、酸化後のゲート導体領域の多結晶粒径は、酸化の前と実質的に同一である。したがって、上記の本発明の側壁酸化プロセスは、酸化性化学種として原子状酸素を使わない従来の側壁酸化プロセスより改良されている。
【００３８】
ゲート側壁酸化プロセスに引き続いて、当技術分野で周知の通常のイオン注入プロセスを用いて、ドーパント・イオン１８を基板１０、およびパターン化Ｓｉ含有半導体多結晶領域１４に注入する。この注入ステップ時に使われるドーパント・イオンは、形成される所望のデバイスに応じてｎ型またはｐ型とすることができる。注入プロセス時の構造体を、例えば図３に示す。なお、この注入に用いられるイオン注入量およびエネルギーは、注入されるイオンのタイプに応じて様々である。
【００３９】
イオン注入に引き続いて、図３に示す構造体に、活性化アニーリング・ステップを施す。このステップで、拡散領域２０（すなわち、ソース／ドレイン領域）が、既にドーピングされたパターン化Ｓｉ含有半導体多結晶領域の下に形成される。トランジスタのチャネル領域は、図面では２２と表示されているが、この領域が拡散領域間の電気的接続を提供する。
【００４０】
本発明をその好ましい実施形態について具体的に図示し説明したが、当分野の技術者なら、本発明の精神および範囲を逸脱することなく、形態および詳細における上記およびその他の変更を行うことができることを理解するであろう。したがって、本発明は、説明され図示された厳密な形態および詳細に限定されるものではなく、頭記の特許請求の範囲の範囲内に収まるものである。
【図面の簡単な説明】
【００４１】
【図１】結晶粒径の小さいドープドＳｉ含有半導体多結晶ゲート導体を有するトランジスタを製作するために、本発明で使われた処理ステップを示す（横断面）図である。
【図２】結晶粒径の小さいドープドＳｉ含有半導体多結晶ゲート導体を有するトランジスタを製作するために、本発明で使われた処理ステップを示す（横断面）図である。
【図３】結晶粒径の小さいドープドＳｉ含有半導体多結晶ゲート導体を有するトランジスタを製作するために、本発明で使われた処理ステップを示す（横断面）図である。
【図４】結晶粒径の小さいドープドＳｉ含有半導体多結晶ゲート導体を有するトランジスタを製作するために、本発明で使われた処理ステップを示す（横断面）図である。
Claims (21)
- Ｓｉ系金属−絶縁体半導体（ＭＩＳ）トランジスタを形成する方法であって、
（ａ）Ｓｉ含有基板の表面上に形成されたゲート誘電体の表面上に、約０．１μｍ未満の結晶粒を有するパターン化Ｓｉ含有半導体多結晶領域を含む構造体を形成するステップと、
（ｂ）前記構造体を、原子状酸素を使って前記Ｓｉ含有半導体多結晶領域の一部を酸化する側壁酸化プロセスにかけるステップと、
（ｃ）前記Ｓｉ含有基板と前記Ｓｉ含有半導体多結晶領域にドーパント・イオンを注入するステップと、
（ｄ）前記ドーパント・イオンを活性化するステップ
とを含む方法。 - ステップ（ａ）が、前記Ｓｉ含有基板の前記表面上に前記ゲート誘電体を形成するステップと、前記ゲート誘電体上にＳｉ含有半導体多結晶材料層を形成するステップと、前記Ｓｉ含有半導体多結晶材料層にレジストを塗布するステップと、前記レジストを所定パターンの放射線に露出するステップと、前記レジストのパターンを現像するステップと、エッチング・ステップにより、前記パターンを前記Ｓｉ含有半導体多結晶材料に転写するステップとを含む、請求項１に記載の方法。
- 前記ゲート誘電体が、付着プロセスによって、または熱成長プロセスによって形成される、請求項２に記載の方法。
- 前記Ｓｉ含有半導体多結晶材料層が、付着プロセスによって、またはエピタキシャル成長プロセスによって形成される、請求項２に記載の方法。
- 前記原子状酸素が、遊離基促進急速熱酸化プロセスによって、酸素プラズマによって、または不安定な含酸素ガスを分解することによって形成される、請求項１に記載の方法。
- ステップ（ｂ）が、実質的に多結晶粒の成長を抑制するように行われる、請求項１に記載の方法。
- 前記遊離基促進急速熱酸化プロセスが、酸素と水素の中で、約１３．３〜約６６６６Ｐａ（０．１〜約５０トル）の圧力で行われる、請求項５に記載の方法。
- 前記遊離基促進急速熱酸化プロセスが、約５００℃〜約９００℃の基板温度で、酸素約６７％と水素約３３％の中で、約１３３３Ｐａ（１０トル）の圧力で行われる、請求項７に記載の方法。
- 前記酸素プラズマが、含酸素ガス中で遠隔気体放電から形成される、請求項５に記載の方法。
- 前記酸素プラズマが、約６６６６Ｐａ（５０トル）未満の圧力で形成される、請求項９に記載の方法。
- 前記酸素プラズマが、ほぼ室温〜約１１００℃の基板温度で形成される、請求項９に記載の方法。
- 前記Ｓｉ含有半導体多結晶材料が、ポリシリコン、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣまたはＳｉ／ＳｉＧｅを含む、請求項１に記載の方法。
- 前記Ｓｉ含有半導体多結晶材料がポリシリコンである、請求項１２に記載の方法。
- Ｓｉ含有基板と、
前記Ｓｉ含有基板の表面上に形成されたゲート誘電体と、
前記ゲート誘電体の表面上に形成された、ドープドＳｉ含有半導体多結晶材料のパターン化領域であって、前記ドープドＳｉ含有多結晶材料領域は結晶粒径が約０．１μｍ以下であるパターン化領域と、
前記ドープドＳｉ含有半導体多結晶材料のパターン化領域の少なくとも側壁上に形成された熱酸化物層と、
前記Ｓｉ含有半導体多結晶材料のパターン化領域のまわりに、前記Ｓｉ含有基板内に形成された拡散領域であって、チャネル領域を介して互いに電気的に接触している拡散領域と
を含むＳｉ系ＭＩＳトランジスタ。 - 前記Ｓｉ含有基板が、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅおよびシリコン・オン・インシュレータからなる群から選択されるＳｉ含有半導体材料を含む、請求項１４に記載のＳｉ系ＭＩＳトランジスタ。
- 前記ゲート誘電体が、酸化物、窒化物、酸窒化物、またはこれらの混合物および多層である、請求項１４に記載のＳｉ系ＭＩＳトランジスタ。
- 前記熱酸化物の厚みが約１〜約２０ｎｍである、請求項１４に記載のＳｉ系ＭＩＳトランジスタ。
- 前記熱酸化物の厚みが約２〜約１０ｎｍである、請求項１７に記載のＳｉ系ＭＩＳトランジスタ。
- 前記熱酸化物が原子状酸素からなる、請求項１４に記載のＳｉ系ＭＩＳトランジスタ。
- 前記Ｓｉ含有半導体多結晶材料が、ポリシリコン、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、またはＳｉ／ＳｉＧｅを含む、請求項１４に記載のＳｉ系ＭＩＳトランジスタ。
- 前記Ｓｉ含有半導体多結晶材料がポリシリコンである、請求項２０に記載のＳｉ系ＭＩＳトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/905,233 US6566210B2 (en) | 2001-07-13 | 2001-07-13 | Method of improving gate activation by employing atomic oxygen enhanced oxidation |
| PCT/EP2002/008471 WO2003007359A1 (en) | 2001-07-13 | 2002-07-11 | Method of improving gate activation by employing atomic oxygen oxidation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004535077A true JP2004535077A (ja) | 2004-11-18 |
Family
ID=25420467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003513028A Pending JP2004535077A (ja) | 2001-07-13 | 2002-07-11 | 原子状酸素促進酸化（ａｔｏｍｉｃｏｘｙｇｅｎｅｎｈａｎｃｅｄｏｘｉｄａｔｉｏｎ）を使ってゲート活性化を改良する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6566210B2 (ja) |
| JP (1) | JP2004535077A (ja) |
| KR (1) | KR100550196B1 (ja) |
| CN (1) | CN1256758C (ja) |
| TW (1) | TW550752B (ja) |
| WO (1) | WO2003007359A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005159266A (ja) * | 2003-11-25 | 2005-06-16 | Macronix Internatl Co Ltd | Ｏｎｏ構造上に酸化物を形成するための方法 |
| WO2008041599A1 (fr) * | 2006-09-29 | 2008-04-10 | Tokyo Electron Limited | Procédé d'oxydation de plasma, support de stockage, et appareil de traitement par plasma |
| JP2009026777A (ja) * | 2007-07-17 | 2009-02-05 | Renesas Technology Corp | 半導体装置の製造方法 |
| WO2013105550A1 (ja) * | 2012-01-13 | 2013-07-18 | 独立行政法人産業技術総合研究所 | 半導体装置及びその製造方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972223B2 (en) * | 2001-03-15 | 2005-12-06 | Micron Technology, Inc. | Use of atomic oxygen process for improved barrier layer |
| US6861326B2 (en) * | 2001-11-21 | 2005-03-01 | Micron Technology, Inc. | Methods of forming semiconductor circuitry |
| US6982196B2 (en) | 2003-11-04 | 2006-01-03 | International Business Machines Corporation | Oxidation method for altering a film structure and CMOS transistor structure formed therewith |
| US7910429B2 (en) * | 2004-04-07 | 2011-03-22 | Promos Technologies, Inc. | Method of forming ONO-type sidewall with reduced bird's beak |
| KR100583609B1 (ko) | 2004-07-05 | 2006-05-26 | 삼성전자주식회사 | 반도체 장치의 게이트 구조물 제조방법 및 이를 이용한불휘발성 메모리 장치의 셀 게이트 구조물 제조방법 |
| DE102004054818B4 (de) * | 2004-11-12 | 2009-02-26 | Qimonda Ag | Verfahren zum reversiblen Oxidationsschutz von Mikro-Bauelementen |
| KR100632638B1 (ko) * | 2005-03-09 | 2006-10-12 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
| US7572741B2 (en) * | 2005-09-16 | 2009-08-11 | Cree, Inc. | Methods of fabricating oxide layers on silicon carbide layers utilizing atomic oxygen |
| KR100810071B1 (ko) * | 2006-09-29 | 2008-03-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| CN101207026B (zh) * | 2006-12-22 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的栅极形成方法 |
| CN101207027B (zh) * | 2006-12-22 | 2012-08-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的栅极形成方法 |
| US8247877B2 (en) * | 2009-08-31 | 2012-08-21 | International Business Machines Corporation | Structure with reduced fringe capacitance |
| US8741704B2 (en) | 2012-03-08 | 2014-06-03 | International Business Machines Corporation | Metal oxide semiconductor (MOS) device with locally thickened gate oxide |
| US9209344B2 (en) * | 2012-10-08 | 2015-12-08 | United Microelectronics Corp. | Method for forming doping region and method for forming MOS |
| CN103646863A (zh) * | 2013-12-02 | 2014-03-19 | 上海华力微电子有限公司 | 一种制作多晶硅栅的方法 |
| US10651039B2 (en) * | 2017-12-29 | 2020-05-12 | Texas Instruments Incorporated | Polysilicon gate formation in CMOS transistors |
| CN117334568A (zh) * | 2023-09-14 | 2024-01-02 | 中晶新源(上海)半导体有限公司 | 一种功率器件的形成方法及功率器件 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348865A (ja) * | 1986-08-19 | 1988-03-01 | Toshiba Corp | 半導体装置 |
| US4814291A (en) * | 1986-02-25 | 1989-03-21 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method of making devices having thin dielectric layers |
| JPH04287929A (ja) * | 1991-02-07 | 1992-10-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5612249A (en) * | 1996-05-14 | 1997-03-18 | Advanced Micro Devices, Inc. | Post-gate LOCOS |
| US5668028A (en) * | 1993-11-30 | 1997-09-16 | Sgs-Thomson Microelectronics, Inc. | Method of depositing thin nitride layer on gate oxide dielectric |
| JPH1126762A (ja) * | 1997-07-08 | 1999-01-29 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH1154630A (ja) * | 1997-08-07 | 1999-02-26 | Sony Corp | 半導体装置およびその製造方法 |
| JP2001015753A (ja) * | 1999-04-28 | 2001-01-19 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2765394B1 (fr) * | 1997-06-25 | 1999-09-24 | France Telecom | Procede d'obtention d'un transistor a grille en silicium-germanium |
| US6219299B1 (en) * | 2000-05-31 | 2001-04-17 | Micron Technology, Inc. | Programmable memory decode circuits with transistors with vertical gates |
-
2001
- 2001-07-13 US US09/905,233 patent/US6566210B2/en not_active Expired - Fee Related
-
2002
- 2002-07-11 JP JP2003513028A patent/JP2004535077A/ja active Pending
- 2002-07-11 CN CNB028136950A patent/CN1256758C/zh not_active Expired - Fee Related
- 2002-07-11 WO PCT/EP2002/008471 patent/WO2003007359A1/en active Application Filing
- 2002-07-11 KR KR1020037016106A patent/KR100550196B1/ko not_active IP Right Cessation
- 2002-07-12 TW TW091115526A patent/TW550752B/zh not_active IP Right Cessation
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4814291A (en) * | 1986-02-25 | 1989-03-21 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method of making devices having thin dielectric layers |
| JPS6348865A (ja) * | 1986-08-19 | 1988-03-01 | Toshiba Corp | 半導体装置 |
| JPH04287929A (ja) * | 1991-02-07 | 1992-10-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5668028A (en) * | 1993-11-30 | 1997-09-16 | Sgs-Thomson Microelectronics, Inc. | Method of depositing thin nitride layer on gate oxide dielectric |
| US5612249A (en) * | 1996-05-14 | 1997-03-18 | Advanced Micro Devices, Inc. | Post-gate LOCOS |
| JPH1126762A (ja) * | 1997-07-08 | 1999-01-29 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH1154630A (ja) * | 1997-08-07 | 1999-02-26 | Sony Corp | 半導体装置およびその製造方法 |
| JP2001015753A (ja) * | 1999-04-28 | 2001-01-19 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005159266A (ja) * | 2003-11-25 | 2005-06-16 | Macronix Internatl Co Ltd | Ｏｎｏ構造上に酸化物を形成するための方法 |
| JP4598421B2 (ja) * | 2003-11-25 | 2010-12-15 | 旺宏電子股▲ふん▼有限公司 | Ｏｎｏ構造上に酸化物を形成するための方法 |
| WO2008041599A1 (fr) * | 2006-09-29 | 2008-04-10 | Tokyo Electron Limited | Procédé d'oxydation de plasma, support de stockage, et appareil de traitement par plasma |
| US8043979B2 (en) | 2006-09-29 | 2011-10-25 | Tokyo Electron Limited | Plasma oxidizing method, storage medium, and plasma processing apparatus |
| JP5291467B2 (ja) * | 2006-09-29 | 2013-09-18 | 東京エレクトロン株式会社 | プラズマ酸化処理方法、記憶媒体、及び、プラズマ処理装置 |
| JP2009026777A (ja) * | 2007-07-17 | 2009-02-05 | Renesas Technology Corp | 半導体装置の製造方法 |
| WO2013105550A1 (ja) * | 2012-01-13 | 2013-07-18 | 独立行政法人産業技術総合研究所 | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1256758C (zh) | 2006-05-17 |
| TW550752B (en) | 2003-09-01 |
| CN1524288A (zh) | 2004-08-25 |
| WO2003007359A1 (en) | 2003-01-23 |
| KR100550196B1 (ko) | 2006-02-08 |
| KR20040012909A (ko) | 2004-02-11 |
| US20030010972A1 (en) | 2003-01-16 |
| US6566210B2 (en) | 2003-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6706581B1 (en) | Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices | |
| JP2004535077A (ja) | 原子状酸素促進酸化（ａｔｏｍｉｃｏｘｙｇｅｎｅｎｈａｎｃｅｄｏｘｉｄａｔｉｏｎ）を使ってゲート活性化を改良する方法 | |
| US6444592B1 (en) | Interfacial oxidation process for high-k gate dielectric process integration | |
| JP4128574B2 (ja) | 半導体装置の製造方法 | |
| KR101446331B1 (ko) | 반도체 소자의 제조 방법 | |
| US6953727B2 (en) | Manufacture method of semiconductor device with gate insulating films of different thickness | |
| US6440807B1 (en) | Surface engineering to prevent EPI growth on gate poly during selective EPI processing | |
| JP4919586B2 (ja) | 半導体装置およびその製造方法 | |
| US7718506B2 (en) | Isolation structure for MOS transistor and method for forming the same | |
| KR102256421B1 (ko) | 비-휘발성 전하 트랩 메모리 디바이스들 및 로직 cmos 디바이스들의 집적 | |
| US20080233692A1 (en) | Method and System for Forming a Controllable Gate Oxide | |
| US6514843B2 (en) | Method of enhanced oxidation of MOS transistor gate corners | |
| JP5268829B2 (ja) | 半導体装置 | |
| JP2001332547A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2004319952A (ja) | 半導体装置およびその製造方法 | |
| JP2005079308A (ja) | 半導体装置の製造方法 | |
| JP4040602B2 (ja) | 半導体装置 | |
| JP2005158998A (ja) | 半導体装置の製造方法 | |
| JP2010123669A (ja) | 半導体装置およびその製造方法 | |
| JP2006054391A (ja) | 半導体装置の製造方法 | |
| JP2006066503A (ja) | 半導体装置およびその製造方法 | |
| JP2006108251A (ja) | 半導体装置の製造方法 | |
| JP2005064315A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2004221309A (ja) | 半導体装置及びその製造方法 | |
| JP2000349167A (ja) | 半導体装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060901 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070910 |
|
| RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20070928 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070928 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071207 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080325 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080620 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080730 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080905 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20110215 |