JPS6348865A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6348865A JPS6348865A JP19202586A JP19202586A JPS6348865A JP S6348865 A JPS6348865 A JP S6348865A JP 19202586 A JP19202586 A JP 19202586A JP 19202586 A JP19202586 A JP 19202586A JP S6348865 A JPS6348865 A JP S6348865A
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- gate electrode
- gate
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は例えば、絶縁ゲート型電界効果トランジスタな
どに利用できる半導体装置に関する。
どに利用できる半導体装置に関する。
（従来の技術）
従来の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）は、第２図（２−１）に示すように、ゲート電極と
なるゲート用シリコン酸化膜２を形成したＰ型半導体基
板１にＶＣＤ法で付着させた多結晶シリコン３，２を用
い、シート抵抗の低減化のためリン拡散を行ったものが
知られている。
Ｔ）は、第２図（２−１）に示すように、ゲート電極と
なるゲート用シリコン酸化膜２を形成したＰ型半導体基
板１にＶＣＤ法で付着させた多結晶シリコン３，２を用
い、シート抵抗の低減化のためリン拡散を行ったものが
知られている。
例えば、０．４−の多結晶シリコン９００℃、６０分の
リン拡散を行うと第２図（２−２）で示すように、多結
晶シリコンの境界３．３が生じ、得られる多結晶シリコ
ン結晶粒３．４の平均粒径は０．４−になる。
リン拡散を行うと第２図（２−２）で示すように、多結
晶シリコンの境界３．３が生じ、得られる多結晶シリコ
ン結晶粒３．４の平均粒径は０．４−になる。
この場合ゲートｆｆ電極の断面を見ると、上から下まで
貫−で−層の単結晶シリコンになっている箇所が存在す
る。ゲートｆｆ１ｌ形成後ソース・ドレイン拡散層形成
のためゲートＷ電極をマスクに１型ＭＯ５ＦＥＴではＩ
型原子を（Ｉ ＝ｎ ｅ ｐ）イオン注入する。第２図
（２−３）に示すように、例えばｎ型ＭＯ３ＦＥＴで、
ヒ素（矢印３，５の方向よりヒ素イオン注入する）を加
速電圧を４０〜５０ＫａＶ 、 ドーズ量を１〜５ Ｘ
１０１ｓａｔ＋＋＋ｓ／ａＪでイオン注入する。この
時ゲート電極の多結晶シリコン中、上から下まで貫−の
単結晶になっており、かつ注入イオンがチャンネリング
を起こす面方位にある箇所で注入イオンがゲート電極中
を深く侵入し、基板に一部達する。こうしてＭＯＳＦＥ
Ｔのチャンネル部の一部が基板と反対の、ソース・ドレ
イン部と同じ拡散層になり、ＭＯＳＦＥＴの電気的特性
の劣化をもたらす（しきい値電圧の低下）、この効果は
ＭＯＳＦＥＴのチャンネル長が１．５μｓ以下になると
大きくなり、ＭＯＳＦＥＴを用いたＬＳＩの電気特性の
劣化をもたらす、この時の特性は第３図および第４図に
示す。
貫−で−層の単結晶シリコンになっている箇所が存在す
る。ゲートｆｆ１ｌ形成後ソース・ドレイン拡散層形成
のためゲートＷ電極をマスクに１型ＭＯ５ＦＥＴではＩ
型原子を（Ｉ ＝ｎ ｅ ｐ）イオン注入する。第２図
（２−３）に示すように、例えばｎ型ＭＯ３ＦＥＴで、
ヒ素（矢印３，５の方向よりヒ素イオン注入する）を加
速電圧を４０〜５０ＫａＶ 、 ドーズ量を１〜５ Ｘ
１０１ｓａｔ＋＋＋ｓ／ａＪでイオン注入する。この
時ゲート電極の多結晶シリコン中、上から下まで貫−の
単結晶になっており、かつ注入イオンがチャンネリング
を起こす面方位にある箇所で注入イオンがゲート電極中
を深く侵入し、基板に一部達する。こうしてＭＯＳＦＥ
Ｔのチャンネル部の一部が基板と反対の、ソース・ドレ
イン部と同じ拡散層になり、ＭＯＳＦＥＴの電気的特性
の劣化をもたらす（しきい値電圧の低下）、この効果は
ＭＯＳＦＥＴのチャンネル長が１．５μｓ以下になると
大きくなり、ＭＯＳＦＥＴを用いたＬＳＩの電気特性の
劣化をもたらす、この時の特性は第３図および第４図に
示す。
（発明が解決しようとする問題点）
以上述べてきたように、ゲート電極に多結晶シリコンを
使用し、ゲート電極の低抵抗化のためリン拡散を行うと
、多結晶シリコンの結晶粒径が大きくなる。するとゲー
ト電極マスクのイオン注入時にゲート電極中をチャンネ
リングにより注入イオンが基板に達し、 ＭＯＳＦＥＴ
の特性の劣化が起こる。
使用し、ゲート電極の低抵抗化のためリン拡散を行うと
、多結晶シリコンの結晶粒径が大きくなる。するとゲー
ト電極マスクのイオン注入時にゲート電極中をチャンネ
リングにより注入イオンが基板に達し、 ＭＯＳＦＥＴ
の特性の劣化が起こる。
（問題点を解決するための手段）
本発明は多結晶のゲート電極の結晶粒径の大きさをゲー
ト膜厚より小さくし、イオンチャンネリングを防ぎ、Ｍ
ＯＳＦＥＴの特性劣化を防ぐことを特徴とするものであ
る。
ト膜厚より小さくし、イオンチャンネリングを防ぎ、Ｍ
ＯＳＦＥＴの特性劣化を防ぐことを特徴とするものであ
る。
（作 用）
イオン注入したイオンのゲート電極へのチャンネリング
によるＭＯＳＦＥＴの特性劣化は、多結晶ゲート電極の
結晶粒径に強く依存する。結晶粒径が大きくなるとゲー
ト電極中のイオンの侵入は起きやすくなり、ある確率で
ゲート下の基板が基板と反対の電導性拡散層となる、−
芳、結晶粒径の最大の大きさのものをゲート膜厚の半分
以下に抑えるとこの現象を防ぐことができる。
によるＭＯＳＦＥＴの特性劣化は、多結晶ゲート電極の
結晶粒径に強く依存する。結晶粒径が大きくなるとゲー
ト電極中のイオンの侵入は起きやすくなり、ある確率で
ゲート下の基板が基板と反対の電導性拡散層となる、−
芳、結晶粒径の最大の大きさのものをゲート膜厚の半分
以下に抑えるとこの現象を防ぐことができる。
（実施例）
以下本発明の実施例について詳細に説明する。
第１図は本発明による半導体装置の製造手順を示してい
る。Ｐ型半導体基板１の上にゲート酸化膜を第１図（１
−１）に示すようにＣＶＤ法でｎ型不純物（ヒ素又はリ
ン）を第１図（１−２）に示すように、ドープされた多
結晶シリコン３，１を４０００人蒸着２せ、これをゲー
トｍｉとして利用する。
る。Ｐ型半導体基板１の上にゲート酸化膜を第１図（１
−１）に示すようにＣＶＤ法でｎ型不純物（ヒ素又はリ
ン）を第１図（１−２）に示すように、ドープされた多
結晶シリコン３，１を４０００人蒸着２せ、これをゲー
トｍｉとして利用する。
ｎ型不純物がドープされているので低抵抗化されており
、多結晶シリコンへのリン拡散をする必要がない。 よ
って結晶粒径は小さく０．１−以下である。このゲート
材料をレジストをマスクとしてエツチングしゲート電極
３を形成する。
、多結晶シリコンへのリン拡散をする必要がない。 よ
って結晶粒径は小さく０．１−以下である。このゲート
材料をレジストをマスクとしてエツチングしゲート電極
３を形成する。
例えば、第１図（１−３）に示すように、ソース・ドレ
イン拡散層４はゲート電極マスクにイオン注入で形成す
るが、ゲート電極の多結晶シリコンの結晶粒径が最大で
０．１−以下なのでゲート電極中に入ったイオンはチャ
ンネリングを起こさず、途中で止まり、基板に達するこ
とはない。
イン拡散層４はゲート電極マスクにイオン注入で形成す
るが、ゲート電極の多結晶シリコンの結晶粒径が最大で
０．１−以下なのでゲート電極中に入ったイオンはチャ
ンネリングを起こさず、途中で止まり、基板に達するこ
とはない。
以上述べたように、本発明によれば、ゲート電極の結晶
粒径を最大のものでもゲート膜厚の半分以下にすること
、ゲートマスクのイオン注入時にチャンネリング効果に
よる注入イオンのゲート下の基板への侵入を防ぐことが
できる。
粒径を最大のものでもゲート膜厚の半分以下にすること
、ゲートマスクのイオン注入時にチャンネリング効果に
よる注入イオンのゲート下の基板への侵入を防ぐことが
できる。
これによりＭＯＳＦＥＴの特性劣化を防ぐことができる
。
。
第１図は本発明の一実施例の製造工程を示す断面図、第
２図は本発明の他の実施例を示す断面図、第３図および
第４図は特性図である。 １・・・Ｐ型半専体基板。 ２・・・ゲート用シリコン酸化膜、 ３．１・・・ヒ素、リンをドープした５ｉｎ４ガスによ
るＣＩ／Ｄ法で付着した多結晶シリコン、３．２・・・
不純物をドープしないＣＶＤ法で付着した多結晶シリコ
ン。 ４・・・ソース又はドレインの拡散層領域。 ５・・・ヒ素イオン注入時にチャンネリングによりゲー
ト電極下に形成されたｎ型拡散層。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 ７３．３ ３．！５づノノノノノ／ノ／ Ｃ： 第 ３ 図 ０．１ ０．２ ０．ヨ ０３ ０．Δケート懺し塙ｄ
又゛ダ子灼的砧晶廻埴 （７ａｒａ）ｔＦＯ１ｙ＝０４
／ｊＪ １４ 図
２図は本発明の他の実施例を示す断面図、第３図および
第４図は特性図である。 １・・・Ｐ型半専体基板。 ２・・・ゲート用シリコン酸化膜、 ３．１・・・ヒ素、リンをドープした５ｉｎ４ガスによ
るＣＩ／Ｄ法で付着した多結晶シリコン、３．２・・・
不純物をドープしないＣＶＤ法で付着した多結晶シリコ
ン。 ４・・・ソース又はドレインの拡散層領域。 ５・・・ヒ素イオン注入時にチャンネリングによりゲー
ト電極下に形成されたｎ型拡散層。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 ７３．３ ３．！５づノノノノノ／ノ／ Ｃ： 第 ３ 図 ０．１ ０．２ ０．ヨ ０３ ０．Δケート懺し塙ｄ
又゛ダ子灼的砧晶廻埴 （７ａｒａ）ｔＦＯ１ｙ＝０４
／ｊＪ １４ 図
Claims (4)
- （１）電極を多結晶薄膜で形成してなるものにおいて、
前記多結晶薄膜内の結晶粒径が前記電極の膜厚の半分以
下としたことを特徴とする半導体装置。 - （２）多結晶薄膜内の結晶粒径が、最大の粒径でも前記
電極の膜厚の半分以下としたことを特徴とする特許請求
の範囲第１項記載の半導体装置。 - （３）電極を絶縁ゲート型電界効果トランジスタのゲー
ト電極としたことを特徴とする特許請求の範囲第１項記
載の半導体装置。 - （４）電極を絶縁ゲート型電界効果キャパシタのゲート
電極としたことを特徴とする特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19202586A JPS6348865A (ja) | 1986-08-19 | 1986-08-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19202586A JPS6348865A (ja) | 1986-08-19 | 1986-08-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6348865A true JPS6348865A (ja) | 1988-03-01 |
Family
ID=16284343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19202586A Pending JPS6348865A (ja) | 1986-08-19 | 1986-08-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6348865A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381032A (en) * | 1990-11-19 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a gate electrode of polycrystal layer and a method of manufacturing thereof |
| JP2000208642A (ja) * | 1999-01-12 | 2000-07-28 | Hyundai Electronics Ind Co Ltd | デュアルゲ―トｍｏｓトランジスタの製造方法。 |
| JP2004535077A (ja) * | 2001-07-13 | 2004-11-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 原子状酸素促進酸化（ａｔｏｍｉｃｏｘｙｇｅｎｅｎｈａｎｃｅｄｏｘｉｄａｔｉｏｎ）を使ってゲート活性化を改良する方法 |
-
1986
- 1986-08-19 JP JP19202586A patent/JPS6348865A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381032A (en) * | 1990-11-19 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a gate electrode of polycrystal layer and a method of manufacturing thereof |
| JP2000208642A (ja) * | 1999-01-12 | 2000-07-28 | Hyundai Electronics Ind Co Ltd | デュアルゲ―トｍｏｓトランジスタの製造方法。 |
| JP2004535077A (ja) * | 2001-07-13 | 2004-11-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 原子状酸素促進酸化（ａｔｏｍｉｃｏｘｙｇｅｎｅｎｈａｎｃｅｄｏｘｉｄａｔｉｏｎ）を使ってゲート活性化を改良する方法 |
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