JPH0521735A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0521735A JPH0521735A JP3197248A JP19724891A JPH0521735A JP H0521735 A JPH0521735 A JP H0521735A JP 3197248 A JP3197248 A JP 3197248A JP 19724891 A JP19724891 A JP 19724891A JP H0521735 A JPH0521735 A JP H0521735A
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- JP
- Japan
- Prior art keywords
- ions
- gate electrode
- film
- ion
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ゲート電極下において不純物層間のパンチスル
ーが生じにくい半導体装置を製造する。 【構成】ポリサイド膜１７をゲート電極のパターンに加
工し、このポリサイド膜１７をマスクにしてＮ+ イオン
２７をＳｉ基板１１にイオン注入してから、ｐチャネル
ＭＯＳトランジスタのソース・ドレインを形成するため
のＢ+ イオン３２を、ポリサイド膜１７をマスクにして
Ｓｉ基板１１にイオン注入する。このため、Ｂ+ イオン
３２をアニールで拡散させることによってソース・ドレ
インを形成する際に、Ｎ+ イオン２７がＢ+ イオン３２
の拡散を抑制し、ソース・ドレインの拡がりが抑制され
る。
ーが生じにくい半導体装置を製造する。 【構成】ポリサイド膜１７をゲート電極のパターンに加
工し、このポリサイド膜１７をマスクにしてＮ+ イオン
２７をＳｉ基板１１にイオン注入してから、ｐチャネル
ＭＯＳトランジスタのソース・ドレインを形成するため
のＢ+ イオン３２を、ポリサイド膜１７をマスクにして
Ｓｉ基板１１にイオン注入する。このため、Ｂ+ イオン
３２をアニールで拡散させることによってソース・ドレ
インを形成する際に、Ｎ+ イオン２７がＢ+ イオン３２
の拡散を抑制し、ソース・ドレインの拡がりが抑制され
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、Ｍ
ＯＳ型半導体装置の製造方法に関するものである。
ＯＳ型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタの製造に際しては、
一般に、ゲート電極をマスクにして不純物を半導体基板
に導入することによって、不純物層であるソース・ドレ
インをゲート電極に対して自己整合的に形成している。
一般に、ゲート電極をマスクにして不純物を半導体基板
に導入することによって、不純物層であるソース・ドレ
インをゲート電極に対して自己整合的に形成している。
【０００３】ところが、特に、ｐチャネルＭＯＳトラン
ジスタのソース・ドレインを形成するための不純物とし
て一般的に用いられているＢ（ボロン）は、Ｓｉ中にお
ける拡散係数が大きい。このため、ＭＯＳトランジスタ
が微細化されてゲート長がサブミクロンオーダになって
くると、ゲート電極下へのＢの側方拡散によるパンチス
ルーが深刻になってきている。この様なパンチスルーを
防止するために、半導体基板と同一導電型の不純物をゲ
ート電極下の深い位置へ導入する等の対策が行われてい
る。
ジスタのソース・ドレインを形成するための不純物とし
て一般的に用いられているＢ（ボロン）は、Ｓｉ中にお
ける拡散係数が大きい。このため、ＭＯＳトランジスタ
が微細化されてゲート長がサブミクロンオーダになって
くると、ゲート電極下へのＢの側方拡散によるパンチス
ルーが深刻になってきている。この様なパンチスルーを
防止するために、半導体基板と同一導電型の不純物をゲ
ート電極下の深い位置へ導入する等の対策が行われてい
る。
【０００４】
【発明が解決しようとする課題】しかし、上述の様な対
策を行っても、パンチスルーを確実に防止することが困
難になってきている。従って本発明は、パンチスルーが
生じにくい半導体装置を製造する方法を提供することを
目的としている。
策を行っても、パンチスルーを確実に防止することが困
難になってきている。従って本発明は、パンチスルーが
生じにくい半導体装置を製造する方法を提供することを
目的としている。
【０００５】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、ゲート電極１７のパターニング後に、不
純物層を形成する不純物３２の拡散を抑制する物質２７
を、前記ゲート電極１７をマスクにして半導体基板１１
に導入し、前記ゲート電極１７をマスクにして前記不純
物３２を前記半導体基板１１に導入する。
の製造方法は、ゲート電極１７のパターニング後に、不
純物層を形成する不純物３２の拡散を抑制する物質２７
を、前記ゲート電極１７をマスクにして半導体基板１１
に導入し、前記ゲート電極１７をマスクにして前記不純
物３２を前記半導体基板１１に導入する。
【０００６】
【作用】本発明による半導体装置の製造方法では、不純
物３２の拡散を抑制する物質２７によって、不純物層の
接合位置を制御することができ、ゲート電極１７下への
不純物層の拡がりも抑制することができる。
物３２の拡散を抑制する物質２７によって、不純物層の
接合位置を制御することができ、ゲート電極１７下への
不純物層の拡がりも抑制することができる。
【０００７】
【実施例】以下、ＣＭＯＳトランジスタの製造に適用し
た本発明の一実施例を、図１〜６を参照しながら説明す
る。
た本発明の一実施例を、図１〜６を参照しながら説明す
る。
【０００８】本実施例では、図１に示す様に、Ｓｉ基板
１１の素子分離領域にチャネルストッパ１２とＳｉＯ2
膜１３とを形成した後、素子活性領域の表面にゲート酸
化膜であるＳｉＯ2 膜１４を形成する。そして、ｐ型の
不純物をドープした多結晶Ｓｉ膜１５とタングステンシ
リサイド膜やモリブデンシリサイド膜等であるシリサイ
ド膜１６とから成るポリサイド膜１７を形成する。
１１の素子分離領域にチャネルストッパ１２とＳｉＯ2
膜１３とを形成した後、素子活性領域の表面にゲート酸
化膜であるＳｉＯ2 膜１４を形成する。そして、ｐ型の
不純物をドープした多結晶Ｓｉ膜１５とタングステンシ
リサイド膜やモリブデンシリサイド膜等であるシリサイ
ド膜１６とから成るポリサイド膜１７を形成する。
【０００９】次に、図２に示す様に、ｐチャネルＭＯＳ
トランジスタを形成するための領域２１とｎチャネルＭ
ＯＳトランジスタを形成するための領域２２とのうち
で、領域２２のみをレジスト２３で覆い、領域２１は露
出させる。
トランジスタを形成するための領域２１とｎチャネルＭ
ＯＳトランジスタを形成するための領域２２とのうち
で、領域２２のみをレジスト２３で覆い、領域２１は露
出させる。
【００１０】次に、図３に示す様に、レジスト２３をマ
スクにして、多結晶Ｓｉ膜１５にＮ + イオン２４をイオ
ン注入する。この時、濃度プロファイル２５で示す様
に、シリサイド膜１６の表面からのＮ+ イオン２４の投
影飛程が多結晶Ｓｉ膜１５の底部近傍に位置する様な加
速エネルギを用いる。
スクにして、多結晶Ｓｉ膜１５にＮ + イオン２４をイオ
ン注入する。この時、濃度プロファイル２５で示す様
に、シリサイド膜１６の表面からのＮ+ イオン２４の投
影飛程が多結晶Ｓｉ膜１５の底部近傍に位置する様な加
速エネルギを用いる。
【００１１】次に、図４に示す様に、レジスト２３を除
去し、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭ
ＯＳトランジスタの夫々のゲート電極のパターンに、ポ
リサイド膜１７を加工する。
去し、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭ
ＯＳトランジスタの夫々のゲート電極のパターンに、ポ
リサイド膜１７を加工する。
【００１２】次に、図５に示す様に、再び、領域２２の
みをレジスト２６で覆い、領域２１を露出させる。そし
て今度は、レジスト２６とＳｉＯ2 膜１３と領域２１の
ポリサイド膜１７とをマスクにして、領域２１のＳｉ基
板１１にＮ+ イオン２７を１０12ｃｍ-2のオーダのドー
ズ量にイオン注入する。この時、濃度プロファイル３１
で示す様に、Ｓｉ基板１１の表面からのＮ+ イオン２７
の投影飛程がｐチャネルＭＯＳトランジスタのソース・
ドレインの接合深さに一致する様な加速エネルギを用い
る。
みをレジスト２６で覆い、領域２１を露出させる。そし
て今度は、レジスト２６とＳｉＯ2 膜１３と領域２１の
ポリサイド膜１７とをマスクにして、領域２１のＳｉ基
板１１にＮ+ イオン２７を１０12ｃｍ-2のオーダのドー
ズ量にイオン注入する。この時、濃度プロファイル３１
で示す様に、Ｓｉ基板１１の表面からのＮ+ イオン２７
の投影飛程がｐチャネルＭＯＳトランジスタのソース・
ドレインの接合深さに一致する様な加速エネルギを用い
る。
【００１３】次に、図６に示す様に、レジスト２６とＳ
ｉＯ2 膜１３と領域２１のポリサイド膜１７とをマスク
にして、領域２１のＳｉ基板１１にＢ+ イオン３２をイ
オン注入する。その後、レジスト２６を除去し、今度は
領域２１のみをレジストで覆い、領域２２を露出させ
る。そして、そのレジストとＳｉＯ2 膜１３と領域２２
のポリサイド膜１７とをマスクにして、領域２２のＳｉ
基板１１にＰｈｏｓ+ イオン等をイオン注入する。
ｉＯ2 膜１３と領域２１のポリサイド膜１７とをマスク
にして、領域２１のＳｉ基板１１にＢ+ イオン３２をイ
オン注入する。その後、レジスト２６を除去し、今度は
領域２１のみをレジストで覆い、領域２２を露出させ
る。そして、そのレジストとＳｉＯ2 膜１３と領域２２
のポリサイド膜１７とをマスクにして、領域２２のＳｉ
基板１１にＰｈｏｓ+ イオン等をイオン注入する。
【００１４】そして更に、Ｓｉ基板１１にイオン注入し
たＢ+ イオン３２やＰｈｏｓ+ イオン等をアニールで拡
散させることによってｐチャネルＭＯＳトランジスタ及
びｎチャネルＭＯＳトランジスタの夫々のソース・ドレ
インを形成する等の従来公知の工程を実行して、ＣＭＯ
Ｓトランジスタを完成させる。
たＢ+ イオン３２やＰｈｏｓ+ イオン等をアニールで拡
散させることによってｐチャネルＭＯＳトランジスタ及
びｎチャネルＭＯＳトランジスタの夫々のソース・ドレ
インを形成する等の従来公知の工程を実行して、ＣＭＯ
Ｓトランジスタを完成させる。
【００１５】以上の様な本実施例では、Ｓｉ基板１１に
イオン注入したＢ+ イオン３２をアニールで拡散させる
ことによってｐチャネルＭＯＳトランジスタのソース・
ドレインを形成する際に、既にＳｉ基板１１中にイオン
注入してあるＮ+ イオン２７がＢ+ イオン３２の拡散を
抑制する。このため、本実施例で製造したＣＭＯＳトラ
ンジスタでは、ｐチャネルＭＯＳトランジスタのソース
・ドレインの拡がりが抑制されており、パンチスルーが
生じにくい。
イオン注入したＢ+ イオン３２をアニールで拡散させる
ことによってｐチャネルＭＯＳトランジスタのソース・
ドレインを形成する際に、既にＳｉ基板１１中にイオン
注入してあるＮ+ イオン２７がＢ+ イオン３２の拡散を
抑制する。このため、本実施例で製造したＣＭＯＳトラ
ンジスタでは、ｐチャネルＭＯＳトランジスタのソース
・ドレインの拡がりが抑制されており、パンチスルーが
生じにくい。
【００１６】なお、Ｎ+ イオン２７のドーズ量が既述の
様な１０12ｃｍ-2のオーダであれば、このＮ+ イオン２
７がドナーまたはアクセプタとしてｐチャネルＭＯＳト
ランジスタの特性に影響を与えることはない。また、Ｂ
+ イオン３２の代わりにＢＦ2 + イオンを用いることも
でき、Ｎ+ イオン２７の代わりにＦ+ イオンを用いるこ
ともできる。更に、Ｎ+ イオン２７のイオン注入時の加
速エネルギやドーズ量や入射角度等を調整することによ
って、ｐチャネルＭＯＳトランジスタのソース・ドレイ
ンの接合位置を制御することができる。
様な１０12ｃｍ-2のオーダであれば、このＮ+ イオン２
７がドナーまたはアクセプタとしてｐチャネルＭＯＳト
ランジスタの特性に影響を与えることはない。また、Ｂ
+ イオン３２の代わりにＢＦ2 + イオンを用いることも
でき、Ｎ+ イオン２７の代わりにＦ+ イオンを用いるこ
ともできる。更に、Ｎ+ イオン２７のイオン注入時の加
速エネルギやドーズ量や入射角度等を調整することによ
って、ｐチャネルＭＯＳトランジスタのソース・ドレイ
ンの接合位置を制御することができる。
【００１７】また、上述の様な本実施例では、多結晶Ｓ
ｉ膜１５にＮ+ イオン２４をイオン注入しているので、
本願の出願人が特願平２−２８２７９８号においても提
案した様に、多結晶Ｓｉ膜１５中のｐ型不純物であるＢ
等が後のアニールによってＳｉＯ2 膜１４を貫通してＳ
ｉ基板１１へ達するのがＮ+ イオン２４によって抑制さ
れている。このため、このＣＭＯＳトランジスタでは、
閾値電圧等が所望の値に制御されている。
ｉ膜１５にＮ+ イオン２４をイオン注入しているので、
本願の出願人が特願平２−２８２７９８号においても提
案した様に、多結晶Ｓｉ膜１５中のｐ型不純物であるＢ
等が後のアニールによってＳｉＯ2 膜１４を貫通してＳ
ｉ基板１１へ達するのがＮ+ イオン２４によって抑制さ
れている。このため、このＣＭＯＳトランジスタでは、
閾値電圧等が所望の値に制御されている。
【００１８】
【発明の効果】本発明による半導体装置の製造方法で
は、不純物層の接合位置を制御することができ、ゲート
電極下への不純物層の拡がりも抑制することができるの
で、ゲート電極下において不純物層間のパンチスルーが
生じにくい半導体装置を製造することができる。
は、不純物層の接合位置を制御することができ、ゲート
電極下への不純物層の拡がりも抑制することができるの
で、ゲート電極下において不純物層間のパンチスルーが
生じにくい半導体装置を製造することができる。
【図１】本発明の一実施例の一部を示す側断面図であ
る。
る。
【図２】図１に続く工程を示す側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】図４に続く工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
１１ Ｓｉ基板 １７ ポリサイド膜 ２７ Ｎ+ イオン ３２ Ｂ+ イオン
Claims (1)
- 【特許請求の範囲】 【請求項１】ゲート電極のパターニング後に、不純物層
を形成する不純物の拡散を抑制する物質を、前記ゲート
電極をマスクにして半導体基板に導入し、 前記ゲート電極をマスクにして前記不純物を前記半導体
基板に導入する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197248A JPH0521735A (ja) | 1991-07-11 | 1991-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197248A JPH0521735A (ja) | 1991-07-11 | 1991-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521735A true JPH0521735A (ja) | 1993-01-29 |
Family
ID=16371313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197248A Pending JPH0521735A (ja) | 1991-07-11 | 1991-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521735A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103738A (ja) * | 1993-09-02 | 2008-05-01 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2011029661A (ja) * | 1993-09-02 | 2011-02-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
-
1991
- 1991-07-11 JP JP3197248A patent/JPH0521735A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103738A (ja) * | 1993-09-02 | 2008-05-01 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2011029661A (ja) * | 1993-09-02 | 2011-02-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
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