JPH0338839A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は金属、酸化物、半導体(以下MOSと呼ぶ)
型半導体装置の製造方法に関する。
型半導体装置の製造方法に関する。
(発明の概要)
Nヂャ不ルMOS型トランジスタのゲート電極を形成し
た後に、トランジスタのソース・ドレインの側壁に窒素
または酸素をイオン打ち込みし、ソース・ドレインの横
方向拡散を防止すると共にソース・ドレインの空乏層の
伸びを抑制する。
た後に、トランジスタのソース・ドレインの側壁に窒素
または酸素をイオン打ち込みし、ソース・ドレインの横
方向拡散を防止すると共にソース・ドレインの空乏層の
伸びを抑制する。
第3図に示す様に、NヂャネルMOS型トランジスクは
、ゲート電極23が形成された後にBF2あるいはB(
ポロン)がイオン注入され、自己整合的にソース・ドレ
イン領域24.25が形成される。
、ゲート電極23が形成された後にBF2あるいはB(
ポロン)がイオン注入され、自己整合的にソース・ドレ
イン領域24.25が形成される。
その後ソース・ドレイン領域24.25の活性化のため
の熱処理によりソース・ドレイン領域24.25はわず
かに拡散していく。
の熱処理によりソース・ドレイン領域24.25はわず
かに拡散していく。
〔発明が解決しようとする課題]
第3図に示す様に、ソース・ドレイン24.25に電圧
を印加すると空乏N2Gが発生し、電界を大きくするに
従い空乏層幅dが増大する。近年の半導体デバイスの縮
小化に従い、ゲート電極の長さlが小さくなり、Nヂャ
ネルMOS型トランジスタではgが2.0 μmより短
くなるとソースとドレインの空乏層が直接つながって大
きな電流が流れるようになり、トランジスタとしての特
性を示さなくなる。
を印加すると空乏N2Gが発生し、電界を大きくするに
従い空乏層幅dが増大する。近年の半導体デバイスの縮
小化に従い、ゲート電極の長さlが小さくなり、Nヂャ
ネルMOS型トランジスタではgが2.0 μmより短
くなるとソースとドレインの空乏層が直接つながって大
きな電流が流れるようになり、トランジスタとしての特
性を示さなくなる。
本発明はこの欠点を解消した半導体装置の製造方法を提
供することを目的とする。
供することを目的とする。
本発明は上記目的を達成するために、下記の方法を採用
した。即ち、NチャネルMO5型トランジスタの製造方
法において、ゲート電極を形成する工程と、P型のシリ
コン基板内に窒素または酸素のイオン打ち込みを行う工
程と、N型の不純物層を前記シリコン基板内に作りソー
ス・ドレインを形成する工程と、から成る事を特徴とす
る半導体装置の製造方法である。
した。即ち、NチャネルMO5型トランジスタの製造方
法において、ゲート電極を形成する工程と、P型のシリ
コン基板内に窒素または酸素のイオン打ち込みを行う工
程と、N型の不純物層を前記シリコン基板内に作りソー
ス・ドレインを形成する工程と、から成る事を特徴とす
る半導体装置の製造方法である。
(作用〕
窒素または酸素がイオン注入された層は高抵抗の領域と
なるので、ソースおよびドレインの空乏層の拡がりが抑
制される。従って2.0μmより短いゲート電極を有す
るNチャネルMOS型トランジスタを形成できる。
なるので、ソースおよびドレインの空乏層の拡がりが抑
制される。従って2.0μmより短いゲート電極を有す
るNチャネルMOS型トランジスタを形成できる。
〔実施例〕
第1図をもとに本発明の実施例を詳細に説明する。第1
図(alに示す様にシリコン(Si)などの半導体基板
■の上にゲート絶縁膜2を形成した後、ゲート電極3を
形成する。(半導体基板1は、ノリコンの場合はP型シ
リコンまたはN型ソリコン内に形成されPウェルである
。)またゲート絶縁IIJ2は、シリコン酸化膜が一般
的であるが、シリコン窒化膜やシリコン酸窒化膜やこれ
らの多層膜などの他の絶縁膜でも良い。さらにゲート電
極3は、多結晶シリコン膜や金属膜やポリサイド膜など
である。
図(alに示す様にシリコン(Si)などの半導体基板
■の上にゲート絶縁膜2を形成した後、ゲート電極3を
形成する。(半導体基板1は、ノリコンの場合はP型シ
リコンまたはN型ソリコン内に形成されPウェルである
。)またゲート絶縁IIJ2は、シリコン酸化膜が一般
的であるが、シリコン窒化膜やシリコン酸窒化膜やこれ
らの多層膜などの他の絶縁膜でも良い。さらにゲート電
極3は、多結晶シリコン膜や金属膜やポリサイド膜など
である。
次に第1図(blに示す様に窒素(N)または酸素(0
)をイオン注入する。ゲート電極3をマスクにしてイオ
ン注入されるのでゲート電極3の直下のチャネルにはN
またはOはイオン注入されない。
)をイオン注入する。ゲート電極3をマスクにしてイオ
ン注入されるのでゲート電極3の直下のチャネルにはN
またはOはイオン注入されない。
またゲート電極3にイオン注入しない時はゲート電極3
上にフォトレジスト等を残しておいても良い。さてこの
時のイオン注入の飛程(Rp)は半導体基板lの表面か
ら将来ソース・ドレインの空乏層がのびる領域の深さに
相当する距離で良い。
上にフォトレジスト等を残しておいても良い。さてこの
時のイオン注入の飛程(Rp)は半導体基板lの表面か
ら将来ソース・ドレインの空乏層がのびる領域の深さに
相当する距離で良い。
例えば、ソース・ドレインの拡散深さが0.3μmであ
れば、イオン注入の飛程は0.3 μm上0.05tt
mが良い。もちろん、この範囲から外れても効果は小さ
くなるがソースとドイレンの空乏層が接触する現象を防
止する事はできる。またNまたはOのイオン注入量は多
ければ多いぼど空乏層の伸びの防止には効果があるが、
イオン注入によるダメソジが発生する事および余りに絶
縁膜に近くなる事によりリーク電流の増大や易動度の低
下を引き起こすので望ましくはない。従ってNまたは0
のイオン注入量は1×lO■/cdから5X10ISa
aの範囲が良い。
れば、イオン注入の飛程は0.3 μm上0.05tt
mが良い。もちろん、この範囲から外れても効果は小さ
くなるがソースとドイレンの空乏層が接触する現象を防
止する事はできる。またNまたはOのイオン注入量は多
ければ多いぼど空乏層の伸びの防止には効果があるが、
イオン注入によるダメソジが発生する事および余りに絶
縁膜に近くなる事によりリーク電流の増大や易動度の低
下を引き起こすので望ましくはない。従ってNまたは0
のイオン注入量は1×lO■/cdから5X10ISa
aの範囲が良い。
次に第1図(C1に示す様に、ゲート電極5をマスクに
してN型の不純物をシリコン基Fi1の中に入れ、ソー
スおよびドレイン6.7を形成する。P型の不純物の導
入方法として、イオン注入法あるいは拡散法が挙げられ
る。イオン注入法の場合はリン(P)あるいはヒ素(A
S)等のイオンで行う。
してN型の不純物をシリコン基Fi1の中に入れ、ソー
スおよびドレイン6.7を形成する。P型の不純物の導
入方法として、イオン注入法あるいは拡散法が挙げられ
る。イオン注入法の場合はリン(P)あるいはヒ素(A
S)等のイオンで行う。
さらにその後の熱処理によりソース・ドレイン層が拡散
していくが、Nまたは○のイオン注入層の付近ではソー
ス・ドレイン層は余り伸びてぃかない。
していくが、Nまたは○のイオン注入層の付近ではソー
ス・ドレイン層は余り伸びてぃかない。
以上の様にして作成したN型トランジスタは第1図(C
1に示す様に、N型不純物のソースおよびドレイン6.
7の肩の付近にNあるいはOの濃度の濃い高抵抗の層4
が存在する構造となっている。
1に示す様に、N型不純物のソースおよびドレイン6.
7の肩の付近にNあるいはOの濃度の濃い高抵抗の層4
が存在する構造となっている。
第2図に示す様に、ソースおよびドレイン67に電圧を
印加した時に空乏層8が発生する。しかし最も空乏層の
伸びが大きくなるソースおよびドレイン6.7の円周部
、つまり肩の部分にはNあるいはOの濃度が濃い層があ
り高い抵抗を有している。この層4の存在の為に空乏層
の伸びが抑制され、たとえゲート電極3の長さlが2μ
m以下(もちろん1μm以下も含む)になってもソス側
とドレイン側の空乏層が接触する事はなく、安定したト
ランジスタ特性を示す。また実施例においても説明した
様に、ソース・ドレイン6.7が熱処理により拡散した
時にも表面付近ではソース・ドレインの伸びは理論通り
進むが、空乏層の伸びが大きく広がるソース・ドレイン
6.7の肩の付近はNあるいはOの濃い層があるために
余り伸びない。従って実行チャネル長は小さくスビトの
速いトランジスタが形成され、しかもバンチスルー耐圧
の大きいトランジスタとなる。
印加した時に空乏層8が発生する。しかし最も空乏層の
伸びが大きくなるソースおよびドレイン6.7の円周部
、つまり肩の部分にはNあるいはOの濃度が濃い層があ
り高い抵抗を有している。この層4の存在の為に空乏層
の伸びが抑制され、たとえゲート電極3の長さlが2μ
m以下(もちろん1μm以下も含む)になってもソス側
とドレイン側の空乏層が接触する事はなく、安定したト
ランジスタ特性を示す。また実施例においても説明した
様に、ソース・ドレイン6.7が熱処理により拡散した
時にも表面付近ではソース・ドレインの伸びは理論通り
進むが、空乏層の伸びが大きく広がるソース・ドレイン
6.7の肩の付近はNあるいはOの濃い層があるために
余り伸びない。従って実行チャネル長は小さくスビトの
速いトランジスタが形成され、しかもバンチスルー耐圧
の大きいトランジスタとなる。
以上の効果は通常使用している電源電圧10V以下の説
明であるが、さらにこの発明はIOV以上の高い電圧を
印加する高耐圧用デバイスにも応用できる事は言うまで
もない。
明であるが、さらにこの発明はIOV以上の高い電圧を
印加する高耐圧用デバイスにも応用できる事は言うまで
もない。
第1図+81〜telは本発明の製造方法の工程順を示
す断面図、第2図は本発明の効果を示す断面図、第3図
は従来のトランジスタの構造を示す断面図である。 1.21・・・・半導体基板 2.22・・・・ゲート絶縁膜 3.23・・・・ゲート電極 4・・・・・・Nまたは○のイオン打込層6 7 24
25・・・ソース・ドレイン8.26・・・・空乏層 ・空乏層幅 以 上
す断面図、第2図は本発明の効果を示す断面図、第3図
は従来のトランジスタの構造を示す断面図である。 1.21・・・・半導体基板 2.22・・・・ゲート絶縁膜 3.23・・・・ゲート電極 4・・・・・・Nまたは○のイオン打込層6 7 24
25・・・ソース・ドレイン8.26・・・・空乏層 ・空乏層幅 以 上
Claims (1)
- NチャネルMOS型トランジスタの製造方法において、
ゲート電極を形成する工程と、P型のシリコン基板内に
窒素または酸素のイオン打ち込みを行う工程と、N型の
不純物層を前記シリコン基板内に作りソース・ドレイン
を形成する工程と、から成る事を特徴とする半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1174789A JPH0338839A (ja) | 1989-07-05 | 1989-07-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1174789A JPH0338839A (ja) | 1989-07-05 | 1989-07-05 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0338839A true JPH0338839A (ja) | 1991-02-19 |
Family
ID=15984701
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1174789A Pending JPH0338839A (ja) | 1989-07-05 | 1989-07-05 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0338839A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05198799A (ja) * | 1991-02-22 | 1993-08-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
WO1998057368A1 (en) * | 1997-06-09 | 1998-12-17 | Advanced Micro Devices, Inc. | Nitrogen liner beneath transistor source/drain regions to retard dopant diffusion |
US6208195B1 (en) | 1991-03-18 | 2001-03-27 | Integrated Device Technology, Inc. | Fast transmission gate switch |
US6215350B1 (en) | 1991-03-18 | 2001-04-10 | Integrated Device Technology, Inc. | Fast transmission gate switch |
US6838698B1 (en) | 1990-12-25 | 2005-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having source/channel or drain/channel boundary regions |
US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
-
1989
- 1989-07-05 JP JP1174789A patent/JPH0338839A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6838698B1 (en) | 1990-12-25 | 2005-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having source/channel or drain/channel boundary regions |
US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
US7375375B2 (en) | 1990-12-25 | 2008-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
JPH05198799A (ja) * | 1991-02-22 | 1993-08-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
US6208195B1 (en) | 1991-03-18 | 2001-03-27 | Integrated Device Technology, Inc. | Fast transmission gate switch |
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WO1998057368A1 (en) * | 1997-06-09 | 1998-12-17 | Advanced Micro Devices, Inc. | Nitrogen liner beneath transistor source/drain regions to retard dopant diffusion |
US6225151B1 (en) | 1997-06-09 | 2001-05-01 | Advanced Micro Devices, Inc. | Nitrogen liner beneath transistor source/drain regions to retard dopant diffusion |
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