JPH02159070A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH02159070A JPH02159070A JP31402888A JP31402888A JPH02159070A JP H02159070 A JPH02159070 A JP H02159070A JP 31402888 A JP31402888 A JP 31402888A JP 31402888 A JP31402888 A JP 31402888A JP H02159070 A JPH02159070 A JP H02159070A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置とその製造方法に関するものである
。
。
従来の技術
第５図は従来の半導体装置の一般的な製造図を示すもの
であり、１はゲート電極、２はゲート絶縁膜、３はソー
ス・ドレイン領域拡散層、５はシリコン基板であり以上
のように構成された従来の半導体装置に於いてはゲート
電極１に印加された電圧はゲート絶縁膜２とシリコン基
板５の表面のみに加わっていた。
であり、１はゲート電極、２はゲート絶縁膜、３はソー
ス・ドレイン領域拡散層、５はシリコン基板であり以上
のように構成された従来の半導体装置に於いてはゲート
電極１に印加された電圧はゲート絶縁膜２とシリコン基
板５の表面のみに加わっていた。
第６図は従来の半導体装置の基本的な製造工程を示すも
のであり、従来の方法ではソース・ドレイン領域拡散層
の深さは熱処理時間に影響を受けていた。
のであり、従来の方法ではソース・ドレイン領域拡散層
の深さは熱処理時間に影響を受けていた。
発明が解決しようとする課題
上記のような製造方法、及び構造による半導体装置では
その集積度が高まり、半導体装置が微細化し、ゲート絶
縁膜が薄くなると半導体基板表面に加わる電圧が増し、
電界が強くなるため半導体基板表面を移動するキャリア
の移動速度の低下を引き起こし、またリース・ドレイン
領域拡散層が深いためソース・ドレイン領域各々から広
がった空乏層が半導体基板の深い位置でつながり異常動
作を引き起こすという問題を有していた。
その集積度が高まり、半導体装置が微細化し、ゲート絶
縁膜が薄くなると半導体基板表面に加わる電圧が増し、
電界が強くなるため半導体基板表面を移動するキャリア
の移動速度の低下を引き起こし、またリース・ドレイン
領域拡散層が深いためソース・ドレイン領域各々から広
がった空乏層が半導体基板の深い位置でつながり異常動
作を引き起こすという問題を有していた。
本発明はかかる点に鑑み、ゲート電極に印加した電圧が
半導体基板表面に集中するのを防ぐための層を設け、さ
らにソース・ドレイン領域拡散層の深さを浅（し、かつ
空乏層の広がりを防ぐ構造の半導体装置、及びその製造
方法を提供することを目的とする。
半導体基板表面に集中するのを防ぐための層を設け、さ
らにソース・ドレイン領域拡散層の深さを浅（し、かつ
空乏層の広がりを防ぐ構造の半導体装置、及びその製造
方法を提供することを目的とする。
課題を解決するための手段
本発明は、ゲート絶縁膜と半導体基板界面から数百ナノ
メートルの深さに半導体基板材料の誘電率より低い誘電
率をもつ絶縁物層を備えた半導体装置である。
メートルの深さに半導体基板材料の誘電率より低い誘電
率をもつ絶縁物層を備えた半導体装置である。
作 用
本発明は前記した構成により、ゲート電極に印加された
電圧が低い誘電率の絶縁物層に分圧され半導体表面に形
成されるチャネルに加わる電界を和らげることが可能と
なる。又ソース・ドレインから空乏層が広がり半導体基
板の深い所でつながり電流の流れるのを絶縁物層がある
ため防止できる。
電圧が低い誘電率の絶縁物層に分圧され半導体表面に形
成されるチャネルに加わる電界を和らげることが可能と
なる。又ソース・ドレインから空乏層が広がり半導体基
板の深い所でつながり電流の流れるのを絶縁物層がある
ため防止できる。
実施例
第１図は本発明の第１の実施例における半導体装置の断
面構造図を示すものである。第１図においてゲート電極
１及びソース・ドレイン領域拡散層３の下部にゲート絶
縁膜２とシリコン基板５の界面から数百ナノメートルの
深さの位置に、シリコン窒化物層４を設けたものである
。
面構造図を示すものである。第１図においてゲート電極
１及びソース・ドレイン領域拡散層３の下部にゲート絶
縁膜２とシリコン基板５の界面から数百ナノメートルの
深さの位置に、シリコン窒化物層４を設けたものである
。
第２図は本発明の第１の実施例における半導体装置の製
造方法を示すものである。第３図に示すようにシリコン
基板上に半導体装置を作る領域以外にマスクをして、チ
ッソイオンをイオンを注入法によりシリコン基板中に注
入し、シリコン窒化物領域を形成する。以降は従来の製
造方法と同じくゲート絶縁膜を形成後、ゲート電極を形
成し、ソース・ドレイン領域を形成する。以上のように
構成された本実施例の半導体装置はチャネルとなる部分
の下にシリコンより誘電率の低いシリコン窒化物領域が
形成されるためゲート電極に印加された電圧がシリコン
基板表面チャネル部、分に集中することを和げることが
でき、キャリアの移動度の低下を抑えることが可能とな
る。又本実施例の製造方法によりシリコン窒化物にソー
ス・ドレイン領域の不純物の拡散を止める働きがあるた
め以降の熱処理工程における制限を緩和することができ
る。
造方法を示すものである。第３図に示すようにシリコン
基板上に半導体装置を作る領域以外にマスクをして、チ
ッソイオンをイオンを注入法によりシリコン基板中に注
入し、シリコン窒化物領域を形成する。以降は従来の製
造方法と同じくゲート絶縁膜を形成後、ゲート電極を形
成し、ソース・ドレイン領域を形成する。以上のように
構成された本実施例の半導体装置はチャネルとなる部分
の下にシリコンより誘電率の低いシリコン窒化物領域が
形成されるためゲート電極に印加された電圧がシリコン
基板表面チャネル部、分に集中することを和げることが
でき、キャリアの移動度の低下を抑えることが可能とな
る。又本実施例の製造方法によりシリコン窒化物にソー
ス・ドレイン領域の不純物の拡散を止める働きがあるた
め以降の熱処理工程における制限を緩和することができ
る。
第３図は本発明の第２の実施例における半導体装置の断
面構造図を示すものである。第２図においてゲート電極
ｌの下部にゲート絶縁膜とシリコン基板界面から数百ナ
ノメートルの深さの位置にシリコン酸化物領域を設けた
ものである。
面構造図を示すものである。第２図においてゲート電極
ｌの下部にゲート絶縁膜とシリコン基板界面から数百ナ
ノメートルの深さの位置にシリコン酸化物領域を設けた
ものである。
第４図は本発明の第３の実施例における半導体装置の製
造方法を示すものである。第４図に示す様にシリコン基
板上のチャネルとなる部分にシリコン酸化物の島を形成
し、エピタキシャル成長によりシリコン層を成長させ以
降従来の方法に従いゲート絶縁膜形成、ゲート電極形成
、ソース・ドレイン領域形成をへて完了する。以上のよ
うに構成された本実施例の半導体装置は第１の実施例と
同様にチャネル部の下にシリコンより誘電率の低い絶縁
物領域を形成できキャリアの移動度の低下を抑えること
ができる。
造方法を示すものである。第４図に示す様にシリコン基
板上のチャネルとなる部分にシリコン酸化物の島を形成
し、エピタキシャル成長によりシリコン層を成長させ以
降従来の方法に従いゲート絶縁膜形成、ゲート電極形成
、ソース・ドレイン領域形成をへて完了する。以上のよ
うに構成された本実施例の半導体装置は第１の実施例と
同様にチャネル部の下にシリコンより誘電率の低い絶縁
物領域を形成できキャリアの移動度の低下を抑えること
ができる。
発明の詳細
な説明したように本発明によれば従来の製造方法に少し
工程を加えるだけで実現できる構造によりキャリアの移
動度の低下を抑え、ソース・ドレイン間に流れる異常な
電流を防止することができその実用的効果は大きい。
工程を加えるだけで実現できる構造によりキャリアの移
動度の低下を抑え、ソース・ドレイン間に流れる異常な
電流を防止することができその実用的効果は大きい。
第１図は、本発明における一実施例の半導体装置の断面
構造図、第２図は同実施例の概略製造方法の工程断面図
、第３図は、本発明の他の実施例の半導体装置の断面構
造図、第４図は、同実施例の概略製造方法の工程断面図
、第５図は、従来の半導体装置の一般的な構造の断面図
、第６図は従来の概略製造方法の工程断面図である。 ２・・・・・・ゲート絶縁膜、３・・・・・・ソース・
ドレイン領域拡散層、４・・・・・・シリコン窒化物、
６・・・・・・シリコン酸化物。
構造図、第２図は同実施例の概略製造方法の工程断面図
、第３図は、本発明の他の実施例の半導体装置の断面構
造図、第４図は、同実施例の概略製造方法の工程断面図
、第５図は、従来の半導体装置の一般的な構造の断面図
、第６図は従来の概略製造方法の工程断面図である。 ２・・・・・・ゲート絶縁膜、３・・・・・・ソース・
ドレイン領域拡散層、４・・・・・・シリコン窒化物、
６・・・・・・シリコン酸化物。
Claims (4)
- （１）ゲート絶縁膜と半導体基板の界面から数百ナノメ
ートルの深さに半導体基板材料の誘電率より低い誘電率
をもつ絶縁物領域を有することを特徴とする半導体装置
。 - （２）絶縁物領域をシリコン窒化物とすることを特徴と
する特許請求の範囲第１項記載の半導体装置。 - （３）絶縁物領域をシリコン酸化物とすることを特徴と
する特許請求の範囲第１項記載の半導体装置。 - （４）半導体装置のゲート部分及びソース・ドレイン領
域拡散層の形成前に絶縁物領域を形成する工程を有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31402888A JPH02159070A (ja) | 1988-12-13 | 1988-12-13 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31402888A JPH02159070A (ja) | 1988-12-13 | 1988-12-13 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02159070A true JPH02159070A (ja) | 1990-06-19 |
Family
ID=18048343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31402888A Pending JPH02159070A (ja) | 1988-12-13 | 1988-12-13 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02159070A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111296A (en) * | 1996-08-13 | 2000-08-29 | Semiconductor Energy Laboratory Co., Ltd. | MOSFET with plural channels for punch through and threshold voltage control |
| US6218714B1 (en) * | 1996-08-13 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6653687B1 (en) | 1996-08-13 | 2003-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device |
| US6867085B2 (en) | 1996-08-13 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US7339235B1 (en) | 1996-09-18 | 2008-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having SOI structure and manufacturing method thereof |
-
1988
- 1988-12-13 JP JP31402888A patent/JPH02159070A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6111296A (en) * | 1996-08-13 | 2000-08-29 | Semiconductor Energy Laboratory Co., Ltd. | MOSFET with plural channels for punch through and threshold voltage control |
| US6218714B1 (en) * | 1996-08-13 | 2001-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US6617647B2 (en) * | 1996-08-13 | 2003-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US6653687B1 (en) | 1996-08-13 | 2003-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device |
| US6867085B2 (en) | 1996-08-13 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| US7339235B1 (en) | 1996-09-18 | 2008-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having SOI structure and manufacturing method thereof |
| US6590230B1 (en) | 1996-10-15 | 2003-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100500033B1 (ko) * | 1996-10-15 | 2005-09-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
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