KR100500033B1 - 반도체장치 - Google Patents

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Abstract

결정화를 촉진시키는 금속원소를 이용하여 결정화된 결정성 규소막을 사용하여 활성층을 형성한다. 게터링에 의해 금속원소를 제거하기 위해, 할로겐 원소를 함유하는 분위기 중에서 가열처리를 행한다. 그 결과, 활성층이, 다수의 침상 또는 주상 결정의 집합체인 결정 구조체로 구성된다. 이러한 결정 구조체를 이용하여 제작된 반도체장치는 매우 우수한 성능을 가진다.

Description

반도체장치{A semiconductor device}
본 발명은, 절연 표면을 가진 기판 상에 형성된 반도체 박막을 활성층으로 사용하는 반도체장치에 관한 것으로, 더 구체적으로는, 결정성 규소막으로 활성층을 구성한 박막트랜지스터에 관한 것이다.
근년, 절연 표면을 가진 기판 상에 형성된 반도체 박막(두께: 수 백∼수 천 Å)을 사용하여 박막트랜지스터를 형성하는 기술이 매우 주목받고 있다. 박막트랜지스터는 IC 및 전기광학장치와 같은 전자장치에 널리 응용되고 있고, 특히, 화상표시장치의 스위칭 소자로서 빠르게 개발되고 있다.
예를 들어, 액정 표시장치에서는, 매트릭스 형태로 배열된 개개의 화소 영역을 제어하는 화소 매트릭스 회로와, 그 화소 매트릭스 회로를 제어하는 구동회로, 또는 외부로부터의 데이터 신호를 처리하는 논리회로(프로세서 회로, 메모리 회로 등)와 같은 모든 전기회로에 TFT를 응용하는 것이 시도되었다.
현재, 활성층으로서 비정질 규소막을 사용하는 TFT가 실용화되고 있으나, 구동회로 및 논리회로와 같은 고속동작 성능을 요하는 전기회로에는, 결정성 규소막(폴리실리콘막)을 이용한 TFT가 요구된다.
기판 상에 결정성 규소막을 형성하는 방법으로서는, 본 출원인의 일본국 공개특허공고 평6-232059호 및 평6-244103호 공보에 기재된 기술이 알려져 있다. 이들 기술은 규소의 결정화를 촉진시키는 금속원소(특히, 니켈)를 이용하는 것에 의해 500∼600℃, 4시간 정도의 가열처리에 의해 결정성이 우수한 결정성 규소막을 형성하는 것을 가능하게 하는 것이다.
그러나, 그러한 TFT를 이용하여 구동회로를 구성하여도, 요구되는 성능을 완전히 충족하지 못한다. 특히, 고속동작과 높은 내압(耐壓) 특성을 동시에 실현하기 위해 매우 높은 전기 특성이 요구되는 고속 논리회로를 종래의 TFT로 구성하는 것은 여전히 불가능하다.
따라서, 전기광학장치 등의 성능을 향상시키기 위해서는, 단결정 실리콘 웨이퍼를 사용하여 형성된 MOSFET의 것에 필적하는 성능을 가지는 TFT를 실현하는 것이 필요하다.
따라서, 본 발명의 목적은, 전기광학장치의 성능을 더욱 향상시킬 수 있게 하는 돌파구로서, 매우 높은 성능을 가지는 박막반도체장치 및 그의 제작방법을 제공하는데 있다.
종래의 방법에서는 상기한 것과 같은 고성능 TFT를 얻을 수 없는 이유로서는, 캐리어(전자 또는 정공)가 결정 입계에서 포획되어, TFT 특성을 나타내는 파라미터들 중 하나인 전계효과 이동도가 증대되지 못하는 것으로 고려된다.
예를 들어, 결정 입계에는 규소 원자의 댕글링 결합(dangling bond)과 결함(트랩) 준위가 다수 존재한다. 따라서, 개개의 결정의 내부에서 이동하는 캐리어가, 결정 입계에 접근하거나 접촉할 때 댕글링 결합, 결함 준위 등에 의해 용이하게 포획(트랩)되기 때문에, 결정 입계가 캐리어 이동을 방해하는 "악성(惡性)의 결정 입계"로서 행동하는 것으로 고려된다.
상기한 바와 같은 고성능 반도체장치를 실현하기 위해서는, "악성의 결정 입계"의 구조를 변화시켜 캐리어에 대하여 "양성(良性)의 결정 입계"로 전환시키는 기술이 불가결하다. 즉, 적어도 캐리어를 포획할 가능성이 낮은, 즉, 캐리어 이동을 방해할 가능성이 낮은 결정 입계를 형성하는 것이 중요하다고 말할 수 있다.
따라서, 본 발명은, 반도체 박막으로 된 활성층을 가지는 반도체장치를 제작하는 방법으로서, 절연 표면을 가진 기판 상에 비정질 규소막을 형성하는 공정, 결정화를 촉진시키는 금속원소를 상기 비정실 규소막에 소정의 위치 관계로 보유시키는 공정, 제1 가열처리에 의해 상기 비정질 규소막을 결정성 규소막으로 전환시키는 공정, 상기 결정성 규소막을 패터닝하여 활성층을 형성하는 공정, 그 활성층상에 게이트 절연막을 형성하는 공정, 할로겐 원소를 함유하는 분위기 중에서 제2 가열처리를 행하여, 상기 활성층으로부터 상기 금속원소를 게터링(gettering)에 의해 제거하는 동시에 상기 활성층과 상기 게이트 절연막과의 계면에 열산화막을 형성하는 공정, 및 질소분위기 중에서 제3 가열처리를 행하여, 상기 열산화막을 포함한 상기 게이트 절연막의 막질(膜質)과 계면 상태를 개선하는 공정을 포함하고, 상기 활성층의 결정 입계가 방향성을 가지며, 상기 활성층이, 상기 기판에 대체로 평행하게 연장하는 다수의 침상(針狀) 또는 주상(柱狀) 결정의 집합체인 것을 특징으로 하는 반도체장치 제작방법을 제공한다.
상기한 제작방법에 따라 결정성 규소막을 형성하면, 도 13에 나타낸 것과 같은 외관을 가지는 박막이 얻어진다. 도 13은 결정성 규소막을 확대한 현미경 사진아디. 도 13에서 보여지는 바와 같이, 결정성 규소막은 수 십 내지 100 μm보다 약간 더 큰 직경을 가지는 다수의 결정립의 집합체이다. 이 제작방법은 비정질 규소막을 결정화하는 수단으로서 일본국 공개특허공고 평6-232059호 공보에 기재된 기술을 이용한다.
도 14는 도 13에 나타내어진 개개의 결정립의 내부를 자세히 보기 위해 결정립 내부를 더욱 미세한 영역까지 확대한 TEM 사진이다. 즉, 본 발명에 따른 결정성 규소막은 거시적으로는 도 13에 나타내어진 것과 같이 큰 그레인(grain)의 집합체로 보이지만, 실제로는 그의 내부가 도 14에 나타내어진 것과 같이 다수의 침상 또는 주상 결정(1401)의 집합체로 구성된 결정 구조체로 되어 있다.
도 14에서, 부호 1402는 결정 입계, 즉, 침상 또는 주상 결정(1401)들 사이의 경계를 나타낸다. 결정 입계(1402)의 연장방향으로부터, 침상 또는 주상 결정(1401)이 서로 대체로 평행하게 결정 성장한 것이 확인될 수 있다. 본 명세서에서, "결정 입계"란 용어는, 다르게 특정되지 않는 한 침상 또는 주상 결정들 사이의 경계를 의미한다.
본 발명에 따른 반도체장치의 활성층에서, 결정화를 촉진시키는 금속원소(본 명세서에서는 니켈을 예로 한다)가 할로겐 원소를 함유하는 분위기 중에서의 가열처리에 의해 게터링 제거되어, 1×1018 원자/cm3 이상의 농도로 이미 잔류하여 있던 금속원소가 1×1018 원자/cm3 이하, 대표적으로는, 1×1014∼5×1017 원자/cm3 (바람직하게는, 스핀 밀도 이하)으로 감소된다. 또한, 반도체층 내의 금속원소의 농도를 낮추기 위해 인(P) 게터링법이 사용될 수도 있다. 결정성 규소로부터 금속원소를 제거하는 방법으로서, 미국 특허출원 제08/623,336호 및 일본국 공개특허공고 평8-340127호 공보에 기재된 기술이 알려져 있다.
물론, 오염 등에 의해 혼입된(즉, 의도적으로 도입되지 않은) Cu, Al 등과 같은 다른 금속원소도 게터링에 의해 제거되는 것으로 고려된다.
이때, 규소 원자의 댕글링 결합이 가열처리 중에 산소 원자와 결합하여 산화물(산화규소)을 형성하는 것으로 예상된다. 그 결과, 이전에 "악성의 결정 입계"이었던 영역에 산화규소가 형성되고, 그 산화규소가 실질적으로 결정 입계로서 기능하는 것으로 고려된다.
그렇게 하여 형성된 결정 입계(1402)는 산화규소와 결정 규소와의 계면이 격자 결함을 거의 포함하지 않아서 정합성(整合性)이 우수한 상태로 되는 것으로 추측된다. 이것은, 열산화에 의해 산화규소가 형성되는 과정과, 니켈의 촉매작용에 의해 규소 원자끼리의 재결합 또는 규소 원자와 산소 원자와의 재결합이 촉진되는 과정의 상승효과에 의해, 결함의 원인이 되는 격자간 규소 원자가 소비되기 때문이다.
즉, 도 14의 결정 입계(1402)는 캐리어를 포획하는 결함을 거의 가지지 않고, 침상 또는 주상 결정(1401)의 내부에서 이동하는 캐리어에 대한 에너지 배리어로서만 기능하는 "양성의 결정 입계"로 행동하는 것으로 고려된다.
그러한 결정 입계에서는 열산화 반응이 우선적으로 진행하기 때문에, 그곳에 형성된 열산화막이 다른 영역보다 두껍게 된다. 따라서, 결정 입계 부근에 인가되는 게이트 전압이 외관상으로는 감소되고, 이것도 에너지 배리어로서 기능한다.
가열처리가 700℃를 넘는(대표적으로는, 800∼1100℃)의 비교적 높은 온도에서 행해지기 때문에, 침상 또는 주상 결정의 내부에 존재한 전위(轉位) 및 적층 결함과 같은 결정 결함이 거의 소멸한다. 또한, 잔존한 규소 원자의 댕글링 결합이 그 막에 함유된 수소 원자와 할로겐 원자에 의해 종단(終端)된다.
따라서, 본 발명자들은, 상기한 방식으로 얻어진 도 14의 상태에서, 다수의 침상 또는 주상 결정(1401)의 내부 영역을 "캐리어에 대하여 실질적으로 단결정으로 간주될 수 있는 영역"으로서 정의한다.
"캐리어에 대하여 실질적으로 단결정으로 간주된다"는 것은, 캐리어 이동을 방해하는 배리어가 없다는 것을 의미하고, 또한, "결정 결함 또는 결정 입계가 없다" 또는 "에너지 배리어로서 기능하는 포텐셜 배리어가 존재하지 않는다"는 것으로 표현될 수도 있다.
본 발명은, 상기한 구조를 가지는 결정성 규소막을 이용하여 TFT로 대표되는 반도체장치의 활성층을 형성함으로써, 구동회로 및 논리회로를 구성하는데 적합한 고성능 반도체장치를 실현하는 것이다.
이하, 본 발명의 여러 실시예를 상세히 설명한다.
[실시예 1]
본 실시예는, 본 발명의 제작방법에 따라 형성된 결정성 규소막을 박막트랜지스터(TFT)의 활성층으로 사용하는 경우에 관한 것이다. 도 1A∼도 1D 및 도 2A∼도 2C는 본 실시예에 따른 TFT의 제작공정을 나타낸다.
본 실시예에서는, 비정질 규소막을 결정화하는 방법으로서, 일본국 공개특허공고 평6-232059호 및 평6-244103호 공보에 기재된 기술이 사용된다. 본 실시예에서는 이 기술을 개략적으로만 설명할 것이므로, 상세한 것에 대해서는 상기 공보를 참조하면 된다.
먼저, 절연 표면을 가진 기판(101)을 준비한다. 본 실시예에서는, 감압 열 CVD법, 플라즈마 CVD법, 스퍼터법 등에 의해 석영 기판 상에 하지막(下地膜)으로서 산화규소막(102)을 2000 Å의 두께로 형성한다. 또한, 기판으로서는, 1000℃ 이상에 대하여 내열성을 가지는 알루미나 유리 기판도 사용될 수 있다.
본 발명자들의 연구결과, 후의 공정에서 비정질 규소막을 결정화하는데 있어서, 얻어진 결정성 규소막은 하지막이 치밀한 때 양호한 결정성을 나타내는 것으로 밝혀졌다. 또한, 하지막이 5×1017∼2×1019 원자/cm3의 농도로 산소를 함유하는 것이 바람직하다. 하지막에 함유된 산소는 결정화를 촉진시키는 금속원소를 게터링하는 후의 공정에서 중요한 역할을 한다.
그 다음, 실란형 성막(成膜)가스(SiH4, Si2H6, Si3H8 등)를 사용하여 감압 열 CVD법으로 두께 200∼1000 Å(본 실시예에서는 350 Å)의 비정질 규소막(103)을 형성한다. 감압 열 CVD법으로 형성된 비정질 규소막에서는, 후의 결정화 공정에서 자연 핵의 발생률이 낮다. 이것은, 개개의 결정이 상호 간섭하는(결정끼리 충돌하여 결정성장을 정지시키는) 비율이 낮기 때문에 결정립의 크기를 증가시키는데 바람직하다.
물론, 비정질 규소막(103)은 플라즈마 CVD법, 스퍼터법 또는 다른 적절한 방법에 의해 형성될 수도 있다.
비정질 규소막(103)의 형성 후, 산소분위기 중에서 UV 광을 조사(照射)하여 비정질 규소막(103)의 표면에 매우 얇은 산화막(도시되지 않음)을 형성한다. 그 산화막은, 결정화를 촉진시키는 금속원소를 도입하기 위한 후의 용액 도포 공정에서 사용되는 용액의 습윤성을 향상시키기 위한 것이다.
일반적으로, 결정화를 촉진시키는 금속원소로서는, Fe, Co, Ni, Ru, Rd, Pd, Os, Ir, Pt, Cu, Au으로 이루어진 군으로부터 선택된 일 종류 또는 다수 종류의 원소가 사용된다. 본 실시예는 Ni(니켈)을 사용하는 경우이다.
그 다음, 소정의 농도(본 실시예에서는, 중량 환산으로 10 ppm)로 니켈을 함유하는 니켈 질산염(또는 니켈 초산염) 용액을 적하(滴下)하고, 니켈을 함유하는 얇은 수막(水膜)(104)을 스핀 코팅법에 의해 형성한다(도 1A 참조). 비정질 규소막에 첨가되는 니켈의 농도는 용액 도포 공정에서 니켈염 용액의 농도를 조절함으로써 용이하게 제어될 수 있다.
상기 설명으로부터 알 수 있는 바와 같이, 일본국 공개특허공고 평6-232059호 및 평6-244103호 공보에 기재된 기술이, 공정 수가 적고 처리가 간단하다는 점(이것은 처리량(스루풋)이 높고 제조수율이 높다는 것을 의미한다)에서 유리하다.
그 다음, 불활성 분위기 중에서 450℃로 1시간 정도 탈수소화를 행한 후, 500∼700℃(대표적으로는, 550∼600℃)의 온도에서 4∼8시간의 가열처리(제1 가열처리)를 행하는 것에 의해 비정질 규소막(103)을 결정화한다. 그리하여, 결정성 규소막(105)이 얻어진다(도 1B 참조).
할로겐 원소를 함유하는 분위기 중에서의 후의 가열처리 전 및/또는 후에, 결정성 규소막(105)에 대하여 엑시머 레이저에 의한 레이저 어닐을 행할 수도 있다. 레이저 조사가 결정성 규소막(105)의 결정성을 개선시킬 수 있지만, 그 막의 표면에 요철을 형성할 수도 있기 때문에, 그러한 현상을 피하기 위해 주의하여야 한다.
그 후, 얻어진 결정성 규소막(105)을 패터닝하여, 후에 TFT의 활성층으로 기능하는 활성층(106)을 형성한다.
활성층(106)의 형성 후, 플라즈마 CVD법, 열 CVD법 또는 스퍼터법과 같은 기상(氣相)법에 의해 활성층(106)상에 게이트 절연막(107)으로서 두께 200∼1500 Å(본 실시예에서는, 300 Å)의 산화규소막을 형성한다.
산화규소막 대신에, 질화규소막, 산화질화규소막 또는 이들 절연막의 적층이 사용될 수도 있다.
그 다음, 할로겐 원소를 함유하는 분위기 중에서 가열처리(제2 가열처리)를 행한다(도 1C 참조). 이 가열처리는 주로, 할로겐 원소에 의한 금속원소의 게터링 효과를 이용하여 활성층(106)으로부터 금속원소(특히, 니켈)를 제거하기 위한 것이다.
이 게터링을 위한 가열처리는 그의 효과를 얻기 위해 700℃를 넘는 온도에서 행해지는 것이 중요하다. 700℃ 이하의 온도에서는, 게이트 절연막(107)이 블록킹층으로 기능하기 때문에 충분한 게터링 효과가 얻어지지 않을 가능성이 있다.
그래서, 그 가열처리는 700℃를 넘는 온도, 바람직하게는, 800∼1000℃(대표적으로는 950℃)의 온도에서 행해진다. 처리시간은 0.1∼6시간, 대표적으로는, 0.5∼1시간으로 한다.
본 실시예에서는, 그 가열처리가 산소(O2)에 대하여 3 중량％(0.5∼10 중량％)로 염화수소(HCl)가 함유된 분위기 중에서 950℃의 온도로 30분간 행해졌다. 상기한 범위보다 높은 HCl 농도는 바람직하지 않은데, 그 이유는, 그러한 조건에서는 결정성 규소막의 두께와 대략 동등한 요철이 그의 표면에 형성되기 때문이다.
본 실시예에서는, 할로겐 원소를 함유하는 화합물로서 HCl(가스)가 사용되었지만, HF, NF3, HBr, Cl2, ClF3, BCl3, F2 및 Br2와 같은 할로겐 함유 화합물로부터 선택된 한 종류 또는 다수 종류의 화합물(가스)이 사용될 수도 있다. 일반적으로, 할로겐 수소화물, 또는 할로겐 원소를 함유하는 유기물(할로겐 탄수소화물)이 동일 목적을 위해 사용될 수도 있다.
이 공정에서는, 침상 또는 주상 결정의 결정 입계에 편석한 니켈이 할로겐 원소(여기서는, 염소)의 작용에 의해 게터링되고, 휘발성의 염화니켈의 형태로 되어 대기 중으로 이탈하여 제거되는 것으로 고려된다.
도 3은, 할로겐 원소에 의한 게터링이 행해지지 않은 경우에 있어서의 결정성 규소막에 함유된 니켈의 SIMS 분석에 의해 얻어진 농도 분포를 나타낸다. 도 3에서 보여지는 바와 같이, 니켈이 최대로 대략 1×1018 원자/cm3, 최소로 5×1917 원자/cm3의 농도로 막 중에 잔존한다.
도 4는, 본 발명의 중요한 특징인 할로겐 원소에 의한 게터링이 행해진 경우에 있어서의 결정성 규소막에 함유된 니켈의 SIMS 분석에 의해 얻어진 농도 분포를 나타낸다. 도 4에서 보여지는 바와 같이, SIMS 분석결과, 결정성 규소막내 니켈 농도가 1×1018 원자/cm3 이하로, 더욱이 도 3에서 최소 수준인 5×1017 원자/cm3 이하로까지 감소된 것을 볼 수 있다.
SIMS의 검출의 하한은 대략 1×1016 원자/cm3이다. 그러나, 본 발명에 따른 TFT의 특성(후술함)에 의거하여, 니켈 농도가 활성층(106)의 스핀 밀도(1×1015∼1×1016 원자/cm3) 이하로, 즉, 대략 1×1014 원자/cm3으로 감소되는 것으로 고려된다. 즉, 게터링에 의해, 활성층(106)의 니켈 농도가 1×1018 원자/cm3 이하, 대표적으로는, 1×1014∼5×1017 원자/cm3으로 감소되며, 그 정도에서는 니켈이 장치의 특성에 영향을 미치지 않는다.
본 발명자들의 식견에 따르면, 결정화를 촉진시키기 위해 사용된 니켈은 침상 또는 주상 결정의 결정 입계에 편석하는 경향이 높고, 침상 또는 주상 결정의 내부에는 실질적으로 니켈이 거의 함유되지 않는 것으로 고려된다. 그러나, 현재의 SIMS 분석에서는 결정 내부와 결정 입계 모두의 정보를 검출하기 때문에, 엄밀히 말하면 본 명세서에서의 니켈 농도값은 결정 내부의 니켈 농도와 결정 입계의 니켈 농도의 평균 농도를 의미한다.
게터링 공정이 행해진 경우, 게터링을 위해 사용된 할로겐 원소가 결정성 규소막 중에 1×1015∼1×1020 원자/cm3의 농도로 잔존한다. 그 할로겐 원소는 도 5에 나타낸 바와 같이, 결정성 규소막과 열산화막 사이에 고농도로 존재하는 경향이 있다. 도 5는 본 실시예에 따라 제작된 TFT의 활성층(106)의 계면의 SIMS 분석에 의한 조사결과를 나타낸다. 도 5에서, 열산화막(산화규소막)과 결정성 규소막 사이에 염소가 고농도로 존재하는 것을 볼 수 있다.
니켈이 결정화 중에 침상 또는 주상 결정의 결정 입계로 강제로 추방되어 편석하고 규화니켈의 형태로 존재하는 것으로 고려된다. 그리고, 니켈은 게터링 중에 염화니켈로 되어 이탈한다. 니켈 원자로부터의 규소 원자의 단절로 인하여, 결정 입계에 규소 원자의 댕글링 결합이 많이 존재하는 상태로 된다.
그러나, 상기 공정이 산화성 분위기 중에서 비교적 높은 온도로 행해지기 때문에, 그렇게 하여 형성된 댕글링 결합은 산소 원자와 용이하게 결합하여 산화물(SiOx로 표시되는 산화규소)을 형성하는 것으로 고려된다. 즉, 본 발명자들은, 상기한 일련의 가열처리 공정의 결과로, 결정성 규소막은 산화규소가 결정 입계로서 기능하는 결정 구조체로 전환된다고 생각한다.
잔존한 댕글링 결합은 활성층(106)내에 함유된 수소 원자 및 할로겐 원자에 의해 종단되거나 규소 원자끼리의 재결합을 통해 보상되며, 전위 및 적층 결함과 같은 결정 결함이 규소 원자들의 재결합과 재배열을 통하여 거의 소멸한다. 따라서, 침상 또는 주상 결정 내부의 결정성도 크게 개선되는 것으로 고려된다.
요약하면, 할로겐 분위기 중에서의 가열처리에 의해, 활성층(106)은 장치의 특성을 저해하지 않는 정도로(바람직하게는, 활성층(106)의 스핀 밀도 이하로)까지 니켈이 충분히 제거되고, 또한, 활성층(106)을 구성하는 침상 또는 주상 결정은 그의 결정성이 크게 개선되어, 실질적으로 캐리어에 대한 단결정으로 간주될 수 있는 영역을 가지는 결정 구조체로 전환된다.
상기한 가열처리의 결과로, 활성층(106)과 게이트 절연막(107)과의 계면에서 열산화 반응이 진행하여, 대략 100 Å 두께의 규소막이 산화되어 200 Å 두께의 열산화막이 형성된다. 즉, 게이트 절연막(107)의 전체 두께, 즉, CVD법에 의해 형성된 막과 열산화막을 합한 두께가 500 Å으로 된다.
할로겐 분위기 중에서의 상기한 가열처리 후에 질소분위기 중에서 950℃로 1시간 정도의 추가 가열처리를 행함으로써, 게이트 절연막(107)의 막질(膜質)이 향상되고, 매우 양호한 반도체/절연막 계면이 얻어진다.
활성층(106)은 건식 에칭법에 의해 형성되는데, 활성층(106)의 가장자리에 발생한 플라즈마 손상이 그대로 잔존하면, 얻어진 TFT에서 누설전류를 야기할 수 있다. 본 실시예에서는, 활성층(106)의 가장자리가 열산화될 때, 플라즈마 손상도 제거된다.
게이트 절연막(107)의 형성 후, 게이트 전극의 형성을 위한 두께 2500 Å의 알루미늄막(도시되지 않음)을 스퍼터법에 의해 형성한다. 힐록과 휘스커의 발생을 억제하기 위해, 알루미늄막에 스칸듐이 0.2 중량％로 첨가된다.
본 실시예에서는, 게이트 전극(및 게이트 배선)을 형성하기 위한 재료로서, 알루미늄을 주성분으로 하는 재료가 사용되었지만, 텅스텐, 탄탈, 몰리브덴 등이 사용될 수도 있다. 또는, 도전성이 부여된 결정성 규소막이 게이트 전극으로 활용될 수도 있다.
그 다음, 도 1D에 나타낸 바와 같이, 알루미늄막을 패터닝하여, 게이트 전극의 원형이 되는 섬 형상의 알루미늄막 패턴(108)을 형성한다. 이 공정에서 사용된 레지스트 마스크(도시되지 않음)는 그대로 잔존시켜 둔다.
이 상태에서, 공지의 양극산화 기술(예를 들어, 일본국 공개특허공고 평7- 135318호 공보 참조)을 이용하여 알루미늄막 패턴(108)을 양극으로 한 양극산화를 행한다. 이 양극산화 공정의 결과로, 알루미늄막 패턴(108)의 측면에 다공질 양극산화막(109)이 형성된다. 본 실시예에서는 그 양극산화막의 두께가 0.7 μm이었다.
도 2A에 나타내어진 바와 같이, 다공질 양극산화막(109)이 형성된 후, 레지스트막(도시되지 않음)을 제거한다. 그 다음, 다시 양극산화를 행하여, 두께 900 Å의 치밀한 양극산화막(110)을 형성한다.
상기 공정들을 통해 게이트 전극(111)이 획정(劃定)된다. 치밀한 양극산화막(110)은 후의 공정에서 게이트 전극(111)을 보호하고 힐록과 휘스커의 발생을 억제하도록 기능한다.
치밀한 양극산화막(110)의 형성 후, 소스 영역과 드레인 영역을 형성하기 위해 불순물 이온을 주입한다. n채널형 TFT를 제작하기 위해서는 P(인)이 주입될 수 있고, p채널형 TFT를 제작하기 위해서는 B(붕소)가 주입될 수 있다. 그 결과, 불순물이 고농도로 도핑된 소스 영역(112) 및 드레인 영역(113)이 형성된다.
그 다음, 초산과 인산과 질산을 혼합한 혼합산으로 다공질 양극산화막(109)만을 제거한 후, 소스 영역 및 드레인 영역을 형성하는 상기 공정에서보다 낮은 도즈량으로 P 이온을 다시 주입한다(도 2B 참조).
그 결과, 소스 영역(112) 및 드레인 영역(113)보다 낮은 불순물 농도를 가지는 저농도 불순물 영역(114, 115)이 형성된다. 게이트 전극(111) 바로 아래의 영역이 자기정합적으로 채널 형성 영역(116)이 된다.
채널 형성 영역(116)과 드레인 영역(113) 사이의 저농도 불순물 영역(115)(특히 "LDD(저농도로 도핑된 드레인) 영역"으로 불림)은 채널 형성 영역(116)과 드레인 영역(113) 사이에 형성되는 강한 전계를 완화시키는 효과를 가진다.
채널 형성 영역(116)(엄밀히 말하면, 침상 또는 주상 결정의 내부)은 진성 또는 실질적으로 진성의 영역으로 구성되어 있다. "진성 또는 실질적으로 진성의 영역"이란, 활성화 에너지가 밴드 갭의 대략 1/2(즉, 페르미(Fermi) 준위가 금지대의 중심에 위치된다)이고, 불순물 농도가 스핀 밀도보다 낮은 영역, 또는 P 또는 B와 같은 어떤 불순물도 의도적으로 첨가되지 않은 비(非)도핑 영역인 것을 의미한다.
불순물 이온을 주입하는 상기 공정 후에, 불순물 이온이 주입된 영역을 어닐하기 위해, 레이저광, 적외광 또는 자외광의 조사를 행한다. 그 결과, 첨가된 이온이 활성화되고, 이온 주입 중에 활성층에 발생한 손상이 회복된다.
그리고, 300∼350℃의 온도 범위에서 0.5∼1시간의 수소화 처리를 행하는 것이 효과적이다. 이 공정은, 활성층으로부터의 수소 이탈에 의해 생성된 댕글링 결합을 다시 수소 종단시키는 것이다. 이 공정으로, 활성층에 수소가 1×1021 원자/cm3 이하, 바람직하게는, 1×1015∼1×1021 원자/cm3의 농도로 첨가된다.
이렇게 하여 도 2B의 상태가 얻어진 후, 산화규소막, 질화규소막, 산화질화규소막 또는 유기수지막, 또는 이들의 다층 막을 사용하여 층간절연막(117)을 형성한다(도 2C 참조).
유기수지막인 폴리이미드막이 사용되는 경우에는, 비유전율이 작기 때문에, 상하로 배치된 배선들 사이의 기생용량이 감소될 수 있다. 또한, 폴리이미드막이 스핀 코팅법에 의해 형성될 수 있기 때문에, 막 두께가 용이하게 증대될 수 있어, 처리량(스루풋)이 증가한다.
그 후, 층간절연막(117)에 콘택트 홀을 형성한 후, 소스 전극(118)과 드레인 전극(119)을 형성한다. 그 다음, 수소분위기 중에서 350℃로 가열처리를 행함으로써 소자 전체의 수소화를 행한다. 그리하여, 도 2C에 나타낸 TFT가 완성된다.
도 2C가 설명의 편의상 가장 단순한 구조를 가지는 TFT를 나타내고 있지만, 필요한 때 본 실시예의 제작공정 순서를 약간 변경하거나 다른 공정을 추가함으로써, 바라는 TFT 구조를 용이하게 얻을 수 있다.
도 6A 및 도 6B는 본 실시예에 따라 본 발명자들에 의해 제작된 도 2C의 반도체장치의 전기 특성을 나타낸다. 도 6A는 n채널형 TFT의 전기 특성(Id-Vg 특성)을 나타내고, 도 6B는 p채널형 TFT의 전기 특성을 나타낸다. Id-Vg 특성을 나타내는 각 그래프는, 동일 기판상의 5개 지점의 측정결과를 함께 나타낸다. 횡축의 VG는 게이트 전압 값을 나타내고, 종축의 ID는 소스와 드레인 사이에서 흐르는 전류 값을 나타낸다. Id-Vg 곡선(601, 603)은 드레인 전압(Vd)이 1 V인 때의 특성이고, Id-Vg 곡선(602, 604)은 드레인 전압(Vd)이 5 V인 때의 특성이다. 부호 605, 606은 드레인 전압(Vd)이 1 V인 때의 누설전류를 나타낸다.
오프(off) 영역(도 6A에서 Vg가 -1 V 이하이고, 도 6B에서 Vg가 -1 V 이상이다)에서의 드레인 전류(Ioff)와, 온 및 오프 영역에서의 누설전류(Ig)는 대부분 1×10-13 A(검출의 하한)보다 작고, 이들이 도 6A 및 도 6B에서 노이즈(noise)와 혼동된다. 아래 표 1 및 표 2는 본 발명에 따른 TFT의 대표적인 특성 파라미터들의 값을 나타내는 것으로, 그 값들은 도 6A 및 도 6B의 전기 특성으로부터 구해진 것이다. 표 1은 동일 기판 상에 형성된 n채널형 TFT의 측정결과(임의의 20개 지점에서의)를 나타내고, 표 2는 동일 기판 상에 형성된 p채널형 TFT의 측정결과(임의의 20개 지점에서의)를 나타낸다.
[표 1]
측정점 Ion_1[μA](VD=1V)(VG=5V) Ion_2[μA](VD=5V)(VG=5V) Ioff_1[pA](VD=1V)(VG=-6V) Ioff_2[pA](VD=5V)(VG=-1V) Ion/Ioff1 Ion/Ioff2 Vth[V](VD=5V) S값[mV/dec](VD=1V) μFE[㎠/Vs] IG_on(pA)(VD=1V)(VG=5V) IG_off(pA)(VD=1V)(VG=-6V)
(VD=1V)(VG=5V) (VD=1V)(max)
지점 1 106.07 330.63 0.68 2.46 8.19 8.13 -0.58 85.00 174.08 311.34 0.18 -0.17
지점 2 110.65 328.89 0.71 1.21 8.19 8.43 -0.38 75.40 203.65 326.07 -0.03 -0.33
지점 3 104.23 321.93 0.92 6.98 8.05 7.66 -0.54 81.00 189.82 298.79 0.08 -0.28
지점 4 110.74 342.70 0.45 1.92 8.39 8.25 -0.58 67.10 188.86 323.97 0.09 -0.34
지점 5 92.83 291.00 0.58 1.45 8.20 8.30 -0.44 75.80 160.44 281.53 0.09 -0.30
지점 6 111.50 345.87 0.28 2.24 8.60 8.19 -0.55 89.60 190.77 328.03 0.33 -0.27
지점 7 98.77 317.28 0.83 2.17 8.08 8.16 -0.57 87.60 160.91 297.70 0.34 -0.33
지점 8 99.16 315.82 0.27 0.86 8.56 8.56 -0.56 93.40 155.67 304.09 0.11 -0.31
지점 9 96.34 315.41 1.03 1.62 7.97 8.29 -0.45 87.50 171.22 285.34 0.03 0.48
지점 10 100.39 320.20 0.92 4.70 8.04 7.83 -0.60 81.10 160.82 304.09 -0.14 -0.03
지점 11 107.68 337.04 1.05 3.85 8.01 7.94 -0.56 81.70 178.37 322.64 0.08 0.10
지점 12 130.49 388.87 0.40 1.61 8.51 8.38 -0.51 82.50 216.52 396.51 -0.11 -0.48
지점 13 110.53 332.17 1.07 1.14 8.01 8.46 -0.41 76.90 199.35 328.89 0.00 -0.51
지점 14 123.34 359.87 1.30 1.27 7.98 8.45 -0.33 83.90 236.08 364.85 0.54 -0.58
지점 15 104.55 312.87 0.30 1.22 8.54 8.41 -0.32 93.40 185.05 318.16 -0.29 -0.31
지점 16 97.18 303.28 0.77 1.31 8.10 8.36 -0.54 89.70 167.40 283.96 0.12 0.38
지점 17 98.89 299.66 0.42 2.08 8.37 8.16 -0.36 72.00 190.44 286.92 0.20 -0.10
지점 18 102.90 324.42 0.73 0.29 8.15 9.05 -0.54 93.50 179.37 298.65 0.23 -0.09
지점 19 96.08 307.26 0.63 2.74 8.18 8.05 -0.55 88.30 163.20 283.82 0.61 -0.38
지점 20 115.54 348.82 1.10 1.54 8.02 8.36 -0.40 77.60 203.17 355.26 0.26 -0.18
평균치 105.89 327.20 0.72 2.13 8.21 8.27 -0.49 83.15 183.76 315.03 0.14 -0.20
표준편차σ 9.54 22.66 0.31 1.52 0.21 0.29 0.09 7.43 20.97 30.08 0.22 0.27
[표 2]
측정점 Ion_1[μA](VD=1V)(VG=5V) Ion_2[μA](VD=5V)(VG=5V) Ioff_1[pA](VD=1V)(VG=-6V) Ion_2[pA](VD=5V)(VG=-1V) Ion/Ioff1 Ion/Ioff2 Vth[V](VD=5V) S값[mV/dec](VD=1V) μFE[㎠/Vs] IG_on(pA)(VD=1V)(VG=5V) IG_off(pA)(VD=1V)(VG=-6V)
(VD=1V)(VG=5V) (VD=1V)(max)
지점 1 36.10 76.69 1.35 35.05 7.43 6.34 -1.52 94.30 155.19 155.19 -0.10 0.11
지점 2 37.85 75.50 1.05 20.46 7.56 6.57 -1.62 128.10 161.10 165.87 -0.12 -0.16
지점 3 35.49 73.92 1.59 29.22 7.35 6.40 -1.60 77.69 150.99 155.24 -0.04 -0.25
지점 4 41.67 92.14 1.83 23.75 7.36 6.59 -1.25 128.04 150.61 161.20 0.13 -0.32
지점 5 41.32 89.49 0.51 14.83 7.91 6.78 -1.35 106.32 153.62 164.68 -0.30 -0.07
지점 6 36.65 75.65 0.82 25.05 7.65 6.48 -1.55 63.48 146.27 156.24 -0.28 -0.20
지점 7 38.76 80.06 0.86 21.28 7.65 6.58 -1.51 78.86 154.67 163.01 -0.32 -0.24
지점 8 39.07 83.43 0.66 20.06 7.77 6.62 -1.38 98.47 144.56 158.58 -0.27 0.08
지점 9 40.51 89.73 0.17 20.48 8.38 6.64 -1.36 98.42 144.56 162.15 -0.28 -0.21
지점 10 37.70 77.90 1.43 21.16 7.42 6.57 -1.46 101.49 150.76 156.57 0.23 -0.18
지점 11 41.84 94.44 0.43 20.56 7.99 6.66 -1.10 70.93 135.11 159.53 0.27 -0.06
지점 12 40.99 84.98 1.46 16.60 7.45 6.71 -1.48 94.08 160.63 169.98 -0.22 -0.34
지점 13 37.75 78.87 0.41 11.83 7.96 6.82 -1.49 95.57 153.43 156.67 0.17 -0.14
지점 14 38.60 79.13 1.53 19.09 7.40 6.62 -1.51 82.63 162.44 163.30 0.17 -0.39
지점 15 41.06 85.88 0.41 16.88 8.00 6.71 -1.47 88.00 164.59 169.98 -0.14 0.17
지점 16 37.33 77.99 1.37 44.30 7.44 6.25 -1.48 96.32 152.76 155.14 0.10 -0.26
지점 17 38.81 80.83 1.32 17.75 7.47 6.66 -1.44 114.06 160.39 160.53 -0.35 0.26
지점 18 39.87 84.08 1.54 27.18 7.41 6.49 -1.51 73.32 152.38 169.45 0.09 -0.12
지점 19 43.04 91.36 1.05 20.92 7.61 6.64 -1.40 95.09 163.97 174.55 -0.26 0.20
지점 20 39.55 80.62 0.67 17.13 7.77 6.67 -1.53 88.12 166.97 168.59 -0.21 0.04
평균치 39.20 82.63 1.02 22.18 7.65 6.59 -1.45 93.66 154.25 162.32 -0.09 -0.10
표준편차σ 2.07 6.14 0.49 7.37 0.28 0.14 0.12 17.11 8.00 5.88 0.21 0.19
표 1 및 표 2에서 특히 주목하여야 할 점은 서브스레시홀드(subthreshold) 특성을 나타내는 S값이 60∼100 mV/dec로 작고, 이동도(μFE)가 150∼400 cm2/Vs 정도로 매우 크다는 것이다. 본 명세서에서, 이동도는 전계효과 이동도를 의미한다.
상기 데이터는 종래의 TFT에서는 얻어질 수 없는 값이고, 이것은 본 발명에 따른 TFT가 단결정 상에 형성된 MOSFET의 것에 필적하는 매우 우수한 성능을 가진다는 것을 증명하고 있다.
또한, 가속 열화(劣化) 시험의 반복적인 측정에 의해, 본 발명에 따른 TFT가 열화에 매우 강하다는 것이 확인되었다. 경험적으로는, 고속 동작하는 TFT는 열화하기 쉬운 것으로 알려져 있으나, 본 발명에 따른 TFT는 열화하지 않고, 매우 높은 내압(耐壓) 특성을 가지는 것으로 판명되었다.
또한, 표 1 및 표 2에는, 참고를 위해, 평균치와 표준편차(σ값)도 나타내었다. 표준편차는 평균치로부터의 분산의 척도로서 사용된다. 일반적으로, 측정결과(모집단)가 정규분포(가우스 분포)를 가지면, 모든 결과치의 68.3%, 95.4% 및 99.7%는 각각 평균치를 중심으로 ±1 σ, ±2 σ 및 ±3 σ내에 들어간다는 것이 알려져 있다.
이 TFT 특성의 분산을 보다 정확하게 평가하기 위해, 본 발명자들은 동일 기판 상에 형성된 140개의 TFT를 측정하였고, 측정결과로부터 평균치와 표준편차를 구하였다. 그 결과, S값은 평균치가 87.1 mV/dec(n채널형에서)과 105.6 mV/dec(p채널형에서)이고, 표준편차가 9.1(n채널형에서)과 25.3(p채널형에서)이었다. 또한, 이동도는 평균치가 277.8 cm2/Vs(n채널형에서)과 151.1 cm2/Vs(p채널형에서)이고, 표준편차가 43.6(n채널형에서)과 12.7(p채널형에서)이었다.
즉, 본 발명에 따른 n채널형 TFT는 다음의 TFT 특성을 가진다.
(1) S값의 표준편차(σ값)가 15 mV/dec 이내, 바람직하게는 10 mV/dec 이내에 들어간다.
(2) S값이 90±45 mV/dec 이내, 바람직하게는 90±30 mV/dec 이내에 들어간다.
(3) 이동도(μFE)의 표준편차(σ값)가 50 cm2/Vs 이내, 바람직하게는 45 cm2/Vs 이내에 들어간다.
또한, 본 발명에 따른 p채널형 TFT는 다음의 특성을 가진다.
(1) S값의 표준편차(σ값)가 30 mV/dec 이내, 바람직하게는 25 mV/dec 이내에 들어간다.
(2) S값이 100±90 mV/dec 이내, 바람직하게는 100±75 mV/dec 이내에 들어간다.
(3) 이동도(μFE)의 표준편차(σ값)가 20 cm2/Vs 이내, 바람직하게는 15 cm2/Vs 이내에 들어간다.
이상과 같이, 본 발명에 따른 TFT는 매우 우수한 전기 특성을 나타내고, 복잡한 SRAM 및 DRAM 회로와 같이 고속동작을 필요로 하는 논리회로를 구성할 수 있다.
본 실시예는 싱글 게이트 구조의 TFT의 제작공정의 예만을 기재하고 있으나, 더블 게이트 구조의 TFT나, 3개 이상의 게이트 전극을 가지는 멀티게이트 구조의 TFT에 대해서도 적용될 수 있다.
본 발명은 활성층의 결정성을 향상시킴으로써 실현되고, 따라서, 충분한 내열성을 가지는 한 어떠한 TFT 구조에서도 실시될 수 있다.
본 발명에 의해 얻어진 결정 구조체에 관한 식견
본 발명에 의해 얻어진 결정성 규소막이 도 14에 나타내어진 것과 같은 침상 또는 주상 결정의 집합체로 구성된 결정 구조체라는 것은 앞에서 이미 설명되었다. 여기에서는, 본 발명의 결정 구조체와 다른 방법으로 형성된 결정 구조체를 비교한다.
도 15에 나타내어진 결정 구조체는 본 발명과 다른 조건 하에 비정질 규소막을 결정화하여 얻어진 것이다. 더 구체적으로는, 질소분위기 중에서 600℃로 48시간 가열처리를 행함으로써 비정질 규소막을 결정화한 다음, 대략 900∼1,000℃의 열산화 처리를 하였다.
도 15에 나타내어진 바와 같이, 상기한 방식으로 형성된 결정성 규소막에서는, 개개의 결정립이 불규칙하게 분포된 입계에 의해 서로 분리되어 있다.
도 15에서, 결정립(1501)은 불규칙한 입계(1502)에 의해 둘러싸여 있는 상태로 되어 있다. 따라서, 도 15의 결정 구조체를 TFT의 활성층으로 실제로 사용하면, 불규칙한 입계(1502)에 의해 발생된 에너지 배리어가 캐리어 이동을 저해한다.
대조적으로, 도 14에 나타낸 결정 구조체에서는, 결정 입계(1402)가 어느 정도의 규칙성을 가지고 배열되어 있는 상태로 되어 있다. 따라서, 캐리어 이동을 저해하는 에너지 배리어가 각각의 침상 또는 주상 결정의 내부에 존재하지 않는 것으로 고려된다.
침상 또는 주상 결정의 배열 상태를 1만 내지 5만배 정도의 넓은 시야로 관찰한 결과, 본 발명자들은, 침상 또는 주상 결정이 지그재그로 진행하는 것과 같은 경우가 있음을 확인하였다. 이것은, 결정 성장이 에너지적으로 안정한 방향으로 향하는 것에 기인하는 현상이고, 결정 방향이 전환된 위치에는 일종의 입계가 형성되어 있는 것으로 추측된다.
그러나, 본 발명자들은, 침상 또는 주상 결정의 내부에서 일어날 수 있는 이러한 입계가 에너지적으로 불활성인 쌍정(雙晶) 입계와 같은 것이 아닌가 하고 추측한다. 즉, 본 발명자들은, 이 입계가 결정방향은 다르지만, 정합성이 좋게 연속적으로 결합한 결정부분들에 의해 형성되고, 캐리어 이동을 저해하는 것과 같은 에너지 배리어로서 기능하지 않는(실질적으로는 입계로서 간주되지 않는) 입계라고 생각한다.
진술한 바와 같이, 일반적인 공정에 의해 결정화된 결정성 규소막은 도 15에 나타낸 것과 같은 결정 구조를 가지며, 불규칙한 입계가 캐리어 이동을 방해하도록 분포하기 때문에 높은 이동도를 제공하기 어렵다.
대조적으로, 본 발명에 따른 결정성 규소막은, 입계가 방향성을 가지고 있고 에너지 배리어로서 기능하는 입계가 각각의 침상 또는 주상 결정의 내부에 존재하지 않는, 도 14에 나타낸 것과 같은 결정 구조를 가지는 것으로 고려된다. 캐리어가 전혀 방해받지 않고 결정의 내부에서 이동할 수 있기 때문에, 이 결정성 규소막은 매우 높은 이동도를 제공할 수 있다.
특히, 주목하여야 하는 점은, 본 발명에 따른 침상 또는 주상 결정이 요철이나 응력 등에 기인한 변형을 피하면서, 즉, 결정방향을 바꾸면서 수 십 내지 수 백 μm의 긴 거리에 걸쳐 연속적으로 성장하는 것으로 믿어진다는 것이다.
본 발명자들의 추측이 옳다면, 본 발명에 따른 결정성 규소막은, 캐리어 트랩으로서 기능할 수 있는 어떠한 입계도 형성하지 않고 성장한 특수한 결정의 집합체로 구성된 전혀 새로운 결정 구조체라고 말할 수 있다.
[실시예 2]
본 실시예는, 실시예 1에 따른 TFT에 의해, 즉, 실시예 1에서 설명된 바와 같은 구조를 가지는 n채널형 TFT와 p채널형 TFT를 상보적으로 결합하여 CMOS 회로를 형성하는 경우에 관한 것이다.
본 실시예에 따른 CMOS 회로의 제작공정을 도 7A∼도 7D 및 도 8A∼도 8C에 의거하여 설명한다. 본 발명에 따라 형성된 결정성 규소막의 응용범위는 넓고, CMOS 회로를 형성하는 방법은 본 실시예에 한정되는 것은 아니다.
먼저, 실시예 1의 제작공정에 따라, 석영 기판(701)상에 산화규소막(702)을 형성하고, 그 위에 결정성 규소막(도시되지 않음)을 형성한다. 그 다음, 그 결정성 규소막을 패터닝하여, n채널형 TFT의 활성층(703)과 p채널형 TFT의 활성층(704)을 형성한다.
활성층(703, 704)의 형성 후, 게이트 절연막(705)을 형성한 다음, 할로겐 원소를 함유하는 분위기 중에서 가열처리를 행한다. 본 실시예에서는, 처리조건을 실시예 1에서와 동일하게 하였다. 그리하여, 활성층(703, 704)은 본 발명에 따른 결정 구조체로 구성되고, 게이트 절연막(705)이 우수한 계면과 막질을 가지게 된다.
그 다음, 후에 게이트 전극의 원형을 구성할 알루미늄막(도시되지 않음)을 형성하고 패터닝하여, 알루미늄막 패턴(706, 707)을 형성한다(그 알루미늄막 패턴(706, 707)을 형성하기 위해 사용된 레지스트 마스크는 패턴 형성 후에도 그대로 남겨둔다).
그리하여, 도 7A의 상태가 얻어진다. 알루미늄막 패턴(706, 707)의 형성 후, 실시예 1에서와 동일한 조건으로 알루미늄막 패턴(706, 707)의 측면에 다공질 양극산화막(708, 709)을 형성한다. 본 실시예에서는, 다공질 양극산화막(708, 709)의 두께를 0.5 μm로 하였다.
그 다음, 본 실시예에서 막 두께가 700 Å이 되도록 최종 전압을 조절하는 것을 제외하고는 실시예 1에서와 동일한 조건으로 치밀하고 강고한 양극산화막(710, 711)을 형성한다. 이 공정에 의해, 게이트 전극(712, 713)이 획정된다. 그리하여, 도 7B의 상태가 얻어진다.
이 상태에서, 게이트 절연막(705)을 건식 에칭법에 의해 에칭한다. 이 에칭공정에서는, 게이트 전극(712, 713)과 다공질 양극산화막(708, 709)이 마스크로 작용하고, 그 마스크 바로 아래에만 게이트 절연막(705)이 잔존한다. 에칭 후, 다공질 양극산화막(708, 709)을 제거함으로써, 도 7C의 상태가 얻어진다.
그 다음, p채널형 TFT를 덮도록 레지스트 마스크(714)를 형성한 후, n형 도전성을 부여하는 불순물로서 P(인) 이온을 주입(도핑)한다. 이 도핑은, 가속전압이 50 kV이고 도즈량이 0.1∼5×1013 원자/cm2, 바람직하게는 0.5∼2×1013 원자/cm2인 조건 하에 행해진다.
이 도핑 공정에서, 가속전압이 비교적 높기 때문에, P 이온이 게이트 절연막의 노출된 부분을 통과하여 활성층(703)내로 주입되어, 영역(715, 716)에 P 이온이 첨가된다(도 7C 참조).
그 후, 도 7D에 나타내어진 바와 같이, 가속전압을 5 kV로 낮게 하고 도즈량을 0.1∼1×1015 원자/cm2, 바람직하게는 2∼5×1014 원자/cm2으로 한 조건 하에 P 이온을 다시 주입한다. 이 공정의 결과로, P 이온이 고농도로 도핑된 영역(717, 718)이 형성된다.
도 7D의 공정이 완료된 시점에서 n채널형 TFT의 활성층이 완성된다. 즉, n채널형 TFT의 소스 영역(717), 드레인 영역(718), 저농도 불순물 영역(또는 LDD 영역) (719, 720), 및 채널 형성 영역(721)이 획정된다.
이어서, 도 8A에 나타내어진 바와 같이 좌측의 n채널형 TFT를 덮도록 레지스트 마스크(722)를 형성한다. 이 상태에서, p형 도전성을 부여하는 불순물로서 B(붕소)를 주입한다. 상기한 P 이온의 경우와 같이 2번의 공정으로 B 이온을 주입한다.
첫 번째의 B 이온 도핑에서는, 가속전압을 30 kV로 하고, 도즈량을 0.1∼5×1014 원자/cm2, 바람직하게는 0.5∼2×1014 원자/cm2으로 한다. 이 공정의 결과로, 영역(723, 724)에 B 이온이 첨가된다(도 8A 참조).
두 번째의 B 이온 도핑에서는, 가속전압을 5 kV로 하고, 도즈량을 0.1∼1×1015 원자/cm2, 바람직하게는 2∼5×1014 원자/cm2으로 한다. 이 공정의 결과로, B 이온이 고농도로 도핑된 영역(725, 726)이 형성된다(도 8B 참조).
상기한 공정들의 결과로, p채널형 TFT의 소스 영역(725), 드레인 영역(726), 저농도 불순물 영역(또는 LDD 영역)(727, 728), 및 채널 형성 영역(729)이 획정된다.
도 8B의 공정의 완료 후, 레지스트 마스크(727)를 제거하고, 기판 전면(全面)에 레이저광, 적외광 또는 자외광과 같은 강광(强光)을 조사한다. 이 공정의 결과로, 첨가된 불순물 이온이 활성화되고, 불순물 이온이 주입된 영역의 손상이 회복된다.
그 후, 두께 4000 Å의 층간절연막(730)을 형성한다. 그 층간절연막(730)은 산화규소막, 질화규소막, 산화질화규소막 및 유기수지막 중 어느 하나일 수 있고, 또는 다층 구조를 가질 수도 있다. 그러한 절연막은 플라즈마 CVD법, 열 CVD법, 또는 스핀 코팅법에 의해 형성될 수 있다.
그 다음, 콘택트 홀을 형성한 후, n채널형 TFT의 소스 전극(731)과 p채널형 TFT의 소스 전극(732)을 형성한다. 드레인 전극(733)은 n채널형 TFT와 p채널형 TFT가 공유한다. 그리하여, CMOS 회로가 완성된다(도 8C 참조).
상기한 과정을 통해, 도 8C에 나타낸 구조를 가지는 CMOS 회로가 제작된다. CMOS 회로는 가장 단순한 형태의 인버터 회로이다. 홀수의 CMOS 인버터 회로를 직렬로 접속하여 구성된 폐회로는 링 오실레이터로 불리고, 반도체장치의 동작속도를 평가하는데 사용된다.
도 9A는, 본 실시예에 따라 제작된 CMOS 회로를 결합하여 구성한 링 오실레이터 회로의 상면 사진이다. 본 발명자들은 본 발명을 이용하여 실제로 액티브 매트릭스형 액정표시장치의 실험 모델을 제작하였고, 그의 구동회로의 동작 성능을 링 오실레이터에 의해 확인하였다.
도 9A의 링 오실레이터를 구성하는 CMOS 회로에서, 게이트 전극의 폭은 대략 0.6 μm로 좁고, 채널 형성 영역은 단채널 효과를 야기할 정도로 단축되었다.
참고를 위해, 도 9B는, 실험적으로 제작한 주변 구동회로를 구성하는 중요한 회로들 중 하나이고 화소 영역의 어드레스를 지정하는 논리회로인 시프트 레지스터 회로의 사진이다. 특히, 수평주사(소스측) 시프트 레지스터 회로는 실제 동작 시에 수 MHz∼수 십 MHz의 매우 놓은 주파수에서의 구동을 행하는 것이 요구된다.
도 10은 도 9A에 나타내어진 것과 같은 링 오실레이터의 발진 주파수의 측정 결과를 나타낸다. 측정은 9, 19, 51 스테이지(단(段))의 CMOS 회로를 접속한 링 오실레이터에 대하여 수행되어, 전원 전압과 발진 주파수 사이의 관계를 구하였다. 도 10에 나타낸 결과는 평균 데이터이다.
도 10으로부터, 9 스테이지의 링 오실레이터는, 예를 들어, 5 V의 전원 전압에서 402 MHz의 발진 주파수를 실현하고, 따라서, 매우 높은 속도로 동작하는 것을 볼 수 있다. 또한, 본 발명자들은 최대 발진 주파수가 454.37 MHz(전원 전압: 3.3 V)와 539.51 MHz(전원 전압: 5 V)인 데이터를 얻었다. 참고를 위해, 도 11은 최대 주파수 데이터가 얻어진 때 측정된 파형을 나타낸다.
상기 값들은, 본 실시예에 따라 제작한 링 오실레이터가 종래의 제작방법으로 제작한 링 오실레이터의 동작속도의 20배에 가까운 동작속도를 가진다는 것을 의미한다. 전원 전압이 1∼5 V의 범위에서 변경된 때라도. 본 실시예의 링 오실레이터는 수 십∼수 백 MHz의 발진 주파수를 실현한다.
상기한 바와 같이, 본 발명에 따른 CMOS 회로는 회로설계상 어떤 부가가치가 불가피하게 가해진 상황에서도 아무런 문제없이 고속으로 동작하고, 따라서, 논리회로의 요구에 응하는 성능을 가진다.
또한, 본 발명에 따른 TFT는 0.6 μm의 매우 짧은 채널 길이에도 불구하고 본 실시예에서 설명된 바와 같은 매우 높은 속도의 동작에도 견디는 높은 내압 특성을 가진다. 이것은, 본 발명에 따른 TFT가 단채널 효과에 거의 영향을 받지 않고, 따라서, 특히 높은 신뢰성을 가진다는 것을 의미한다.
본 발명의 특징으로부터 도출되는 추론
실시예 1 및 실시예 2에서 실험 데이터에 의거하여 설명된 바와 같이, 본 발명에 따라 제작한 TFT는 극히 높은 성능(고속동작 및 높은 내압 특성)을 나타낸다. 또한, 이러한 높은 동작속도에도 불구하고 열화에 강하다는 특징은 경험적으로도 특이한 것이다. 그리하여, 본 발명자들은 본 발명에 따른 TFT가 왜 그와 같이 열화에 강한지를 고찰하였고, 이하의 이론을 추론하였다.
본 발명에 따른 TFT의 높은 내압 특성의 이유를 고찰하는데 있어, 본 발명자들은 침상 또는 주상 결정의 입계의 영향을 중시하였다. 즉, 본 발명자들은, 채널 형성 영역에 국부적으로 존재하는 결정 입계(산화물 영역인 것으로 예상됨)가 소스 영역과 드레인 영역 사이, 특히 채널 형성 영역과 드레인 영역 사이에 걸리는 강한 전계를 효과적으로 완화시키는 것으로 추측하였다.
구체적으로는, 본 발명자들은, 결정 입계가 특히, 드레인 영역으로부터 발생하는 공핍층의 전하에 의해 형성되는 전계를 약화시키고, 드레인 전압이 증가된(드레인측 공핍층 전하가 증가된) 상태에서도 소스측 확산 전위의 변화를 방지하는 것으로 생각하였다.
요약하면, 본 발명의 결정성 규소막을 활성층으로 사용한 경우, 채널 형성 영역이 이하의 특징을 가지는 것으로 고려된다.
(1) 채널 형성 영역이, 캐리어의 이동을 허용하는 (캐리어에 대하여) 실질적으로 진성의 영역(침상 또는 주상 결정의 내부)을 가진다.
(2) 채널 형성 영역이, 캐리어 이동을 억제하고 채널 방향(소스와 드레인을 연결하는 방향)으로 걸리는 전계를 완화시키는 에너지 배리어를 가진다.
따라서, 상기한 2가지 특징, 즉, 캐리어에 대하여 실질적으로 진성인 영역과 국부적 에너지 배리어를 가지는 채널 형성 영역을 형성함으로써, 본 발명에 따른 우수한 특성의 TFT가 제작될 수 있는 것으로 결론지어진다.
상기한 결론은, 몇몇 추측이 있으나 본 발명자들의 실험 데이터로부터 도출되는 것이다. 그래서, 본 발명자들은, 상기한 특징들을 인위적으로 창출함으로써 동일한 이점(利點)이 얻어질 수 있다고 생각하였다.
그 결과, 본 발명자들은 단채널 효과를 방지하는데 효과적인 구성을 제안하는데 성공하였다. 이 구성의 개략을 이하에 기재한다. 이하에 기재되는 고찰은 현재에는 아직도 추측의 범위 내에 있는 것이다.
"단채널 효과"란 용어는, 스레시홀드 전압의 저하, 펀치스루(pnnch-through) 현상에 기인한 내압 특성의 열화, 서브스레시홀드 특성의 열화 등을 총칭하는 것이다. 특히 문제가 되는 펀치스루 현상은, 소스 영역으로의 드레인측 공핍층의 확장이 소스측 확산전위를 감소시켜 소스와 드레인 사이에서 펀치스루 전류가 흐르게 하는 현상이다.
본 발명에 따른 결정 입계의 효과에 주목하면, 본 발명자들은, 대략 0.01∼2 μm의 채널 길이를 가지는 단채널 TFT에서는, 드레인측 공핍층의 확장을 억제하는 효과가 채널 형성 영역에 인위적으로 불순물 영역을 국부적으로 제공하는 것에 의해 얻어질 수 있다고 추측하였다.
이러한 구성은 도 12A∼도 12C에 나타낸 특정 구조에 의해 실현될 수 있는 것으로 고려된다. 도 12A에서, 부호 1201, 1202, 1203은 각각 소스 영역, 드레인 영역 및 채널 형성 영역을 나타내고, 채널 형성 영역(1203)에 불순물 영역(1204)이 인위적으로 형성된다. 채널 형성 영역(1203)에서, 불순물 영역(1204) 이외의 영역(1205)은 캐리어의 이동을 허용하는 실질적으로 진성의 영역이 된다.
도 12A의 구조는 도 14에 나타내어진 본 발명에 따른 결정 구조체를 흉내낸 구조라는 것이 중요하다. 즉, 도 14의 결정 입계(1402)와 침상 또는 주상 결정(1401)이 도 12A의 불순물 영역(1204)과 캐리어 이동 영역(1205)에 각각 대응한다.
따라서, 채널 형성 영역(1203)내에 배치된 불순물 영역(1204)은 채널 형성 영역(1203)내에 빌트-인 포텐셜(built-in potential)이 큰 영역(에너지 배리어라고도 표현될 수 있다)을 국부적으로 형성하고, 에너지 배리어가 드레인측 공핍층의 확장을 효과적으로 억제하는 것으로 예상된다.
도 12B는 도 12A의 A-A'선에 따른 단면도이다. 부호 1206은 절연 표면을 가진 기판을 나타낸다. 도 12C는 도 12A의 B-B'선에 따른 단면도이다.
도 12C에서, wpi,n과 wpa,m은 각각, 채널 형성 영역(1203)내에서 n번째 불순물 영역(1204)의 폭과 m번째 캐리어 이동 영역의 폭을 나타낸다.
따라서, 본 발명에 따른 TFT의 실제의 전계효과 이동도를 계산하기 위해서는, 실효적인 채널 폭 Wpa (wpa,m들의 합계; m = 1 내지 M(캐리어 이동 영역(1205)의 수))를 하기 이론식의 W에 대입하여야 한다.
μFE = 1/Cox(△Id/△Vg) * 1/Vd * L/W
여기서, Cox는 게이트 산화막의 용량이고, △Id 및 △Vg는 각각 드레인 전류 Id와 게이트 전압 Vg의 변화량이고, Vd는 드레인 전압이고, L 및 W는 채널 길이 및 채널 폭이다.
그러나, 실효적인 채널 폭 Wpa를 측정하는 것이 현실적으로 불가능하기 때문에, 본 명세서에서의 전계효과 이동도는 채널 폭의 설계값 W를 상기 식에 대입하여 계산되는 것이다. 이것은 실제의 이동도보다 작다.
또한, 불순물 영역(1204)을 도 12A에 나타낸 방식으로 배열하는 것은 이동도를 향상시키는데 매우 큰 의미가 있는 것으로 예상된다. 그 이유를 이하에 설명한다.
이동도(μFE)는 반도체막(하기 논의에서는 규소막인 것으로 가정한다)내에서의 캐리어의 산란에 의해 결정되고, 규소막에서의 산란은 일반적으로 격자 산란과 불순물 산란으로 분류된다. 이들 양 인자를 반영하는 전체 이동도 μ는 하기 식으로 나타내어진다.
μ = (1/μl + 1/μi)-1 -------- (1)
상기 식 (1)은, 전체 이동도 μ가, 격자 산란의 영향을 받은 경우의 이동도 μl (아래첨자 "l"은 격자(lattice)를 의미한다)의 역수와 불순물 산란의 영향을 받은 경우의 이동도 μi (아래첨자 "i"는 불순물(impurity)을 의미한다)의 역수의 합에 반비례한다는 것을 의미한다. 이동도 μl과 μi는 각각 다음과 같이 표현된다.
μl ∝ (m*)-5/2T-3/2 -------------- (2)
μi ∝ (m*)-1/2Ni -1T3/2 ------------ (3)
상기 식 (2) 및 (3)은, 채널형성영역 전체에 불순물이 첨가된 상태에서는 불순물 산란의 영향 때문에 이동도가 향상될 수 없다는 것을 나타낸다. 대조적으로, 도 12A∼도 12C에 나타낸 구성에서는, 불순물 영역(1204)이 국부적으로 형성되어 있기 때문에, 캐리어 이동 영역(1205)에는 불순물이 첨가되어 있지 않고, 캐리어에 대하여 실질적으로 진성이다.
이론적으로는, 상기 식(3)의 이온화된 불순물의 농도 Ni는 무한히 0에 가깝게 되고, 따라서, 이동도 μi는 무한히 무한대에 접근한다. 이것은, 상기 식 (1)에서 1/μi의 항을 무시할 수 있을 정도로까지 불순물 농도가 감소되는 것을 의미하므로, 전체 이동도 μ는 무한히 이동도 μl에 가깝게 된다.
또한, 불순물 영역(1204)이 채널 방향에 대략 평행하게 배치되는 것이 중요하다. 이러한 배치는, 도 14에 나타낸 침상 또는 주상 결정의 입계의 연장방향이 채널 방향과 일치하는 경우에 상당한다.
이러한 배치에서는, 불순물 영역(1204)이 "양성의 결정 입계"로서 행동하는 것으로 예상된다. 따라서, 그 불순물 영역들은 캐리어를 포획하지 않고, 캐리어 이동방향을 규정하도록 레일과 같은 역할을 한다. 이것은 캐리어끼리의 충돌에 기인한 산란의 영향을 감소시키는데 있어 매우 중요한 특징이다.
또한, 상기한 구성이 단채널 효과의 일 양태인 스레시홀드 전압의 저하도 억제할 수 있는 것으로 예상된다. 이러한 예상은, 채널 폭이 극단적으로 좁게 된 때 일어나는 협채널 효과가 불순물 영역(1204)들 사이에서 인위적으로 야기될 수 있다는 추론에 의거한다.
상기한 바와 같이, 드레인측 공핍층의 확장을 억제함으로써 펀치스루 현상이 방지될 수 있는 것으로 고려된다. 펀치스루 현상을 방지함으로써, 내압 특성뿐만 아니라 서브스레시홀드 특성(S값)도 향상된다.
서브스레시홀드 특성의 향상에 대하여, 본 구성을 사용함으로써 드레인측 공핍층의 체적이 감소될 수 있다는 추론에 의거하여 아래에 설명한다.
도 12A의 구성이 공핍층의 확장을 효과적으로 억제할 수 있으면, 드레인측 공핍층의 체적을 크게 감소시키는 것이 가능하다. 따라서, 전체적인 공핍층 전하가 감소되기 때문에, 공핍층 용량도 감소될 수 있다. S값은 하기의 근사식으로 표현된다.
S ≒ ln 10(kT/q){1+(Cd+Cit)/Cox} --------- (4)
여기서, k는 볼츠만(Boltzmann) 정수이고, T는 절대온도, q는 전하량, Cd는 공핍층 용량, Cit는 계면 준위의 등가용량, Cox는 게이트 산화막 용량이다. 따라서, 본 구성에서는 공핍층 용량 Cd와 계면 준위의 등가용량 Cit를 가능한 한 0에 가깝게 함으로써 Cd = Cit = 0이 되는 이상적인 상태, 즉, S값이 60 mV/decade가 되는 반도체장치가 실현될 수 있는 가능성이 있다.
그러나, 상기 식 (4)는 S값을 도출하기 위한 근사식이다. TFT에서는, 식 (4)에 따르지 않고 60 mV/decade 이하의 측정값이 얻어질 수 있다.
그런데, 본 발명에 따라 제안된 본 구성에서는, 본 발명에 따른 결정 입계에 상당하는 불순물 영역(1204)이 산소 이외에 질소 또는 탄소를 사용하여서도 형성될 수 있다. 이것은, 본 구성의 목적이 채널 형성 영역(1203)내에 에너지 배리어를 인위적으로 배치하는 것이기 때문이다.
따라서, 에너지 배리어를 형성하는 관점에서 고려하면, 반전층의 도전형과 반대의 도전형을 가지는 불순물 영역도 효과적이다. 즉, n채널형 반도체장치에서는 B(붕소) 이온을 사용하고, p채널형 반도체장치에서는 P(인) 이온을 사용하여, 불순물 영역(1204)을 형성할 수 있다.
불순물 영역(1204)이 P 이온 또는 B 이온을 사용하여 형성되는 경우, 첨가되는 불순물 이온의 농도에 의해 스레시홀드 값을 직접 제어할 수 있다.
상기한 바와 같이, 본 구성은 본 발명의 개념과 실험적 사실에 의거하여 본 발명자들의 추론을 통해 도출되었다. 극단적으로 짧은 채널을 가지는 디프 서브마이크론(deep-submicron)의 반도체장치에서 문제가 되는 단채널 효과가 상기 구성을 이용함으로써 효과적으로 방지될 수 있다고 추측된다.
[실시예 3]
본 실시예는 실시예 1에서와 다른 제작공정에 관한 것이다. 더 구체적으로는, 활성층을 형성하기 전에, 할로겐 원소를 함유하는 분위기 중에서 결정성 규소막을 가열처리하여, 게터링에 의해 니켈을 제거한다.
실시예 1의 제작공정에 본 실시예의 공정을 결합함으로써, 활성층 중의 니켈 농도를 효과적으로 더욱 감소시킬 수 있다.
또한, 700℃를 넘는 온도에서의 가열처리에 의해 결정성 규소막의 두께가 감소되기 때문에, 활성층이 더 얇게 만들어질 수 있다. 얇게 된 활성층은 이동도를 증가시키고 오프 전류를 감소시키는 이점을 제공한다.
[실시예 4]
본 실시예는 실시예 1에서와 다른 제작공정에 관한 것이다. 더 구체적으로는, 실시예 1에서 게이트 절연막(107)을 형성하는 공정을 생략하고, 활성층의 형성 직후에, 할로겐 원소를 함유하는 분위기 중에서의 가열처리를 행한다.
이때 형성된 열산화막은 실시예 1의 경우와 같이 질소분위기 중에서 어닐을 행함으로써 막질이 개선될 수 있다. 본 실시예에서는, 이러한 열산화막만으로 게이트 절연막을 구성하는 것이 가능하다. 열산화막은 가열처리의 조건을 조정함으로써 100∼1500 Å(대표적으로는, 500∼1000 Å)의 두께 범위로 형성될 수 있다.
본 실시예는, 열산화막만으로 게이트 절연막을 구성함으로써, 고속으로 동작할 수 있는 반도체장치가 제작될 수 있고, 게이트 절연막을 형성하는 공정이 간략화될 수 있다는데 특징이 있다. 그러나, 균일한 두께 분포를 제공하는 것이 어려운 경우가 많다.
상기 공정에 의해 형성된 열산화막 상에 기상법에 의해 절연막을 퇴적하여, 열산화막과 함께 게이트 절연막(적층막)을 구성하는 것도 가능하다. 이 경우, 게이트 내압 특성이 향상되지만, 열산화막과 기상법에 의해 형성된 막과의 계면을 청결하게 유지하는 것이 중요하다.
또한, 상기 공정을 금속원소(특히, 니켈)를 제거하는 공정으로 간주하는 것도 가능하다. 즉, 상기 공정에 의해 형성된 열산화막을 제거한 다음, 다시 게이트 절연막으로서 열산화막을 형성한다. 또는, 열산화막의 제거 후에 기상법에 의해 활성층 상에 게이트 절연막을 형성할 수도 있다. 이 경우, 활성층과 게이트 절연막과의 계면에 존재하는 불필요한 불순물의 농도가 감소될 수 있으나, 활성층 표면의 청정도를 높게 유지하도록 주의하여야 한다.
[실시예 5]
본 실시예는, 본 발명에 따라 제작된 TFT를 DRAM(다이나믹 랜덤 액세스 메모리) 및 SRAM(스태틱 랜덤 액세스 메모리)에 응용한 경우에 관한 것이다. 본 실시예를 도 16A 및 도 16B에 의거하여 설명한다.
DRAM은 정보가 커패시터에 전하 형태로 기억되는 메모리이다. 커패시터에의 전하(정보)의 출입은 커패시터에 직렬로 접속된 TFT에 의해 제어된다. 도 16A는 TFT와 커패시터의 회로를 나타내고, 그 회로가 DRAM의 하나의 메모리 셀을 구성한다.
워드선(1601)으로부터 게이트 신호가 공급되면, TFT(1603)가 도전 상태로 된다. 이 상태에서, 비트선(1602)으로부터 커패시터(1604)에 전하를 공급하여 정보를 읽어들이거나 또는 커패시터(1604)로부터 전하를 제거하여 정보를 판독한다. 즉, DRAM은, TFT(1603)에 의해 커패시터(1604)에 전하를 기입하거나 그 커패시터로부터 전하를 판독하도록 하는 기억소자로서 작용한다.
DRAM의 특징은, 각각의 메모리 셀이 매우 적은 수의 부품, 즉, 하나의 TFT와 하나의 커패시터로 구성되기 때문에 높은 집적밀도의 대규모 메모리를 구성하는데 적당하다. 또한, 가격도 낮기 때문에, 현재 각종 메모리 소자들 중 DRAM이 가장 대량으로 사용된다.
DRAM 셀이 TFT를 사용하여 형성되는 경우, 축적용량이 적게 설정될 수 있어, 저전압에서의 동작을 가능케 한다.
도 16B는, 수동 부하소자로서 고저항이 사용되는 SRAM 회로를 나타낸다. 또한, 동일한 기능을 하도록 수동 부하소자를 TFT로 대체한 SRAM 구조를 이용하는 것도 가능하다.
SRAM은 플립플롭과 같은 쌍안정 회로를 기억소자로서 사용하는 메모리이고, 쌍안정 회로의 2가지 안정상태, 온/오프 또는 오프/온에 대응하여 2진 정보값(0 및 1)을 기억하는 것이다. SRAM은 전압이 공급되는 한 저장된 정보를 유지하는 점에서 유리하다.
도 16B에서, 부호 1605, 1606은 각각 워드선과 비트선을 나타내고, 1607은 고저항으로 구성된 부하소자를 나타낸다. SRAM은 또한, 한 쌍의 드라이버 트랜지스터(1608)와 한 쌍의 액세스 트랜지스터(1609)도 포함한다.
상기한 구성의 SRAM은, 높은 동작속도, 높은 신뢰성을 가지며 시스템에 용이하게 조립될 수 있다는 점에서 유리하다.
[실시예 6]
본 실시예는, 실시예 1의 TFT와 실시예 2의 CMOS 회로를 사용하여, 도 20에 나타낸 바와 같이 동일 기판(3001)상에 화소(액티브 매트릭스) 회로(3002)와 논리회로를 집적화한 액티브 매트릭스형 전기광학장치를 구성하는 경우에 관한 것이다. 이 전기광학장치의 예로서는, 액정 표시장치, EL(electroluminescence) 표시장치, EC(electrochrominance) 표시장치가 있다.
논리회로란, 주변 구동회로(3003) 및 제어회로(3004)와 같은, 전기광학장치를 구동하기 위한 집적화 회로를 의미한다. 종래의 액티브 매트릭스형 전기광학장치는 제한된 집적도와 동작성능 때문에, 외부에 설치되는 IC를 논리회로로 사용하는 것이 일반적이지만, 본 발명에 따른 TFT를 사용함으로써, 동일 기판 상에 모든 회로를 일체화하여 형성할 수 있다.
제어회로는, 프로세서 회로, 메모리 회로, 클록 발생 회로, A/D(D/A) 변환회로와 같은, 전기광학장치를 구동하는데 필요한 다른 전기회로를 포함한다. 물론, 메모리 회로는 실시예 5에 기재된 SRAM 회로와 DRAM 회로를 포함한다. 또한, 본 발명을 사용하여 SXGA 표준제품 및 XGA 표준제품이 얻어질 수 있다.
상기한 구성을 실현하기 위해 본 발명을 이용함으로써, 단결정 상에 형성된 MOSFET의 것에 필적하는 성능의 TFT를 사용하여 논리회로를 구성할 수 있다.
[실시예 7]
본 실시예는, 실시예 1에서의 것과 다른 구조를 가지는 TFT를 제작하는 것에 관한 것이다. 본 실시예를 도 17A∼도 17D에 의거하여 설명한다.
먼저, 실시예 1에서와 동일한 공정으로 도 1D의 상태를 얻는다. 도 1D의 상태에서, 알루미늄막의 패터닝에 사용된 레지스트 마스크(도시되지 않음)를 제거한 다음, 주석산 중에서 양극산화를 행하여 두께 1000 Å의 치밀한 양극산화막(1702)을 형성한다. 도 17A는 이 상태를 나타낸다.
도 17A에서, 부호 101은 석영 기판을 나타내고, 102는 하지막, 106은 활성층, 107은 후에 게이트 절연막으로서 기능하는 열산화막을 나타낸다. 또한, 부호 1701은 알루미늄을 주성분으로 하는 재료로 된 게이트 전극을 나타내고, 1702는 게이트 전극(1701)을 양극산화하여 얻어진 치밀한 양극산화막을 나타낸다.
그 다음, 이 상태에서, 한가지 도전형을 부여하는 불순물 이온을 활성층(106)에 주입한다. 이 이온 주입 공정의 결과로, 불순물 영역(1703, 1704)이 형성된다.
불순물 이온 주입 후, 감압 열 CVD법, 플라즈마 CVD법 또는 스퍼터법으로 두께 0.5∼1 μm의 질화규소막(1705)을 형성한다. 질화규소막 대신에, 산화규소막이 형성될 수도 있다.
그리하여, 도 17B의 상태가 얻어진다. 이 상태에서, 게이트 전극(1701)의 측벽에만 남도록 질화규소막(1705)을 에칭(에치 백(etch back))한다. 잔존하는 질화규소막이 측벽(1706)으로 기능한다.
이때, 도 17C에 나타내어진 바와 같이, 게이트 전극에 의해 마스크된 열산화막(107)의 부분을 남기고 다른 부분을 제거한다.
도 17C의 상태에서, 이전의 이온 주입 공정에서보다 높은 도즈량으로 불순물 이온을 다시 주입한다. 이 이온 주입에서, 측벽(1706) 바로 아래의 영역(1707, 1708)에는 이온이 주입되지 않으므로, 그곳에서는 불순물 이온의 농도가 변하지 않는다. 한편, 노출된 영역(1709. 1710)에는 불순물 이온이 더 주입되어, 그곳의 농도를 증가시킨다.
2번의 이온 주입의 결과로, 소스 영역(1709), 드레인 여역(1710), 및 그 소스 및 드레인 영역(1709, 1710)보다 불순물 농도가 낮은 저농도 불순물 영역(또는 LDD 영역)(1707)이 형성된다. 게이트 전극(1701) 바로 아래의 도핑되지 않은 영역은 채널 형성 영역(1711)이 된다.
상기 공정들에 의해 도 17C의 상태가 얻어진 후, 두께 300 Å의 티탄막(도시되지 않음)을 형성하고, 그 티탄막과 규소막(결정성 규소막)을 반응시킨다. 티탄막을 제거한 후, 램프 어닐과 같은 가열처리를 행하여 소스 영역(1709) 및 드레인 영역(1710)의 표면에 규화티탄막(1712, 1713)을 형성한다(도 17D 참조).
상기 공정에서, 티탄막 대신에, 탄탈막, 텅스텐막, 몰리브덴막 등이 형성될 수도 있다.
그 다음, 층간절연막(1714)으로서 두께 5000 Å의 산화규소막을 형성한 후, 소스 전극(1715)과 드레인 전극(1716)을 형성한다. 그리하여, 도 17D의 구조를 가지는 TFT가 완성된다.
본 실시예의 구조를 가지는 TFT는, 소스 전극(1715) 및 드레인 전극(1716)이 규화티탄막(1712, 1713)을 통해 소스 영역(1709) 및 드레인 영역(1710)에 접속되기 때문에 양호한 오믹 콘택트(ohmic contact)를 실현할 수 있다.
[실시예 8]
본 실시예는, 실시예 1 및 실시예 7에서와 다른 구조를 가지는 TFT를 제작하는 것에 관한 것이다. 이 실시예를 도 18A∼도 18D에 의거하여 설명한다.
먼저, 본 실시예에서는 도전성이 부여된 결정성 규소막이 게이트 전극의 재료로 사용되는 것을 제외하고는 실시예 1에서와 동일한 공정에 의해 도 1D의 상태를 얻는다. 도 18 A가 이 상태를 나타낸다.
도 18A에서, 부호 101은 석영 기판을 나타내고, 102는 하지막, 106은 활성층, 107은 후에 게이트 절연막으로 기능하는 열산화막을 나타낸다. 또한, 부호 1801은 결정성 규소막(폴리실리콘막)으로 된 게이트 전극을 나타낸다.
그 다음, 이 상태에서, 한가지 도전형을 부여하는 불순물 이온을 활성층(106)에 주입한다. 이 이온 주인 공정의 결과로, 불순물 영역(1802, 1803)이 형성된다(도 18B 참조).
불순물 이온 주입 후, 실시예 7에서와 동일한 방식으로 에치 백(etch back)방법으로 측벽(1804)을 형성한다. 측벽(1804)의 형성 후, 불순물 이온을 다시 주입한다. 2번의 이온 주입의 결과로, 소스 영역(1807), 드레인 영역(1808), 저농도 불순물 영역(또는 LDD 영역)(1805, 1806), 및 채널 형성 영역(1809)이 형성된다.
상기한 공정들에 의해 도 18C의 상태가 얻어진 후, 두께 500 Å의 텅스텐막(도시되지 않음)을 형성하고, 그 텅스텐막과 규소막을 반응시킨다. 텅스텐막을 제거한 후, 램프 어닐과 같은 가열처리를 행하여, 게이트 전극(1801), 소스 영역(1807), 및 드레인 영역(1808)의 표면에 규화텅스텐막(1810∼1812)을 형성한다(도 18D 참조).
그 다음, 층간절연막(1813)으로서 두께 4000 Å의 질화규소막을 형성한 후, 소스 전극(1814)과 드레인 전극(1815)을 형성한다. 그리하여, 도 18D의 구조를 가지는 TFT가 완성된다.
본 실시예의 구조를 가지는 TFT는, 게이트 전극(1801)과 소스 및 드레인 전극(1807, 1808)이 규화텅스텐막(1810∼1812)을 통해 인출 전극에 접속되기 때문에 양호한 오믹 콘택트를 실현할 수 있다.
[실시예 9]
본 실시예는, 본 발명에 따른 반도체장치(예를 들어, 도 20)를 구비한 전기 광학장치(표시장치)의 예에 관한 것이다. 전기광학장치는 그의 목적에 따라 직시형(直視型) 장치 또는 투영형(投影型) 장치의 형태로 사용될 수 있다. 전기광학장치가 반도체를 사용하여 기능하는 장치로 고려되기 때문에, 본 명세서에서 사용되는 "전기광학장치"라는 용어는 반도체장치의 범주 내에 포함되는 것으로 한다.
본 발명에 따른 반도체장치의 응용제품으로는, TV 카메라, 헤드 장착형 표시장치, 자동차 네비게이션 장치, 프로젝션 장치(프런트(front)형과 리어(rear)형이 있다), 비디오 카메라, 퍼스널 컴퓨터 등을 들 수 있다. 이들 응용제품의 예를 도 19A∼도 19F에 의거하여 설명한다.
도 19A는, 본체(2001), 카메라부(2002), 표시장치(2003), 조작 스위치(2004)로 이루어진 TV 카메라를 나타낸다. 표시장치(2003)는 뷰파인더로 사용된다.
도 19B는, 본체(2101), 비교적 작은 크기의 2개의 표시장치(2102) 및 밴드부(2103)로 이루어진 헤드 장착형 표시장치를 나타낸다.
도 19C는, 본체(2201), 표시장치(2202), 조작 스위치(2203) 및 안테나(2204)로 이루어진 자동차 네비게이션 장치를 나타낸다. 표시장치(2202)가 모니터로서 사용되지만, 그의 주된 목적이 지도를 표시하는 것이기 때문에, 해상도의 허용범위는 비교적 넓다.
도 19D는, 본체(2301), 음성 출력부(2302), 음성 입력부(2303), 표시장치(2304), 조작 버튼(2305) 및 안테나(2306)로 이루어진 휴대형 정보 단말장치(본 실시예에서는, 휴대 전화기)를 나타낸다. 장래에는 휴대 전화기가 TV 전화기로서 기능하도록 표시장치(2303)가 동화상을 표시하는 것이 요구될 것으로 예상된다.
도 19E는, 본체(2401), 표시장치(2402), 접안부(2403), 조작 스위치(2404) 및 테이프 홀더(2405)로 이루어진 비디오 카메라를 나타낸다. 표시장치(2402)에서 표시되는 촬영화상을 접안부(2403)을 통하여 실시간으로 볼 수 있기 때문에, 사용자는 표시되는 화상을 보면서 촬영할 수 있다.
도 19F는, 본체(2501), 광원(2502), 반사형 표시장치(2503), 광학계(비임 스플리터, 편광자 등이 포함된다)(2504) 및 스크린(2505)으로 이루어진 프런트형 프로젝션 장치를 나타낸다. 스크린(2505)은 회의나 학회발표 등의 프레젠테이션에 사용되도록 대형 스크린이기 때문에, 표시장치(2503)는 고해상도가 요구된다.
본 발명에 따른 반도체장치의 응용범위는 본 실시예의 전기광학장치에 한정되지 않고, 리어형 프로젝션 장치와, 모바일 컴퓨터 및 핸디 단말기와 같은 휴대형 정보 단말장치에도 적용될 수 있다. 그와 같이, 본 발명의 응용범위는 매우 넓고, 본 발명은 모든 분야의 표시매체에 적용될 수 있다.
본 발명에 따른 TFT의 응용범위는 전기광학장치에 한정되지 않는다. 예를 들어, SRAM 또는 DRAM 형태의 집적화 회로에 설치될 수 있고, 본 실시예에 기재된 응용제품의 구동회로로서 사용될 수도 있다.
상기한 바와 같이, 본 발명에 따르면, 단결정 규소 상에 형성된 MOSFET의 성능에 필적하는 고성능을 가지는 TFT가 실현될 수 있다. 또한, 본 발명에 따른 TFT로 구성된 링 오실레이터는 종래의 TFT로 구성된 링 오실레이터보다 20배 빠르게 동작할 수 있다.
그러한 고성능에도 불구하고, 본 발명에 따른 TFT는 채널 길이가 1 μm 이하로 짧은 미세한 구조적 영역에서도 매우 높은 내압 특성을 가지며, 이것은 단채널 효과가 효과적으로 억제된다는 것을 의미한다.
그러한 TFT를 사용하여 구성되는 집적화 회로를 전기광학장치에 적용함으로써, 전기광학장치의 성능이 더욱 향상될 수 있다. 또한, 전기광학장치의 응용제품이 고성능과 높은 부가가치를 가질 수 있다.
상기한 실시예들에서는 TFT가 탑(top) 게이트형 TFT로서 설명되었지만, 본 발명은 보텀(bottom) 게이트형 TFT에도 적용될 수 있고, 그 응용제품도 고성능과 고부가가치를 가질 수 있다.
도 1A∼도 1D 및 도 2A∼도 2C는 본 발명의 실시예 1에 따른 TFT의 제작공정을 나타내는 도면.
도 3 및 도 4는 활성층과 그의 부근에서의 니켈 농도를 나타내는 그래프.
도 5는 활성층과 그의 부근에서의 염소 농도를 나타내는 그래프.
제 6A 및 도 6B는 TFT의 전기 특성을 나타내는 도면.
도 7A∼도 7D 및 도 8A∼도 8C는 본 발명의 실시예 2에 따른 CMOS 회로의 제작공정을 나타내는 도면.
도 9A 및 도 9B는 링 오실레이터와 시프트 레지스터 회로를 나타내는 사진.
도 10과 도 11A 및 도 11B는 링 오실레이터의 측정 결과를 나타내는 도표 및 사진.
도 12A∼도 12C는 활성층의 구성을 나타내는 도면.
도 13은 결정성 규소막의 표면을 나타내는 사진.
도 14 및 도 15는 결정 구조를 나타내는 사진.
도 16A 및 도 16B는 본 발명의 실시예 5에 따른 DRAM 및 SRAM의 구성을 나타내는 도면.
도 17A∼도 17D는 본 발명의 실시예 7에 따른 제작공정을 나타내는 도면.
도 18A∼도 18D는 본 발명의 실시예 8에 따른 제작공정을 나타내는 도면.
도 19A∼도 19F는 본 발명의 실시예 9에 따른 반도체장치의 응용제품들을 나타내는 도면.
도 20은 본 발명에 따른 박막트랜지스터를 포함하는 다수의 회로를 가진 전기광학장치의 개략도.
* 도면의 주요 부분에 대한 부호의 설명
101: 기판 102: 산화규소막
103: 비정질 규소막 104: 니켈을 함유한 수막(水膜)
105: 결정성 규소막 106: 활성층
107: 게이트 절연막 108: 알루미늄막 패턴
109: 다공질 양극산화막 110: 치밀한 양극산화막
111: 게이트 전극 112: 소스 영역
113: 드레인 영역 114, 115: 저농도 불순물 영역
116: 채널 형성 영역 117: 층간절연막
118: 소스 전극 119: 드레인 전극

Claims (15)

  1. 절연 표면을 가진 기판과;
    그 기판 위의 반도체막과;
    그 반도체막 내에 형성된 소스 영역과 드레인 영역과 다수의 채널형성영역; 및
    상기 반도체막 내에서 상기 소스 영역과 상기 드레인 영역 사이에 형성되고 산화물로 이루어진 적어도 하나의 영역을 포함하고;
    산화물로 이루어진 상기 영역이 상기 채널형성영역들 중 하나와 그 다음의 채널형성영역과의 사이를 분할하고,
    산화물로 이루어진 상기 영역과 상기 채널형성영역 각각이 상기 소스 영역과 상기 드레인 영역을 연결하는 방향을 따라 연장하는 것을 특징으로 하는 반도체장치.
  2. 다수의 박막트랜지스터를 가지는 반도체장치로서,
    절연 표면을 가진 기판과;
    그 기판 위의 반도체막과;
    그 반도체막 내에 형성된 소스 영역과 드레인 영역과 다수의 채널형성영역; 및
    상기 반도체막 내에서 상기 소스 영역과 상기 드레인 영역 사이에 형성되고 산화물로 이루어진 적어도 하나의 영역을 포함하고;
    산화물로 이루어진 상기 영역이 상기 채널형성영역들 중 하나와 그 다음의 채널형성영역과의 사이를 분할하고,
    산화물로 이루어진 상기 영역과 상기 채널형성영역 각각이 상기 소스 영역과 상기 드레인 영역을 연결하는 방향을 따라 연장하며,
    상기 박막트랜지스터들 중 n채널형 박막트랜지스터의 S값이 90±45 mV/dec 이내이고, p채널형 박막트랜지스터의 S값이 100±90 mV/dec 이내인 것을 특징으로 하는 반도체장치.
  3. 다수의 박막트랜지스터를 가지는 반도체장치로서,
    절연 표면을 가진 기판과;
    그 기판 위의 반도체막과;
    그 반도체막 내에 형성된 소스 영역과 드레인 영역과 다수의 채널형성영역; 및
    상기 반도체막 내에서 상기 소스 영역과 상기 드레인 영역 사이에 형성되고 산화물로 이루어진 적어도 하나의 영역을 포함하고;
    산화물로 이루어진 상기 영역이 상기 채널형성영역들 중 하나와 그 다음의 채널형성영역과의 사이를 분할하고,
    산화물로 이루어진 상기 영역과 상기 채널형성영역 각각이 상기 소스 영역과 상기 드레인 영역을 연결하는 방향을 따라 연장하며,
    상기 박막트랜지스터들 중 n채널형 박막트랜지스터의 S값의 표준편차가 15 mV/dec 이하이고, p채널형 박막트랜지스터의 S값의 표준편차가 30 mV/dec 이하인 것을 특징으로 하는 반도체장치.
  4. 절연 표면을 가진 기판과;
    그 기판 위의 반도체막과;
    그 반도체막 내에 형성된 소스 영역과 드레인 영역과 다수의 채널형성영역; 및
    상기 반도체막 내에서 상기 소스 영역과 상기 드레인 영역 사이에 형성되고 산화물로 이루어진 적어도 하나의 영역을 포함하고;
    산화물로 이루어진 상기 영역이 상기 반도체막 내의 인접하는 채널형성영역들을 채널 길이 방향에 평행하게 분리하는 것을 특징으로 하는 반도체장치.
  5. 다수의 박막트랜지스터를 가지는 반도체장치로서,
    절연 표면을 가진 기판과;
    그 기판 위의 반도체막과;
    그 반도체막 내에 형성된 소스 영역과 드레인 영역과 다수의 채널형성영역; 및
    상기 반도체막 내에서 상기 소스 영역과 상기 드레인 영역 사이에 형성되고 산화물로 이루어진 적어도 하나의 영역을 포함하고;
    산화물로 이루어진 상기 영역이 상기 반도체막 내의 인접하는 채널형성영역들을 채널 길이 방향에 평행하게 분리하고,
    상기 박막트랜지스터들 중 n채널형 박막트랜지스터의 S값이 90±45 mV/dec 이내이고, p채널형 박막트랜지스터의 S값이 100±90 mV/dec 이내인 것을 특징으로 하는 반도체장치.
  6. 다수의 박막트랜지스터를 가지는 반도체장치로서,
    절연 표면을 가진 기판과;
    그 기판 위의 반도체막과;
    그 반도체막 내에 형성된 소스 영역과 드레인 영역과 다수의 채널형성영역; 및
    상기 반도체막 내에서 상기 소스 영역과 상기 드레인 영역 사이에 형성되고 산화물로 이루어진 적어도 하나의 영역을 포함하고;
    산화물로 이루어진 상기 영역이 상기 반도체막 내의 인접하는 채널형성영역들을 채널 길이 방향에 평행하게 분리하고,
    상기 박막트랜지스터들 중 n채널형 박막트랜지스터의 S값의 표준편차가 15 mV/dec 이하이고, p채널형 박막트랜지스터의 S값의 표준편차가 30 mV/dec 이하인 것을 특징으로 하는 반도체장치.
  7. 절연 표면을 가진 기판과;
    그 기판 위의 반도체막과;
    그 반도체막 내에 형성된 소스 영역과 드레인 영역; 및
    상기 반도체막 내에 형성되고, 상기 소스 영역과 상기 드레인 영역 사이에서 각각 연장하는 적어도 제1 및 제2 채널형성영역을 포함하고;
    상기 제1 및 제2 채널형성영역이 그들 사이에 배치된 산화물에 의해 서로 전기적으로 분리되어 있는 것을 특징으로 하는 반도체장치.
  8. 다수의 박막트랜지스터를 가지는 반도체장치로서,
    절연 표면을 가진 기판과;
    그 기판 위의 반도체막과;
    그 반도체막 내에 형성된 소스 영역과 드레인 영역; 및
    상기 반도체막 내에 형성되고, 상기 소스 영역과 상기 드레인 영역 사이에서 각각 연장하는 적어도 제1 및 제2 채널형성영역을 포함하고;
    상기 제1 및 제2 채널형성영역이 그들 사이에 배치된 산화물에 의해 서로 전기적으로 분리되어 있고,
    상기 박막트랜지스터들 중 n채널형 박막트랜지스터의 S값이 90±45 mV/dec 이내이고, p채널형 박막트랜지스터의 S값이 100±90 mV/dec 이내인 것을 특징으로 하는 반도체장치.
  9. 다수의 박막트랜지스터를 가지는 반도체장치로서,
    절연 표면을 가진 기판과;
    그 기판 위의 반도체막과;
    그 반도체막 내에 형성된 소스 영역과 드레인 영역; 및
    상기 반도체막 내에 형성되고, 상기 소스 영역과 상기 드레인 영역 사이에서 각각 연장하는 적어도 제1 및 제2 채널형성영역을 포함하고;
    상기 제1 및 제2 채널형성영역이 그들 사이에 배치된 산화물에 의해 서로 전기적으로 분리되어 있고,
    상기 박막트랜지스터들 중 n채널형 박막트랜지스터의 S값의 표준편차가 15 mV/dec 이하이고, p채널형 박막트랜지스터의 S값의 표준편차가 30 mV/dec 이하인 것을 특징으로 하는 반도체장치.
  10. 제 2 항, 제 3 항, 제 5 항, 제 6 항, 제 8 항, 제 9 항 중 어느 한 항에 있어서, 상기 n채널형 박막트랜지스터의 이동도의 표준편차가 50 cm2/Vs 이하이고, 상기 p채널형 박막트랜지스터의 이동도의 표준편차가 20 cm2/Vs 이하인 것을 특징으로 하는 반도체장치.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 게이트 절연막을 사이에 두고 상기 반도체막에 인접하여 있는 게이트 전극을 더 포함하는 것을 특징으로 하는 반도체장치.
  12. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 반도체장치가 적어도 하나의 다이나믹 랜덤 엑세스 메모리(DRAM)를 가지는 것을 특징으로 하는 반도체장치.
  13. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 반도체장치가 적어도 하나의 스태틱 랜덤 엑세스 메모리(SRAM)를 가지는 것을 특징으로 하는 반도체장치.
  14. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 반도체장치가 EL 표시장치를 포함하는 것을 특징으로 하는 반도체장치.
  15. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 반도체장치가, TV 카메라, 헤드 장착형 표시장치, 자동차 네비게이션 장치, 프런트형 프로젝션 장치, 리어형 프로젝션 장치, 비디오 카메라, 퍼스널 컴퓨터, 휴대형 정보 단말장치, 및 휴대 전화기로 이루어진 군으로부터 선택된 적어도 하나의 전기장치에 설치되는 것을 특징으로 하는 반도체장치.
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