JPH0637120A - 半導体装置 - Google Patents
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- JPH0637120A JPH0637120A JP4213239A JP21323992A JPH0637120A JP H0637120 A JPH0637120 A JP H0637120A JP 4213239 A JP4213239 A JP 4213239A JP 21323992 A JP21323992 A JP 21323992A JP H0637120 A JPH0637120 A JP H0637120A
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】動作速度が速く、安定した特性を得ることがで
き、複雑な製造工程を経ることなく作製が可能な半導体
装置を提供する。 【構成】半導体装置は、半導体基板１０に形成されたチ
ャネル領域３８を有し、このチャネル領域が３８、
（イ）チャネル２０と、（ロ）このチャネルに少なくと
も一部分が含まれる、金属層若しくは半導体基板を構成
する材料と金属との化合物層１８、から成る。
き、複雑な製造工程を経ることなく作製が可能な半導体
装置を提供する。 【構成】半導体装置は、半導体基板１０に形成されたチ
ャネル領域３８を有し、このチャネル領域が３８、
（イ）チャネル２０と、（ロ）このチャネルに少なくと
も一部分が含まれる、金属層若しくは半導体基板を構成
する材料と金属との化合物層１８、から成る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、更に詳し
くは、応答速度の早いトランジスタ素子を有する半導体
装置に関する。
くは、応答速度の早いトランジスタ素子を有する半導体
装置に関する。
【０００２】
【従来の技術】近年半導体装置の集積度が高くなり、半
導体素子の微細化が進められている。半導体装置の主流
はＭＯＳ型であり、通常、図１４に示すような工程で作
製される。 ［工程−１０］半導体基板１０に素子分離領域１２を形
成する。次いで、半導体基板１０の表面に酸化膜１４及
びポリシリコン層２４から成るゲート電極領域を形成す
る（図１４の（Ａ）参照。 ［工程−２０］ＬＤＤ構造を形成するために、低濃度の
浅いソース・ドレイン領域を形成した後、ポリシリコン
層２４の側壁にサイドウォール３４を形成する。更に、
イオン注入を行い、ソース・ドレイン領域３６を形成す
る（図１４の（Ｂ）参照）。 ［工程−３０］層間絶縁層４０を形成し、かかる層間絶
縁層４０に開口部４２を形成し、更に、配線層４４を形
成する（図１４の（Ｃ）参照）。
導体素子の微細化が進められている。半導体装置の主流
はＭＯＳ型であり、通常、図１４に示すような工程で作
製される。 ［工程−１０］半導体基板１０に素子分離領域１２を形
成する。次いで、半導体基板１０の表面に酸化膜１４及
びポリシリコン層２４から成るゲート電極領域を形成す
る（図１４の（Ａ）参照。 ［工程−２０］ＬＤＤ構造を形成するために、低濃度の
浅いソース・ドレイン領域を形成した後、ポリシリコン
層２４の側壁にサイドウォール３４を形成する。更に、
イオン注入を行い、ソース・ドレイン領域３６を形成す
る（図１４の（Ｂ）参照）。 ［工程−３０］層間絶縁層４０を形成し、かかる層間絶
縁層４０に開口部４２を形成し、更に、配線層４４を形
成する（図１４の（Ｃ）参照）。
【０００３】このような工程によって半導体装置を作製
するが、近年、例えばロジック回路の集積度の増加に伴
い、トランジスタ素子の動作速度の高速化が望まれてい
る。ＭＯＳ型トランジスタ素子の動作速度を高速化する
ためには、 （Ａ）チャネル長を短くする。 （Ｂ）チャネル領域におけるモビリティを増大させる。 といった方法が考えられる。
するが、近年、例えばロジック回路の集積度の増加に伴
い、トランジスタ素子の動作速度の高速化が望まれてい
る。ＭＯＳ型トランジスタ素子の動作速度を高速化する
ためには、 （Ａ）チャネル長を短くする。 （Ｂ）チャネル領域におけるモビリティを増大させる。 といった方法が考えられる。
【０００４】
【発明が解決しようとする課題】チャネル長を短くする
ためには、リソグラフィ技術の進展がなくてはならな
い。微細なゲート長、即ちチャネル長を形成するために
は、微細なレジストパターンを形成する必要があるが、
現状の量産レベルにおける最小パターン寸法は０．５μ
ｍ程度である。
ためには、リソグラフィ技術の進展がなくてはならな
い。微細なゲート長、即ちチャネル長を形成するために
は、微細なレジストパターンを形成する必要があるが、
現状の量産レベルにおける最小パターン寸法は０．５μ
ｍ程度である。
【０００５】また、チャネル長が短くなるに従い、短チ
ャネル効果が顕著になる。その結果、所望の閾値電圧が
得られなくなり、期待されるトランジスタ素子の動作特
性が得られなくなったり、消費電流が増加するという問
題がある。短チャネル効果が激しい場合には、パンチス
ルーを起こし、ゲート電圧で電流を制御できなくなる。
ャネル効果が顕著になる。その結果、所望の閾値電圧が
得られなくなり、期待されるトランジスタ素子の動作特
性が得られなくなったり、消費電流が増加するという問
題がある。短チャネル効果が激しい場合には、パンチス
ルーを起こし、ゲート電圧で電流を制御できなくなる。
【０００６】近年、シリコン系トランジスタのモビリテ
ィを増大させる方法として、ＳｉＧｅをベース領域に形
成させる方法が提案されている。一般にＧｅはＳｉより
もモビリティが高いことが知られており、これを利用し
てバイポーラトランジスタのベース領域にＳｉＧｅを形
成することで、トランジスタの動作速度の向上を図って
いる。また、ＰＭＯＳトランジスタのチャネル領域にＳ
ｉＧｅを形成することが、文献”High Performance 0.2
5 μｍ p-MOSFETs with Silicon-Germanium Channeles
for 300 K and 77 K Operation”, V.P. Kesan, et al,
InternationalElectron Device Meeting (IEDM) 1991,
Technical Digest pp. 25 に記載されている。
ィを増大させる方法として、ＳｉＧｅをベース領域に形
成させる方法が提案されている。一般にＧｅはＳｉより
もモビリティが高いことが知られており、これを利用し
てバイポーラトランジスタのベース領域にＳｉＧｅを形
成することで、トランジスタの動作速度の向上を図って
いる。また、ＰＭＯＳトランジスタのチャネル領域にＳ
ｉＧｅを形成することが、文献”High Performance 0.2
5 μｍ p-MOSFETs with Silicon-Germanium Channeles
for 300 K and 77 K Operation”, V.P. Kesan, et al,
InternationalElectron Device Meeting (IEDM) 1991,
Technical Digest pp. 25 に記載されている。
【０００７】しかしながら、チャネル領域にＳｉＧｅを
形成しても、トランジスタの動作速度の大幅なる向上は
基体できない。電気伝導におけるキャリアの平均速度ｖ
は、 ｖ＝ μＥ ＝ μＩＲ で表される。ここで、μは移動度、Ｅは電界、Ｉは電流
値、Ｒは抵抗値である。Ｓｉの移動度は１５００、Ｇｅ
の移動度は３９００である。従って、平均速度ｖは、Ｓ
ｉからＧｅに変更した場合でも２．６倍程度の向上しか
望めない。
形成しても、トランジスタの動作速度の大幅なる向上は
基体できない。電気伝導におけるキャリアの平均速度ｖ
は、 ｖ＝ μＥ ＝ μＩＲ で表される。ここで、μは移動度、Ｅは電界、Ｉは電流
値、Ｒは抵抗値である。Ｓｉの移動度は１５００、Ｇｅ
の移動度は３９００である。従って、平均速度ｖは、Ｓ
ｉからＧｅに変更した場合でも２．６倍程度の向上しか
望めない。
【０００８】また、現在、ＳｉＧｅはＣＶＤエピタキシ
ャル成長技術により形成される。ここで、ＳｉとＳｉＧ
ｅとの間にバンドギャップに差があるため、ＳｉとＧｅ
とを接合した場合、バレンスバンドバリア（Valence Ba
nd Barrier）が形成され、整流特性を示さなくなる（文
献，"SiGe-BASE HETEROJUNCTION BIPOLAR TRANSISTORS:
PHYSICS AND DESIGN ISSUES", G.L. Patton, at al., 1
990 IEDM Technical Digest 2.1.1 〜 2.1.4 参照）。
これを解決するために、Ｓｉ中でのＧｅの濃度を制御す
ることでバンドギャップを制御する技術が必要とされる
が、ＣＶＤ技術ではＳｉ中でのＧｅの濃度を細かく制御
することが非常に困難である。
ャル成長技術により形成される。ここで、ＳｉとＳｉＧ
ｅとの間にバンドギャップに差があるため、ＳｉとＧｅ
とを接合した場合、バレンスバンドバリア（Valence Ba
nd Barrier）が形成され、整流特性を示さなくなる（文
献，"SiGe-BASE HETEROJUNCTION BIPOLAR TRANSISTORS:
PHYSICS AND DESIGN ISSUES", G.L. Patton, at al., 1
990 IEDM Technical Digest 2.1.1 〜 2.1.4 参照）。
これを解決するために、Ｓｉ中でのＧｅの濃度を制御す
ることでバンドギャップを制御する技術が必要とされる
が、ＣＶＤ技術ではＳｉ中でのＧｅの濃度を細かく制御
することが非常に困難である。
【０００９】従って、本発明の目的は、一層動作速度が
速く、安定した特性を得ることができ、複雑な製造工程
を経ることなく、従来のＭＯＳトランジスタ製造プロセ
スを応用することで容易に作製が可能な半導体装置を提
供することにある。
速く、安定した特性を得ることができ、複雑な製造工程
を経ることなく、従来のＭＯＳトランジスタ製造プロセ
スを応用することで容易に作製が可能な半導体装置を提
供することにある。
【００１０】
【課題を解決するための手段】上記の目的は、半導体基
板に形成されたチャネル領域を有し、このチャネル領域
が、（イ）チャネルと、（ロ）このチャネルに少なくと
も一部分が含まれる、金属層若しくは半導体基板を構成
する材料と金属との化合物層、から成ることを特徴とす
る本発明の半導体装置によって達成される。
板に形成されたチャネル領域を有し、このチャネル領域
が、（イ）チャネルと、（ロ）このチャネルに少なくと
も一部分が含まれる、金属層若しくは半導体基板を構成
する材料と金属との化合物層、から成ることを特徴とす
る本発明の半導体装置によって達成される。
【００１１】金属層若しくは化合物層は、半導体基板に
対してエピタキシャル成長可能であることが望ましい。
また、金属層若しくは化合物層のチャネル方向の長さ
は、チャネル領域の有効長より短く、金属層若しくは化
合物層と、この層に隣接するソース・ドレイン領域との
間には、半導体基板を構成する材料から成る中間帯領域
が残されていることが好ましい。更に、中間帯領域の少
なくとも一部に、ショットキー障壁を減ずるために、不
純物が導入されていることが好ましい。この導入された
不純物の濃度は、１×１０13／ｃｍ3以上であることが
望ましい。
対してエピタキシャル成長可能であることが望ましい。
また、金属層若しくは化合物層のチャネル方向の長さ
は、チャネル領域の有効長より短く、金属層若しくは化
合物層と、この層に隣接するソース・ドレイン領域との
間には、半導体基板を構成する材料から成る中間帯領域
が残されていることが好ましい。更に、中間帯領域の少
なくとも一部に、ショットキー障壁を減ずるために、不
純物が導入されていることが好ましい。この導入された
不純物の濃度は、１×１０13／ｃｍ3以上であることが
望ましい。
【００１２】
【作用】本発明においては、チャネル領域にＧｅより大
きい電気伝導度を有するエピタキシャル成長した金属層
又は化合物層（より具体的にはシリサイド層）を形成す
ることにより、トランジスタ素子の応答速度を速くする
ことができる。その原理は以下のとおりである。即ち、
一般に伝導度σは次式で表すことができる。 σ＝ｎｑμ ここで、ｎはキャリヤ濃度、ｑはキャリヤの電荷、μは
移動度である。抵抗はＲ、 Ｒ ∝ １／σ なので、σを大きくするには、抵抗Ｒを小さくするか、
キャリア密度（ｎ）を大きくするか、移動度（μ）の大
きい物質をチャネル領域に用いればよい。
きい電気伝導度を有するエピタキシャル成長した金属層
又は化合物層（より具体的にはシリサイド層）を形成す
ることにより、トランジスタ素子の応答速度を速くする
ことができる。その原理は以下のとおりである。即ち、
一般に伝導度σは次式で表すことができる。 σ＝ｎｑμ ここで、ｎはキャリヤ濃度、ｑはキャリヤの電荷、μは
移動度である。抵抗はＲ、 Ｒ ∝ １／σ なので、σを大きくするには、抵抗Ｒを小さくするか、
キャリア密度（ｎ）を大きくするか、移動度（μ）の大
きい物質をチャネル領域に用いればよい。
【００１３】Ｓｉと格子定数のほぼ等しいＣｏＳｉ
2は、Ｓｉ上にエピタキシャル成長することが知られて
いる（例えば、文献”New Silicide Interface Model f
rom Structural Energy Calculation”, D.R. Hamann,
Physical Review Letters, Vol.60, No. 4, 25 January
1988 参照）。このＣｏとＳｉの共有結合の際生じるｄ
電子が自由電子として金属様に振る舞うのでＣｏＳｉ2
の電気伝導度は非常に高い。本発明の半導体装置におい
ては、Ｓｉから成るチャネル領域の一部分に半導体基板
に対してエピタキシャル成長させた金属層若しくは化合
物層を有するので、チャネル領域のキャリヤ速度を部分
的に加速することができる半導体素子構造が得られる。
2は、Ｓｉ上にエピタキシャル成長することが知られて
いる（例えば、文献”New Silicide Interface Model f
rom Structural Energy Calculation”, D.R. Hamann,
Physical Review Letters, Vol.60, No. 4, 25 January
1988 参照）。このＣｏとＳｉの共有結合の際生じるｄ
電子が自由電子として金属様に振る舞うのでＣｏＳｉ2
の電気伝導度は非常に高い。本発明の半導体装置におい
ては、Ｓｉから成るチャネル領域の一部分に半導体基板
に対してエピタキシャル成長させた金属層若しくは化合
物層を有するので、チャネル領域のキャリヤ速度を部分
的に加速することができる半導体素子構造が得られる。
【００１４】しかしながら、一般に金属は自由電子を有
しているので、通常チャネル領域全面にバルクの金属を
形成させると、金属部はデプレッションとならないの
で、トランジスタ素子は常時ＯＮ状態となる。本発明の
半導体装置においては、Ｓｉから成るチャネル領域の一
部分に形成された金属層若しくは化合物層の両端の領域
にＳｉから成る中間帯領域を設け、この領域がデプレッ
ション状態になることによって、トランジスタ素子のＯ
ＦＦ状態を可能にする。
しているので、通常チャネル領域全面にバルクの金属を
形成させると、金属部はデプレッションとならないの
で、トランジスタ素子は常時ＯＮ状態となる。本発明の
半導体装置においては、Ｓｉから成るチャネル領域の一
部分に形成された金属層若しくは化合物層の両端の領域
にＳｉから成る中間帯領域を設け、この領域がデプレッ
ション状態になることによって、トランジスタ素子のＯ
ＦＦ状態を可能にする。
【００１５】
【実施例】図１に、動作中の半導体素子の模式的な一部
断面図を示す。本発明の半導体装置は、半導体基板１０
に形成されたチャネル領域３８を有し、このチャネル領
域３８は、（イ）シリコン膜２０から成るチャネルと、
（ロ）このチャネルに少なくとも一部分が含まれるＣｏ
Ｓｉ2層１８、から成る。
断面図を示す。本発明の半導体装置は、半導体基板１０
に形成されたチャネル領域３８を有し、このチャネル領
域３８は、（イ）シリコン膜２０から成るチャネルと、
（ロ）このチャネルに少なくとも一部分が含まれるＣｏ
Ｓｉ2層１８、から成る。
【００１６】ＣｏＳｉ2層１８から成る化合物層のチャ
ネル方向の長さ（Ｌ）は、チャネル領域３８の有効長
（Ｌeff）より短く、このＣｏＳｉ2層１８と、この層に
隣接するソース・ドレイン領域３６との間に存在する中
間帯領域２８には、半導体基板を構成する材料であるＳ
ｉが残されている。この中間帯領域２８の少なくとも一
部には、ショットキー障壁を減ずるために、不純物が導
入されている。不純物の導入は、例えば斜めイオン注入
法によって行うことができる。この不純物は、半導体基
板材料、例えばＳｉに含まれる不純物と同タイプの不純
物である。尚、図１にはＮＭＯＳを図示したが、ＰＭＯ
Ｓも同様の構成とすることができる。
ネル方向の長さ（Ｌ）は、チャネル領域３８の有効長
（Ｌeff）より短く、このＣｏＳｉ2層１８と、この層に
隣接するソース・ドレイン領域３６との間に存在する中
間帯領域２８には、半導体基板を構成する材料であるＳ
ｉが残されている。この中間帯領域２８の少なくとも一
部には、ショットキー障壁を減ずるために、不純物が導
入されている。不純物の導入は、例えば斜めイオン注入
法によって行うことができる。この不純物は、半導体基
板材料、例えばＳｉに含まれる不純物と同タイプの不純
物である。尚、図１にはＮＭＯＳを図示したが、ＰＭＯ
Ｓも同様の構成とすることができる。
【００１７】以下、半導体素子の模式的な断面図を参照
して、本発明の半導体装置を製造工程に沿って説明す
る。
して、本発明の半導体装置を製造工程に沿って説明す
る。
【００１８】（実施例１）実施例１においては、半導体
基板を構成する材料（Ｓｉ）と金属（Ｃｏ）との化合物
層の少なくとも一部分が、チャネルに含まれる。この化
合物層は、コバルトシリサイド（ＣｏＳｉ2）層１８か
ら成る。このＣｏＳｉ2層１８は、シリコン半導体基板
に対してエピタキシャル成長している。実施例１では、
中間帯領域２８における不純物の導入は斜めイオン注入
による。
基板を構成する材料（Ｓｉ）と金属（Ｃｏ）との化合物
層の少なくとも一部分が、チャネルに含まれる。この化
合物層は、コバルトシリサイド（ＣｏＳｉ2）層１８か
ら成る。このＣｏＳｉ2層１８は、シリコン半導体基板
に対してエピタキシャル成長している。実施例１では、
中間帯領域２８における不純物の導入は斜めイオン注入
による。
【００１９】実施例１における半導体装置の製法工程
を、以下図２〜図５を参照して説明するが、その概要は
以下のとおりである。 ［工程−１００］〜［工程−１２０］ゲート電極領域形
成予定領域に、金属層１６と半導体基板を構成する材料
（Ｓｉ）とを反応させて化合物層（シリサイド層）１８
を形成し、化合物層（シリサイド層）１８を半導体基板
１０に対してエピタキシャル成長させる。このとき、化
合物層の長さをゲート電極領域形成予定領域の長さより
も短くする。 ［工程−１３０］〜［工程−１５０］チャネルとなるシ
リコン膜２０をゲート電極領域形成予定領域に形成し、
次いで、ゲート電極領域を形成する。 ［工程−１６０］化合物層１８と、この層に隣接するソ
ース・ドレイン領域形成予定領域との間に存在する中間
帯領域２８（半導体基板を構成する材料であるＳｉから
成る）に、ショットキー障壁を減ずるために、不純物を
斜めイオン注入法で導入する。
を、以下図２〜図５を参照して説明するが、その概要は
以下のとおりである。 ［工程−１００］〜［工程−１２０］ゲート電極領域形
成予定領域に、金属層１６と半導体基板を構成する材料
（Ｓｉ）とを反応させて化合物層（シリサイド層）１８
を形成し、化合物層（シリサイド層）１８を半導体基板
１０に対してエピタキシャル成長させる。このとき、化
合物層の長さをゲート電極領域形成予定領域の長さより
も短くする。 ［工程−１３０］〜［工程−１５０］チャネルとなるシ
リコン膜２０をゲート電極領域形成予定領域に形成し、
次いで、ゲート電極領域を形成する。 ［工程−１６０］化合物層１８と、この層に隣接するソ
ース・ドレイン領域形成予定領域との間に存在する中間
帯領域２８（半導体基板を構成する材料であるＳｉから
成る）に、ショットキー障壁を減ずるために、不純物を
斜めイオン注入法で導入する。
【００２０】以下、上記の工程を含む半導体装置の製造
方法を詳しく説明する。
方法を詳しく説明する。
【００２１】［工程−１００］先ず、通常の方法で、シ
リコン半導体基板１０に素子分離領域１２を形成する。
次いで、半導体基板の表面全面を酸化させ、厚さ１０ｎ
ｍの酸化膜１４を形成する。酸化温度を、例えば、８５
０゜Ｃとすることができる。その後、レジストパターニ
ング及びＥＣＲドライエッチングによって、次の工程で
ＣｏＳｉ2層を形成するための領域から酸化膜を除去
し、半導体基板１０の一部分を露出させる。ＥＣＲドラ
イエッチングの条件を、例えば、 ガス ：Ｃ4Ｆ8＝５０sccm マイクロ波：７００Ｗ ＲＦパワー：１００Ｗ 圧力 ：１Ｐａ とすることができる（図２の（Ａ）参照）。この酸化膜
１４は、次の工程でＣｏＳｉ2層を形成するときのマス
クとして機能する。
リコン半導体基板１０に素子分離領域１２を形成する。
次いで、半導体基板の表面全面を酸化させ、厚さ１０ｎ
ｍの酸化膜１４を形成する。酸化温度を、例えば、８５
０゜Ｃとすることができる。その後、レジストパターニ
ング及びＥＣＲドライエッチングによって、次の工程で
ＣｏＳｉ2層を形成するための領域から酸化膜を除去
し、半導体基板１０の一部分を露出させる。ＥＣＲドラ
イエッチングの条件を、例えば、 ガス ：Ｃ4Ｆ8＝５０sccm マイクロ波：７００Ｗ ＲＦパワー：１００Ｗ 圧力 ：１Ｐａ とすることができる（図２の（Ａ）参照）。この酸化膜
１４は、次の工程でＣｏＳｉ2層を形成するときのマス
クとして機能する。
【００２２】［工程−１１０］次に、Ｃｏ層１６を厚さ
５ｎｍスパッタリング法で全面に堆積させる。堆積条件
を、例えば、 ＲＦバイアス ：−５０Ｗ ＤＣスパッタパワー：１ｋＷ Ａｒ流量 ：４０sccm 圧力 ：０．４Ｐａ とすることができる。Ｃｏの堆積時、半導体基板を８０
０゜Ｃ程度に加熱することが望ましい。これによって、
酸化膜１４が除去された半導体基板１０の一部分におい
ては、ＣｏがＳｉ上に堆積するとき、ＣｏとＳｉとが反
応してＣｏＳｉ2が生成すると同時に、ＣｏＳｉ2が下地
であるＳｉに対してエピタキシャル成長する。こうし
て、下地であるシリコン基板１０に対してエピタキシャ
ル成長したＣｏＳｉ2層１８が形成される（図２の
（Ｂ）参照）。即ち、半導体基板を構成する材料（Ｓ
ｉ）と金属（Ｃｏ）との化合物層（ＣｏＳｉ2）層が形
成される。尚、Ｃｏを半導体基板１０上及び酸化膜１４
上に堆積させた後、半導体基板を加熱して、半導体基板
１０上に堆積したＣｏからＣｏＳｉ2をエピタキシャル
成長させることもできる。こうして、ＣｏＳｉ2層１８
が、ゲート電極領域形成予定領域に形成される。尚、Ｃ
ｏＳｉ2層１８の長さは、ゲート電極領域形成予定領域
の長さよりも短い。
５ｎｍスパッタリング法で全面に堆積させる。堆積条件
を、例えば、 ＲＦバイアス ：−５０Ｗ ＤＣスパッタパワー：１ｋＷ Ａｒ流量 ：４０sccm 圧力 ：０．４Ｐａ とすることができる。Ｃｏの堆積時、半導体基板を８０
０゜Ｃ程度に加熱することが望ましい。これによって、
酸化膜１４が除去された半導体基板１０の一部分におい
ては、ＣｏがＳｉ上に堆積するとき、ＣｏとＳｉとが反
応してＣｏＳｉ2が生成すると同時に、ＣｏＳｉ2が下地
であるＳｉに対してエピタキシャル成長する。こうし
て、下地であるシリコン基板１０に対してエピタキシャ
ル成長したＣｏＳｉ2層１８が形成される（図２の
（Ｂ）参照）。即ち、半導体基板を構成する材料（Ｓ
ｉ）と金属（Ｃｏ）との化合物層（ＣｏＳｉ2）層が形
成される。尚、Ｃｏを半導体基板１０上及び酸化膜１４
上に堆積させた後、半導体基板を加熱して、半導体基板
１０上に堆積したＣｏからＣｏＳｉ2をエピタキシャル
成長させることもできる。こうして、ＣｏＳｉ2層１８
が、ゲート電極領域形成予定領域に形成される。尚、Ｃ
ｏＳｉ2層１８の長さは、ゲート電極領域形成予定領域
の長さよりも短い。
【００２３】［工程−１２０］Ｃｏ層１６の堆積が完了
した後、塩酸過水水溶液（塩酸：過水：水＝１：１：
２）に１０分間半導体基板を浸漬して、不要なＣｏ層を
除去する。更に、半導体基板を希釈フッ酸（フッ酸：水
＝１：１００）に１分間浸漬して、酸化膜１４を除去す
る。これによって、半導体基板の表面には、ＣｏＳｉ2
層１８が残される（図２の（Ｃ）参照）。
した後、塩酸過水水溶液（塩酸：過水：水＝１：１：
２）に１０分間半導体基板を浸漬して、不要なＣｏ層を
除去する。更に、半導体基板を希釈フッ酸（フッ酸：水
＝１：１００）に１分間浸漬して、酸化膜１４を除去す
る。これによって、半導体基板の表面には、ＣｏＳｉ2
層１８が残される（図２の（Ｃ）参照）。
【００２４】［工程−１３０］次に、半導体基板の露出
したシリコン半導体基板１０のＳｉ上及びＣｏＳｉ2層
１８上に選択的に膜厚１０ｎｍのシリコン膜２０をエピ
タキシャル成長させる。シリコン膜２０の形成条件を、
例えば、 ガス：ＳｉＨ4／Ｈ2＝４００sccm／８０リットル／分 圧力：１０3Ｐａ 温度：９５０゜Ｃ とすることができる。ＣｏＳｉ2層１８上のシリコン膜
２０はチャネル領域のチャネルとなる。その後、形成さ
れたシリコン膜２０の表面を酸化し、ゲート酸化膜２２
を形成する（図３の（Ａ）参照）。ゲート酸化膜２２の
形成条件を、 ガス：Ｈ2Ｏ／Ｏ2＝１．５／６リットル／分 温度：８５０゜Ｃ とすることができる。
したシリコン半導体基板１０のＳｉ上及びＣｏＳｉ2層
１８上に選択的に膜厚１０ｎｍのシリコン膜２０をエピ
タキシャル成長させる。シリコン膜２０の形成条件を、
例えば、 ガス：ＳｉＨ4／Ｈ2＝４００sccm／８０リットル／分 圧力：１０3Ｐａ 温度：９５０゜Ｃ とすることができる。ＣｏＳｉ2層１８上のシリコン膜
２０はチャネル領域のチャネルとなる。その後、形成さ
れたシリコン膜２０の表面を酸化し、ゲート酸化膜２２
を形成する（図３の（Ａ）参照）。ゲート酸化膜２２の
形成条件を、 ガス：Ｈ2Ｏ／Ｏ2＝１．５／６リットル／分 温度：８５０゜Ｃ とすることができる。
【００２５】［工程−１４０］次に、ゲート電極領域を
形成するために、ゲート酸化膜２２の上に厚さ２００ｎ
ｍのポリシリコン層２４を形成する。ポリシリコン層２
４の形成条件を、例えば、 ガス ：ＳｉＨ4／ＰＨ3／Ｈｅ＝５００／０．３５／
５０sccm 成長温度：５８０゜Ｃ 圧力 ：１Ｐａ とすることができる。次いで、ポリシリコン層２４のエ
ッチングを行い、ゲート電極領域となるべきポリシリコ
ン層２４を残す（図３の（Ｂ）参照）。エッチングの条
件を、例えば、 ガス ：Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６５／５sccm マイクロ波：７００Ｗ ＲＦパワー：１００Ｗ 圧力 ：１．３３Ｐａ とすることができる。
形成するために、ゲート酸化膜２２の上に厚さ２００ｎ
ｍのポリシリコン層２４を形成する。ポリシリコン層２
４の形成条件を、例えば、 ガス ：ＳｉＨ4／ＰＨ3／Ｈｅ＝５００／０．３５／
５０sccm 成長温度：５８０゜Ｃ 圧力 ：１Ｐａ とすることができる。次いで、ポリシリコン層２４のエ
ッチングを行い、ゲート電極領域となるべきポリシリコ
ン層２４を残す（図３の（Ｂ）参照）。エッチングの条
件を、例えば、 ガス ：Ｃ2Ｃｌ3Ｆ3／ＳＦ6＝６５／５sccm マイクロ波：７００Ｗ ＲＦパワー：１００Ｗ 圧力 ：１．３３Ｐａ とすることができる。
【００２６】ここで、重要な点は、エッチング後のポリ
シリコン層２４の長さがＣｏＳｉ2層１８の長さよりも
長いことにある。即ち、ソース・ドレイン領域形成予定
領域とＣｏＳｉ2層１８の間には、半導体基板を構成す
る材料（Ｓｉ）、より具体的には、シリコン膜２０及び
半導体基板１０から成る中間帯領域２８が残されてい
る。このような構造にすることで、トランジスタ素子が
ＯＦＦ状態のとき、ＣｏＳｉ2層１８によってソース領
域とドレイン領域が短絡することを防止できる。
シリコン層２４の長さがＣｏＳｉ2層１８の長さよりも
長いことにある。即ち、ソース・ドレイン領域形成予定
領域とＣｏＳｉ2層１８の間には、半導体基板を構成す
る材料（Ｓｉ）、より具体的には、シリコン膜２０及び
半導体基板１０から成る中間帯領域２８が残されてい
る。このような構造にすることで、トランジスタ素子が
ＯＦＦ状態のとき、ＣｏＳｉ2層１８によってソース領
域とドレイン領域が短絡することを防止できる。
【００２７】［工程−１５０］その後、ＬＤＤ構造を形
成するためのイオン注入を行い（図３の（Ｃ）参照）、
低濃度の浅いソース・ドレイン層３０を形成する。この
イオン注入条件を、例えば、 ＮＭＯＳの場合：Ａｓ+ ４０ＫｅＶ １×１０14／
ｃｍ2 ＰＭＯＳの場合：ＢＦ2 + ３０ＫｅＶ ５×１０13／
ｃｍ2 とすることができる。
成するためのイオン注入を行い（図３の（Ｃ）参照）、
低濃度の浅いソース・ドレイン層３０を形成する。この
イオン注入条件を、例えば、 ＮＭＯＳの場合：Ａｓ+ ４０ＫｅＶ １×１０14／
ｃｍ2 ＰＭＯＳの場合：ＢＦ2 + ３０ＫｅＶ ５×１０13／
ｃｍ2 とすることができる。
【００２８】［工程−１６０］更に、チャネル領域形成
予定領域に形成されたＣｏＳｉ2層１８とその周囲のＳ
ｉとのショットキー障壁を減ずる目的で、中間帯領域２
８の一部分を含む領域３２に対して高濃度の不純物を斜
めイオン注入する（図４の（Ａ）参照）。イオン注入の
条件を、例えば、 ＮＭＯＳの場合：ＢＦ2 + ２０ＫｅＶ １×１０16／
ｃｍ2 ＰＭＯＳの場合：Ａｓ+ ３０ＫｅＶ ５×１０15／
ｃｍ2 とすることができる。斜めイオン注入は、例えば、３０
ｒｐｍで回転している半導体基板に対して６０度の入射
角でイオン注入を行うことによって実施できる。不純物
のイオン注入量は、ＣｏＳｉ2層１８とその周囲のＳｉ
との電気的接続を容易にするために、１×１０13／ｃｍ
2程度以上であればよい。尚、不純物は、半導体基板の
ウェルに含まれる不純物と同タイプの不純物とする。
予定領域に形成されたＣｏＳｉ2層１８とその周囲のＳ
ｉとのショットキー障壁を減ずる目的で、中間帯領域２
８の一部分を含む領域３２に対して高濃度の不純物を斜
めイオン注入する（図４の（Ａ）参照）。イオン注入の
条件を、例えば、 ＮＭＯＳの場合：ＢＦ2 + ２０ＫｅＶ １×１０16／
ｃｍ2 ＰＭＯＳの場合：Ａｓ+ ３０ＫｅＶ ５×１０15／
ｃｍ2 とすることができる。斜めイオン注入は、例えば、３０
ｒｐｍで回転している半導体基板に対して６０度の入射
角でイオン注入を行うことによって実施できる。不純物
のイオン注入量は、ＣｏＳｉ2層１８とその周囲のＳｉ
との電気的接続を容易にするために、１×１０13／ｃｍ
2程度以上であればよい。尚、不純物は、半導体基板の
ウェルに含まれる不純物と同タイプの不純物とする。
【００２９】［工程−１７０］次に、サイドウォールを
形成するために、厚さ４００ｎｍのＳｉＯ2層を全面に
形成する。形成条件を、例えば、 ガス：ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１００scc
m 温度：４２０゜Ｃ とすることができる。その後、異方性エッチングにより
ＳｉＯ2層をエッチングし、ポリシリコン層２４の側壁
にサイドウォール３４を形成する（図４の（Ｂ）参
照）。異方性エッチングの条件を、例えば、 ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ とすることができる。こうして、ポリシリコン層２４、
サイドウォール３４及びゲート酸化膜２２から成るゲー
ト電極領域２６が形成される。ゲート電極領域の下に
は、シリコン膜２０から成るチャネルが形成され、更に
その下に、ＣｏＳｉ2層１８が形成されている。
形成するために、厚さ４００ｎｍのＳｉＯ2層を全面に
形成する。形成条件を、例えば、 ガス：ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１００scc
m 温度：４２０゜Ｃ とすることができる。その後、異方性エッチングにより
ＳｉＯ2層をエッチングし、ポリシリコン層２４の側壁
にサイドウォール３４を形成する（図４の（Ｂ）参
照）。異方性エッチングの条件を、例えば、 ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ とすることができる。こうして、ポリシリコン層２４、
サイドウォール３４及びゲート酸化膜２２から成るゲー
ト電極領域２６が形成される。ゲート電極領域の下に
は、シリコン膜２０から成るチャネルが形成され、更に
その下に、ＣｏＳｉ2層１８が形成されている。
【００３０】［工程−１７５］次に、ソース・ドレイン
領域３６を形成するためにイオン注入を行う（図４の
（Ｃ）参照）。イオン注入を、例えば以下のような条件
で行うことができる。 ＮＭＯＳの場合：Ａｓ+ ５０ＫｅＶ ３×１０15／ｃ
ｍ2 ＰＭＯＳの場合：ＢＦ2 + ２０ＫｅＶ １×１０15／ｃ
ｍ2
領域３６を形成するためにイオン注入を行う（図４の
（Ｃ）参照）。イオン注入を、例えば以下のような条件
で行うことができる。 ＮＭＯＳの場合：Ａｓ+ ５０ＫｅＶ ３×１０15／ｃ
ｍ2 ＰＭＯＳの場合：ＢＦ2 + ２０ＫｅＶ １×１０15／ｃ
ｍ2
【００３１】［工程−１８０］その後、ＳｉＯ2から成
る厚さ５００ｎｍの層間絶縁層４０をＣＶＤ法で形成す
る。形成条件を、例えば、 ガス：ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１００scc
m 温度：４２０゜Ｃ 圧力：１３．３Ｐａ とすることができる。次いで、Ｎ2中、１１００゜Ｃで
１０秒間のアニールを行う。これによって、不純物の拡
散が行われ、接合領域が形成される。
る厚さ５００ｎｍの層間絶縁層４０をＣＶＤ法で形成す
る。形成条件を、例えば、 ガス：ＳｉＨ4／Ｏ2／Ｎ2＝２５０／２５０／１００scc
m 温度：４２０゜Ｃ 圧力：１３．３Ｐａ とすることができる。次いで、Ｎ2中、１１００゜Ｃで
１０秒間のアニールを行う。これによって、不純物の拡
散が行われ、接合領域が形成される。
【００３２】［工程−１８５］次いで、レジストパター
ニングを施し、ドライエッチングによって層間絶縁層４
０に開口部４２を形成する（図５の（Ａ）参照）。ドラ
イエッチングの条件を、例えば、 ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ とすることができる。
ニングを施し、ドライエッチングによって層間絶縁層４
０に開口部４２を形成する（図５の（Ａ）参照）。ドラ
イエッチングの条件を、例えば、 ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ とすることができる。
【００３３】［工程−１９０］更に、配線層４４を形成
する（図５の（Ｂ）参照）。配線層４４は、下から、Ｔ
ｉ／ＴｉＯＮ／Ｔｉの３層４６及びＡｌ−１％Ｓｉ層４
８の４層から成る。これらの層はスパッタリングによっ
て形成することができる。例えば、Ｔｉ層の形成を、 使用ガス ：Ａｒ＝４０sccm ＤＣスパッタパワー：１ｋＷ 圧力 ：０．４Ｐａ 堆積温度 ：１５０゜Ｃ とすることができる。また、ＴｉＯＮ層の形成条件を、
例えば、 使用ガス ：Ａｒ／Ｎ2−６％Ｏ2＝４０／７０
sccm ＤＣスパッタパワー：５ｋＷ 圧力 ：０．４Ｐａ 堆積温度 ：１５０゜Ｃ とすることができる。また、Ａｌ−１％Ｓｉ層の形成条
件を、例えば、 使用ガス ：Ａｒ＝４０sccm ＤＣスパッタパワー：６ｋＷ 圧力 ：０．４Ｐａ とし、スパッタ率８００ｎｍ／分で厚さ８００ｎｍ堆積
させる。その後、レジストパターニングを行い、配線層
４４をドライエッチングすることによって、配線を形成
する。ドライエッチングの条件を、ＲＦ印加型ＥＣＲエ
ッチャーを使用して、例えば、 ガス ：ＢＣｌ3／Ｃｌ2＝６０／９０sccm マイクロ波パワー ：１ｋＷ ＤＣスパッタパワー：１ｋＷ Ａｒガス流量 ：４０sccm ＲＦパワー ：５０Ｗ 圧力 ：１３．３Ｐａ とすることができる。
する（図５の（Ｂ）参照）。配線層４４は、下から、Ｔ
ｉ／ＴｉＯＮ／Ｔｉの３層４６及びＡｌ−１％Ｓｉ層４
８の４層から成る。これらの層はスパッタリングによっ
て形成することができる。例えば、Ｔｉ層の形成を、 使用ガス ：Ａｒ＝４０sccm ＤＣスパッタパワー：１ｋＷ 圧力 ：０．４Ｐａ 堆積温度 ：１５０゜Ｃ とすることができる。また、ＴｉＯＮ層の形成条件を、
例えば、 使用ガス ：Ａｒ／Ｎ2−６％Ｏ2＝４０／７０
sccm ＤＣスパッタパワー：５ｋＷ 圧力 ：０．４Ｐａ 堆積温度 ：１５０゜Ｃ とすることができる。また、Ａｌ−１％Ｓｉ層の形成条
件を、例えば、 使用ガス ：Ａｒ＝４０sccm ＤＣスパッタパワー：６ｋＷ 圧力 ：０．４Ｐａ とし、スパッタ率８００ｎｍ／分で厚さ８００ｎｍ堆積
させる。その後、レジストパターニングを行い、配線層
４４をドライエッチングすることによって、配線を形成
する。ドライエッチングの条件を、ＲＦ印加型ＥＣＲエ
ッチャーを使用して、例えば、 ガス ：ＢＣｌ3／Ｃｌ2＝６０／９０sccm マイクロ波パワー ：１ｋＷ ＤＣスパッタパワー：１ｋＷ Ａｒガス流量 ：４０sccm ＲＦパワー ：５０Ｗ 圧力 ：１３．３Ｐａ とすることができる。
【００３４】こうして、図１に示すように、半導体基板
１０に形成されたチャネル領域３８を有し、このチャネ
ル領域３８は、（イ）シリコン膜２０から成るチャネル
と、（ロ）このチャネルに少なくとも一部分が含まれる
ＣｏＳｉ2層１８、から成る半導体装置が形成される。
１０に形成されたチャネル領域３８を有し、このチャネ
ル領域３８は、（イ）シリコン膜２０から成るチャネル
と、（ロ）このチャネルに少なくとも一部分が含まれる
ＣｏＳｉ2層１８、から成る半導体装置が形成される。
【００３５】ＣｏＳｉ2層１８は、半導体基板１０に対
してエピタキシャル成長しているので、電気伝導度は非
常に高い。ＣｏＳｉ2層１８のチャネル方向の長さ
（Ｌ）は、チャネル領域３８の有効長（Ｌeff）より短
く、ＣｏＳｉ2層１８と、この層に隣接するソース・ド
レイン領域３６との間には、Ｓｉから成る中間帯領域２
８が残されている。
してエピタキシャル成長しているので、電気伝導度は非
常に高い。ＣｏＳｉ2層１８のチャネル方向の長さ
（Ｌ）は、チャネル領域３８の有効長（Ｌeff）より短
く、ＣｏＳｉ2層１８と、この層に隣接するソース・ド
レイン領域３６との間には、Ｓｉから成る中間帯領域２
８が残されている。
【００３６】中間帯領域２８の少なくとも一部には、斜
めイオン注入法によって不純物が導入されている。この
不純物は、半導体基板のウェルに含まれる不純物と同タ
イプの不純物である。
めイオン注入法によって不純物が導入されている。この
不純物は、半導体基板のウェルに含まれる不純物と同タ
イプの不純物である。
【００３７】（実施例２）実施例２においても、半導体
基板を構成する材料（Ｓｉ）と金属（Ｃｏ）との化合物
層は、コバルトシリサイド（ＣｏＳｉ2）層１８から成
る。このＣｏＳｉ2層１８は、シリコン半導体基板に対
してエピタキシャル成長している。ＣｏＳｉ2層１８か
ら成る化合物層のチャネル方向の長さは、チャネル領域
の有効長より短く、このＣｏＳｉ2層１８と、この層に
隣接するソース・ドレイン領域３６との間の中間帯領域
２８には半導体基板を構成する材料であるＳｉが残され
ている。この中間帯領域の少なくとも一部に、ショット
キー障壁を減ずるために、不純物が導入されている。
基板を構成する材料（Ｓｉ）と金属（Ｃｏ）との化合物
層は、コバルトシリサイド（ＣｏＳｉ2）層１８から成
る。このＣｏＳｉ2層１８は、シリコン半導体基板に対
してエピタキシャル成長している。ＣｏＳｉ2層１８か
ら成る化合物層のチャネル方向の長さは、チャネル領域
の有効長より短く、このＣｏＳｉ2層１８と、この層に
隣接するソース・ドレイン領域３６との間の中間帯領域
２８には半導体基板を構成する材料であるＳｉが残され
ている。この中間帯領域の少なくとも一部に、ショット
キー障壁を減ずるために、不純物が導入されている。
【００３８】実施例２では、不純物の導入方法は実施例
１とは異なる。また、この不純物の導入工程の順序も
又、実施例１と異なる。更に、実施例２では、実施例１
と異なり、ゲート電極領域及びソース・ドレイン領域の
上にＴｉＳｉ2層が形成されている。
１とは異なる。また、この不純物の導入工程の順序も
又、実施例１と異なる。更に、実施例２では、実施例１
と異なり、ゲート電極領域及びソース・ドレイン領域の
上にＴｉＳｉ2層が形成されている。
【００３９】実施例２における半導体装置の製法工程を
図６〜図８を参照して説明するが、その概要は以下のと
おりである。 ［工程−２００］〜［工程−２１０］ゲート電極領域形
成予定領域に金属層１６を堆積させ、この金属層１６と
半導体基板を構成する材料（Ｓｉ）とを反応させて化合
物層（シリサイド層）１８を形成し、化合物層（シリサ
イド層）１８を半導体基板１０に対してエピタキシャル
成長させる。このとき、化合物層の長さをゲート電極領
域形成予定領域の長さよりも短くする。 ［工程−２２０］〜［工程−２３０］化合物層１８と、
この層に隣接するソース・ドレイン領域形成予定領域と
の間の中間帯領域２８（半導体基板を構成する材料であ
るＳｉから成る）に、ショットキー障壁を減ずるため
に、化合物層１８に不純物をイオン注入法で導入する。 ［工程−２４０］〜［工程−２７０］チャネルとなるシ
リコン膜２０を形成し、その後、ゲート電極領域を形成
する。シリコン膜２０の形成時、化合物層１８に導入さ
れた不純物がシリコン膜２０及び半導体基板１０に拡散
する。これによって、中間帯領域２８とその周囲のＳｉ
とのショットキー障壁を減ずることができる。 ［工程−２８０］ゲート電極領域２６及びソース・ドレ
イン領域形成予定領域にＴｉＳｉ2層５２を形成する。
図６〜図８を参照して説明するが、その概要は以下のと
おりである。 ［工程−２００］〜［工程−２１０］ゲート電極領域形
成予定領域に金属層１６を堆積させ、この金属層１６と
半導体基板を構成する材料（Ｓｉ）とを反応させて化合
物層（シリサイド層）１８を形成し、化合物層（シリサ
イド層）１８を半導体基板１０に対してエピタキシャル
成長させる。このとき、化合物層の長さをゲート電極領
域形成予定領域の長さよりも短くする。 ［工程−２２０］〜［工程−２３０］化合物層１８と、
この層に隣接するソース・ドレイン領域形成予定領域と
の間の中間帯領域２８（半導体基板を構成する材料であ
るＳｉから成る）に、ショットキー障壁を減ずるため
に、化合物層１８に不純物をイオン注入法で導入する。 ［工程−２４０］〜［工程−２７０］チャネルとなるシ
リコン膜２０を形成し、その後、ゲート電極領域を形成
する。シリコン膜２０の形成時、化合物層１８に導入さ
れた不純物がシリコン膜２０及び半導体基板１０に拡散
する。これによって、中間帯領域２８とその周囲のＳｉ
とのショットキー障壁を減ずることができる。 ［工程−２８０］ゲート電極領域２６及びソース・ドレ
イン領域形成予定領域にＴｉＳｉ2層５２を形成する。
【００４０】以下、上記の工程を含む半導体装置の製造
方法を詳しく説明する。 ［工程−２００］先ず、シリコン半導体基板１０に素子
分離領域１２を形成し、次いで、半導体基板の表面に厚
さ１０ｎｍの酸化膜１４を形成する。その後、次の工程
でＣｏＳｉ2層を形成する領域の酸化膜１４を除去す
る。この工程は実施例１の［工程−１００］と同様とす
ることができる。
方法を詳しく説明する。 ［工程−２００］先ず、シリコン半導体基板１０に素子
分離領域１２を形成し、次いで、半導体基板の表面に厚
さ１０ｎｍの酸化膜１４を形成する。その後、次の工程
でＣｏＳｉ2層を形成する領域の酸化膜１４を除去す
る。この工程は実施例１の［工程−１００］と同様とす
ることができる。
【００４１】［工程−２１０］次に、全面にＣｏ層１６
を厚さ１０ｎｍ堆積させる。これと同時に、半導体基板
を８００゜Ｃ程度に加熱することで、エピタキシャル成
長したＣｏＳｉ2層１８が形成される。この工程の条件
は実施例１の［工程−１１０］と同様とすることができ
る。この状態の半導体素子の模式的な断面図を図６の
（Ａ）に示す。
を厚さ１０ｎｍ堆積させる。これと同時に、半導体基板
を８００゜Ｃ程度に加熱することで、エピタキシャル成
長したＣｏＳｉ2層１８が形成される。この工程の条件
は実施例１の［工程−１１０］と同様とすることができ
る。この状態の半導体素子の模式的な断面図を図６の
（Ａ）に示す。
【００４２】［工程−２２０］実施例１と異なり、次
に、チャネル領域形成予定領域に形成されたＣｏＳｉ2
層１８とその周囲のＳｉ（後の工程で形成される）との
ショットキー障壁を減ずる目的で、ＣｏＳｉ層１８及び
Ｃｏ層１６の全面に高濃度の不純物をイオン注入する
（図６の（Ｂ）参照）。イオン注入の条件を、例えば、 ＮＭＯＳの場合：ＢＦ2 + １０ＫｅＶ １×１０16／ｃ
ｍ2 ＰＭＯＳの場合：Ａｓ+ １０ＫｅＶ ５×１０15／ｃ
ｍ2 とすることができる。不純物のイオン注入量は、ＣｏＳ
ｉ2層１８と後の工程で形成するシリコン膜との電気的
接続を容易にするために、１×１０13／ｃｍ2程度以上
であればよい。尚、不純物は半導体基板のウェルに含ま
れる不純物と同タイプの不純物とする。
に、チャネル領域形成予定領域に形成されたＣｏＳｉ2
層１８とその周囲のＳｉ（後の工程で形成される）との
ショットキー障壁を減ずる目的で、ＣｏＳｉ層１８及び
Ｃｏ層１６の全面に高濃度の不純物をイオン注入する
（図６の（Ｂ）参照）。イオン注入の条件を、例えば、 ＮＭＯＳの場合：ＢＦ2 + １０ＫｅＶ １×１０16／ｃ
ｍ2 ＰＭＯＳの場合：Ａｓ+ １０ＫｅＶ ５×１０15／ｃ
ｍ2 とすることができる。不純物のイオン注入量は、ＣｏＳ
ｉ2層１８と後の工程で形成するシリコン膜との電気的
接続を容易にするために、１×１０13／ｃｍ2程度以上
であればよい。尚、不純物は半導体基板のウェルに含ま
れる不純物と同タイプの不純物とする。
【００４３】［工程−２３０］次に、不要なＣｏ層１６
を除去し、更に、酸化膜１４を除去する。この工程は実
施例１の［工程−１２０］と同様とすることができる。
を除去し、更に、酸化膜１４を除去する。この工程は実
施例１の［工程−１２０］と同様とすることができる。
【００４４】［工程−２４０］次に、半導体基板の露出
したシリコン半導体基板１０のＳｉ上及びＣｏＳｉ2層
１８上に選択的に膜厚１０ｎｍのシリコン膜２０をエピ
タキシャル成長させる（図６の（Ｃ）参照）。この工程
は、実施例１の［工程−１３０］と同様とすることがで
きる。このシリコン膜２０をエピタキシャル成長させる
工程で、ＣｏＳｉ2層１８に注入された不純物が半導体
基板１０及びシリコン膜２０中に拡散する。この領域を
図６の（Ｃ）中、５０で示した。これによって、チャネ
ル領域形成予定領域に形成されたＣｏＳｉ2層１８と周
囲のＳｉとのショットキー障壁を減ずることができる。
尚、シリコン膜２０はチャネルとなる。
したシリコン半導体基板１０のＳｉ上及びＣｏＳｉ2層
１８上に選択的に膜厚１０ｎｍのシリコン膜２０をエピ
タキシャル成長させる（図６の（Ｃ）参照）。この工程
は、実施例１の［工程−１３０］と同様とすることがで
きる。このシリコン膜２０をエピタキシャル成長させる
工程で、ＣｏＳｉ2層１８に注入された不純物が半導体
基板１０及びシリコン膜２０中に拡散する。この領域を
図６の（Ｃ）中、５０で示した。これによって、チャネ
ル領域形成予定領域に形成されたＣｏＳｉ2層１８と周
囲のＳｉとのショットキー障壁を減ずることができる。
尚、シリコン膜２０はチャネルとなる。
【００４５】［工程−２５０］その後、形成されたシリ
コン膜２０の表面を酸化し、ゲート酸化膜２２を形成す
る。次に、ゲート電極領域を形成するために、ゲート酸
化膜２２の上に厚さ２００ｎｍのポリシリコン層２４を
形成し、次いで、ポリシリコン層２４のエッチングを行
い、ゲート電極領域となるべきポリシリコン層２４を残
す（図７の（Ａ）参照）。これらの工程は、実施例１の
［工程−１３０］及び［工程−１４０］と同様とするこ
とができる。
コン膜２０の表面を酸化し、ゲート酸化膜２２を形成す
る。次に、ゲート電極領域を形成するために、ゲート酸
化膜２２の上に厚さ２００ｎｍのポリシリコン層２４を
形成し、次いで、ポリシリコン層２４のエッチングを行
い、ゲート電極領域となるべきポリシリコン層２４を残
す（図７の（Ａ）参照）。これらの工程は、実施例１の
［工程−１３０］及び［工程−１４０］と同様とするこ
とができる。
【００４６】ここで、重要な点は、ポリシリコン層２４
の長さがＣｏＳｉ2層１８の長さよりも長いことにあ
る。即ち、ソース・ドレイン領域形成予定領域とＣｏＳ
ｉ2層１８の間には、半導体基板を構成する材料（Ｓ
ｉ）から成る中間帯領域２８が残されている。このよう
な構造にすることで、トランジスタ素子がＯＦＦ状態の
とき、ＣｏＳｉ2層１８によってソース領域とドレイン
領域が短絡することを防止できる。尚、イオン注入法に
よってＣｏＳｉ2層１８中に導入された不純物が拡散す
ることによって、中間帯領域２８には不純物が導入され
ている。
の長さがＣｏＳｉ2層１８の長さよりも長いことにあ
る。即ち、ソース・ドレイン領域形成予定領域とＣｏＳ
ｉ2層１８の間には、半導体基板を構成する材料（Ｓ
ｉ）から成る中間帯領域２８が残されている。このよう
な構造にすることで、トランジスタ素子がＯＦＦ状態の
とき、ＣｏＳｉ2層１８によってソース領域とドレイン
領域が短絡することを防止できる。尚、イオン注入法に
よってＣｏＳｉ2層１８中に導入された不純物が拡散す
ることによって、中間帯領域２８には不純物が導入され
ている。
【００４７】［工程−２６０］その後、ＬＤＤ構造を形
成するためのイオン注入を行う（図７の（Ｂ）参照）。
その条件を、例えば、 ＮＭＯＳの場合：Ａｓ+ ４０ＫｅＶ １×１０14／
ｃｍ2 ＰＭＯＳの場合：ＢＦ2 + ３０ＫｅＶ ５×１０13／
ｃｍ2 とすることができる。
成するためのイオン注入を行う（図７の（Ｂ）参照）。
その条件を、例えば、 ＮＭＯＳの場合：Ａｓ+ ４０ＫｅＶ １×１０14／
ｃｍ2 ＰＭＯＳの場合：ＢＦ2 + ３０ＫｅＶ ５×１０13／
ｃｍ2 とすることができる。
【００４８】［工程−２７０］次に、厚さ４００ｎｍの
ＳｉＯ2層を全面に形成し、その後、異方性エッチング
によりＳｉＯ2層をエッチングし、ポリシリコン層２４
の側壁にサイドウォール３４を形成する（図７の（Ｃ）
参照）。この工程は、実施例１の［工程−１７０］のサ
イドウォール形成条件と同様である。
ＳｉＯ2層を全面に形成し、その後、異方性エッチング
によりＳｉＯ2層をエッチングし、ポリシリコン層２４
の側壁にサイドウォール３４を形成する（図７の（Ｃ）
参照）。この工程は、実施例１の［工程−１７０］のサ
イドウォール形成条件と同様である。
【００４９】［工程−２８０］この工程は、実施例１と
異なる。即ち、全面に厚さ３０ｎｍのチタン（Ｔｉ）層
をスパッタリング法で形成する。形成の条件を、例え
ば、 Ａｒ流量 ：４０sccm ＲＦバイアス ：−５０Ｗ ＤＣスパッタパワー：１ｋＷ 圧力 ：０．４Ｐａ 堆積温度 ：２００゜Ｃ 堆積速度 ：６０ｎｍ／分 とすることができる。その後、不活性ガス（例えば、Ｎ
2）中で６５０゜Ｃ、３０秒間の第１回目のＲＴＡ（Rap
id Thermal Annealing）を行い、ＴｉＳｉX層を形成す
る。次いで、アンモニア過水に１０分間半導体基板を浸
漬して、未反応のＴｉを選択的に除去する。その後、不
活性ガス（例えば、Ｎ2）中で９００゜Ｃ、３０秒間の
第２回目のＲＴＡを行い、ＴｉＳｉX層を低抵抗の安定
したチタンシリサイド（ＴｉＳｉ2）層５２とする。こ
うして、ＴｉＳｉ2層５２が、ゲート電極領域２６上及
びソース・ドレイン領域形成予定領域上に形成される。
異なる。即ち、全面に厚さ３０ｎｍのチタン（Ｔｉ）層
をスパッタリング法で形成する。形成の条件を、例え
ば、 Ａｒ流量 ：４０sccm ＲＦバイアス ：−５０Ｗ ＤＣスパッタパワー：１ｋＷ 圧力 ：０．４Ｐａ 堆積温度 ：２００゜Ｃ 堆積速度 ：６０ｎｍ／分 とすることができる。その後、不活性ガス（例えば、Ｎ
2）中で６５０゜Ｃ、３０秒間の第１回目のＲＴＡ（Rap
id Thermal Annealing）を行い、ＴｉＳｉX層を形成す
る。次いで、アンモニア過水に１０分間半導体基板を浸
漬して、未反応のＴｉを選択的に除去する。その後、不
活性ガス（例えば、Ｎ2）中で９００゜Ｃ、３０秒間の
第２回目のＲＴＡを行い、ＴｉＳｉX層を低抵抗の安定
したチタンシリサイド（ＴｉＳｉ2）層５２とする。こ
うして、ＴｉＳｉ2層５２が、ゲート電極領域２６上及
びソース・ドレイン領域形成予定領域上に形成される。
【００５０】［工程−２８５］次に、ソース・ドレイン
領域３６を形成するためにイオン注入を行う（図８の
（Ａ）参照）。その後、ＳｉＯ2から成り層厚５００ｎ
ｍの層間絶縁層４０をＣＶＤ法で形成する。次いで、Ｎ
2中、１１００゜Ｃで１０秒間のアニールを行う。これ
によって、不純物の拡散が行われ接合領域が形成される
と同時に、ＴｉＳｉ2層５２を活性化する。ソース・ド
レイン領域上及びゲート電極上には、選択的に均一なＴ
ｉＳｉ2層が形成され、シート抵抗の低減化（８Ω／ｓ
ｑ）を実現できる。次いで、レジストパターニングを施
し、ドライエッチングによって層間絶縁層４０に開口部
４２を形成する。これらの工程は、実施例１の［工程−
１７５］、［工程−１８０］及び［工程−１８５］と同
様とすることができる。
領域３６を形成するためにイオン注入を行う（図８の
（Ａ）参照）。その後、ＳｉＯ2から成り層厚５００ｎ
ｍの層間絶縁層４０をＣＶＤ法で形成する。次いで、Ｎ
2中、１１００゜Ｃで１０秒間のアニールを行う。これ
によって、不純物の拡散が行われ接合領域が形成される
と同時に、ＴｉＳｉ2層５２を活性化する。ソース・ド
レイン領域上及びゲート電極上には、選択的に均一なＴ
ｉＳｉ2層が形成され、シート抵抗の低減化（８Ω／ｓ
ｑ）を実現できる。次いで、レジストパターニングを施
し、ドライエッチングによって層間絶縁層４０に開口部
４２を形成する。これらの工程は、実施例１の［工程−
１７５］、［工程−１８０］及び［工程−１８５］と同
様とすることができる。
【００５１】［工程−２９０］更に、配線層４４を形成
し（図８の（Ｂ）参照）、その後、レジストパターニン
グを行い、配線層をドライエッチングすることによっ
て、配線を形成する。この工程は、実施例１の［工程−
１９０］で述べた各工程と同様とすることができる。
し（図８の（Ｂ）参照）、その後、レジストパターニン
グを行い、配線層をドライエッチングすることによっ
て、配線を形成する。この工程は、実施例１の［工程−
１９０］で述べた各工程と同様とすることができる。
【００５２】尚、配線層４４の形成前に、アンモニア過
水（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：２：７）に半導体
基板を１０分間浸漬することによって、層間絶縁層に開
口部を形成する際の副生成物であるＴｉＦ3等のチタン
窒化物を除去することが望ましい。
水（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：２：７）に半導体
基板を１０分間浸漬することによって、層間絶縁層に開
口部を形成する際の副生成物であるＴｉＦ3等のチタン
窒化物を除去することが望ましい。
【００５３】（実施例３）実施例３においても、半導体
基板を構成する材料（Ｓｉ）と金属（Ｃｏ）との化合物
層は、コバルトシリサイド（ＣｏＳｉ2）層１８から成
る。このＣｏＳｉ2層１８は、シリコン半導体基板に対
してエピタキシャル成長している。ＣｏＳｉ2層１８か
ら成る化合物層のチャネル方向の長さは、チャネル領域
の有効長より短く、このＣｏＳｉ2層１８と、この層に
隣接するソース・ドレイン領域３６との間の中間帯領域
２８には半導体基板を構成する材料であるＳｉが残され
ている。この中間帯領域の少なくとも一部に、ショット
キー障壁を減ずるために、不純物が導入されている。
基板を構成する材料（Ｓｉ）と金属（Ｃｏ）との化合物
層は、コバルトシリサイド（ＣｏＳｉ2）層１８から成
る。このＣｏＳｉ2層１８は、シリコン半導体基板に対
してエピタキシャル成長している。ＣｏＳｉ2層１８か
ら成る化合物層のチャネル方向の長さは、チャネル領域
の有効長より短く、このＣｏＳｉ2層１８と、この層に
隣接するソース・ドレイン領域３６との間の中間帯領域
２８には半導体基板を構成する材料であるＳｉが残され
ている。この中間帯領域の少なくとも一部に、ショット
キー障壁を減ずるために、不純物が導入されている。
【００５４】実施例３では、実施例１と同様に不純物の
導入方法は斜めイオン注入によるが、実施例１の斜めイ
オン注入法とは異なる。即ち、ゲート電極領域の側壁に
サイドウォールを形成した後、ソース・ドレイン領域上
及びゲート電極領域上にＴｉＳｉ2層を形成し、次い
で、サイドウォールのみを選択的にエッチングし、中間
帯領域を露出させる。そして、ソース・ドレイン領域上
及びゲート電極領域上に形成されたＴｉＳｉ2層をマス
クとして斜めイオン注入を行う。
導入方法は斜めイオン注入によるが、実施例１の斜めイ
オン注入法とは異なる。即ち、ゲート電極領域の側壁に
サイドウォールを形成した後、ソース・ドレイン領域上
及びゲート電極領域上にＴｉＳｉ2層を形成し、次い
で、サイドウォールのみを選択的にエッチングし、中間
帯領域を露出させる。そして、ソース・ドレイン領域上
及びゲート電極領域上に形成されたＴｉＳｉ2層をマス
クとして斜めイオン注入を行う。
【００５５】実施例３における半導体装置の製法工程を
図９を参照して説明するが、その概要は以下のとおりで
ある。 ［工程−３００］ゲート電極領域形成予定領域に金属層
１６を堆積させ、この金属層１６と半導体基板を構成す
る材料（Ｓｉ）とを反応させて化合物層（シリサイド
層）１８を形成し、化合物層（シリサイド層）１８を半
導体基板１０に対してエピタキシャル成長させる。この
とき、化合物層の長さをゲート電極領域形成予定領域の
長さよりも短くする。その後、サイドウォール３４を含
むゲート電極領域２６を形成する。 ［工程−３１０］〜［工程−３２０］ゲート電極領域２
６及びソース・ドレイン領域形成予定領域上にＴｉＳｉ
2層５２を形成した後、ソース・ドレイン領域３６を形
成する。 ［工程−３３０］サイドウォール３４を除去する。 ［工程−３４０］ＣｏＳｉ2層１８とソース・ドレイン
領域３６との間に存在する中間帯領域２８に不純物を導
入し、中間帯領域２８とその周囲のＳｉとのショットキ
ー障壁を減ずる。
図９を参照して説明するが、その概要は以下のとおりで
ある。 ［工程−３００］ゲート電極領域形成予定領域に金属層
１６を堆積させ、この金属層１６と半導体基板を構成す
る材料（Ｓｉ）とを反応させて化合物層（シリサイド
層）１８を形成し、化合物層（シリサイド層）１８を半
導体基板１０に対してエピタキシャル成長させる。この
とき、化合物層の長さをゲート電極領域形成予定領域の
長さよりも短くする。その後、サイドウォール３４を含
むゲート電極領域２６を形成する。 ［工程−３１０］〜［工程−３２０］ゲート電極領域２
６及びソース・ドレイン領域形成予定領域上にＴｉＳｉ
2層５２を形成した後、ソース・ドレイン領域３６を形
成する。 ［工程−３３０］サイドウォール３４を除去する。 ［工程−３４０］ＣｏＳｉ2層１８とソース・ドレイン
領域３６との間に存在する中間帯領域２８に不純物を導
入し、中間帯領域２８とその周囲のＳｉとのショットキ
ー障壁を減ずる。
【００５６】以下、上記の工程を含む半導体装置の製造
方法を詳しく説明する。 ［工程−３００］先ず、通常の方法で、シリコン半導体
基板１０に素子分離領域１２を形成し、次いで、半導体
基板の表面に厚さ１０ｎｍの酸化膜１４を形成する。そ
の後、次の工程でＣｏＳｉ2層を形成する領域から酸化
膜を除去する。この工程は実施例１の［工程−１００］
と同様とすることができる。
方法を詳しく説明する。 ［工程−３００］先ず、通常の方法で、シリコン半導体
基板１０に素子分離領域１２を形成し、次いで、半導体
基板の表面に厚さ１０ｎｍの酸化膜１４を形成する。そ
の後、次の工程でＣｏＳｉ2層を形成する領域から酸化
膜を除去する。この工程は実施例１の［工程−１００］
と同様とすることができる。
【００５７】次に、全面にＣｏ層１６を厚さ５ｎｍ堆積
させる。これと同時に、半導体基板を８００゜Ｃ程度に
加熱することによって、エピタキシャル成長したＣｏＳ
ｉ2層１８が形成される。この工程は実施例１の［工程
−１１０］と同様とすることができる。
させる。これと同時に、半導体基板を８００゜Ｃ程度に
加熱することによって、エピタキシャル成長したＣｏＳ
ｉ2層１８が形成される。この工程は実施例１の［工程
−１１０］と同様とすることができる。
【００５８】次に、不要なＣｏ層１６を除去し、更に、
酸化膜１４を除去する。この工程は実施例１の［工程−
１２０］と同様とすることができる。
酸化膜１４を除去する。この工程は実施例１の［工程−
１２０］と同様とすることができる。
【００５９】次いで、半導体基板の露出したシリコン半
導体基板１０のＳｉ上及びＣｏＳｉ2層１８上に選択的
に膜厚１０ｎｍのシリコン膜２０をエピタキシャル成長
させ、その後、形成されたシリコン膜２０の表面を酸化
し、ゲート酸化膜２２を形成する。この工程は、実施例
１の［工程−１３０］と同様とすることができる。
導体基板１０のＳｉ上及びＣｏＳｉ2層１８上に選択的
に膜厚１０ｎｍのシリコン膜２０をエピタキシャル成長
させ、その後、形成されたシリコン膜２０の表面を酸化
し、ゲート酸化膜２２を形成する。この工程は、実施例
１の［工程−１３０］と同様とすることができる。
【００６０】次に、ゲート電極領域を形成するために、
ゲート酸化膜２２の上に厚さ２００ｎｍのポリシリコン
層２４を形成し、次いで、ポリシリコン層２４のエッチ
ングを行う。この工程は、実施例１の［工程−１４０］
と同様とすることができる。
ゲート酸化膜２２の上に厚さ２００ｎｍのポリシリコン
層２４を形成し、次いで、ポリシリコン層２４のエッチ
ングを行う。この工程は、実施例１の［工程−１４０］
と同様とすることができる。
【００６１】ここで、重要な点は、ポリシリコン層２４
の長さがＣｏＳｉ2層１８の長さよりも長いことにあ
る。即ち、ソース・ドレイン領域形成予定領域とＣｏＳ
ｉ2層１８の間には、半導体基板を構成する材料（Ｓ
ｉ）から成る中間帯領域２８が残されている。このよう
な構造にすることで、トランジスタ素子がＯＦＦ状態の
とき、ＣｏＳｉ2層１８によってソース領域とドレイン
領域が短絡することを防止できる。
の長さがＣｏＳｉ2層１８の長さよりも長いことにあ
る。即ち、ソース・ドレイン領域形成予定領域とＣｏＳ
ｉ2層１８の間には、半導体基板を構成する材料（Ｓ
ｉ）から成る中間帯領域２８が残されている。このよう
な構造にすることで、トランジスタ素子がＯＦＦ状態の
とき、ＣｏＳｉ2層１８によってソース領域とドレイン
領域が短絡することを防止できる。
【００６２】その後、ＬＤＤ構造を形成するためのイオ
ン注入を行う。イオン注入の条件は、実施例１の［工程
−１７０］と同様とすることができる。
ン注入を行う。イオン注入の条件は、実施例１の［工程
−１７０］と同様とすることができる。
【００６３】次に、厚さ４００ｎｍのＳｉＯ2層を全面
に形成し、その後、異方性エッチングによりＳｉＯ2層
をエッチングし、ポリシリコン層２４の側壁にサイドウ
ォール３４を形成する。この工程は、実施例１の［工程
−１７０］のサイドウォール形成条件と同様である。
に形成し、その後、異方性エッチングによりＳｉＯ2層
をエッチングし、ポリシリコン層２４の側壁にサイドウ
ォール３４を形成する。この工程は、実施例１の［工程
−１７０］のサイドウォール形成条件と同様である。
【００６４】［工程−３１０］次に、全面に厚さ３０ｎ
ｍのチタン（Ｔｉ）層をスパッタリング法で形成し、Ｒ
ＴＡ及び未反応のＴｉの除去を行う。これらの条件は、
実施例２の［工程−２８０］と同様とすることができ
る。こうして、ソース・ドレイン領域形成予定領域上及
びゲート電極領域２６上にＴｉＳｉ2層５２が形成され
る。サイドウォール３４上にはＴｉＳｉ2層は形成され
ない。
ｍのチタン（Ｔｉ）層をスパッタリング法で形成し、Ｒ
ＴＡ及び未反応のＴｉの除去を行う。これらの条件は、
実施例２の［工程−２８０］と同様とすることができ
る。こうして、ソース・ドレイン領域形成予定領域上及
びゲート電極領域２６上にＴｉＳｉ2層５２が形成され
る。サイドウォール３４上にはＴｉＳｉ2層は形成され
ない。
【００６５】［工程−３２０］次に、ソース・ドレイン
領域３６を形成するためにイオン注入を行う。イオン注
入の条件は、実施例１の［工程−１７５］と同様とする
ことができる。この状態の半導体素子の模式的な断面図
を図９の（Ａ）に示す。
領域３６を形成するためにイオン注入を行う。イオン注
入の条件は、実施例１の［工程−１７５］と同様とする
ことができる。この状態の半導体素子の模式的な断面図
を図９の（Ａ）に示す。
【００６６】［工程−３３０］次の工程は、実施例３に
特有の工程である。即ち、ドライエッチングを行い、サ
イドウォール３４を除去する（図９の（Ｂ）参照）。エ
ッチングの条件を、例えば、 ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ とすることができる。
特有の工程である。即ち、ドライエッチングを行い、サ
イドウォール３４を除去する（図９の（Ｂ）参照）。エ
ッチングの条件を、例えば、 ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ とすることができる。
【００６７】［工程−３４０］次に、ＣｏＳｉ2層１８
とその周囲のＳｉとのショットキー障壁を減ずる目的
で、中間帯領域２８の一部分を含む領域に対して高濃度
に不純物を斜めイオン注入する（図９の（Ｃ）参照）。
イオン注入の条件として、 ＮＭＯＳの場合：ＢＦ2 + ２０ＫｅＶ １×１０16／ｃ
ｍ2 ＰＭＯＳの場合：Ａｓ+ ３０ＫｅＶ ５×１０15／ｃ
ｍ2 とすることができる。斜めイオン注入は、例えば、３０
ｒｐｍで回転させた半導体基板に対して、入射角６０度
でイオン注入を行うことで実施できる。不純物のイオン
注入量は、ＳｉとＣｏＳｉ2シリサイドとの電気的接続
を容易にするために、１×１０13／ｃｍ2程度以上であ
ればよい。斜めイオン注入のとき、ソース・ドレイン領
域３６上及びゲート電極２６上に形成されたＴｉＳｉ2
層５２がマスクとして機能する。
とその周囲のＳｉとのショットキー障壁を減ずる目的
で、中間帯領域２８の一部分を含む領域に対して高濃度
に不純物を斜めイオン注入する（図９の（Ｃ）参照）。
イオン注入の条件として、 ＮＭＯＳの場合：ＢＦ2 + ２０ＫｅＶ １×１０16／ｃ
ｍ2 ＰＭＯＳの場合：Ａｓ+ ３０ＫｅＶ ５×１０15／ｃ
ｍ2 とすることができる。斜めイオン注入は、例えば、３０
ｒｐｍで回転させた半導体基板に対して、入射角６０度
でイオン注入を行うことで実施できる。不純物のイオン
注入量は、ＳｉとＣｏＳｉ2シリサイドとの電気的接続
を容易にするために、１×１０13／ｃｍ2程度以上であ
ればよい。斜めイオン注入のとき、ソース・ドレイン領
域３６上及びゲート電極２６上に形成されたＴｉＳｉ2
層５２がマスクとして機能する。
【００６８】［工程−３５０］その後、ＳｉＯ2から成
り層厚５００ｎｍの層間絶縁層４０をＣＶＤ法で形成す
る。次いで、Ｎ2中、１１００゜Ｃで１０秒間のアニー
ルを行う。これによって、不純物の拡散が行われ接合領
域が形成されると同時に、ＴｉＳｉ2層５２を活性化す
る。ソース・ドレイン領域上及びゲート電極上には、選
択的に均一なＴｉＳｉ2層が形成され、シート抵抗の低
減化（８Ω／ｓｑ）を実現できる。次いで、レジストパ
ターニングを施し、ドライエッチングによって層間絶縁
層４０に開口部４２を形成する。更に、配線層４４を形
成し、その後、レジストパターニングを行い、配線層を
ドライエッチングすることによって、配線を形成する。
以上の各工程は、実施例１の［工程−１８０］〜［工程
−１９０］で述べた各工程と同様である。尚、配線層４
４の形成前に、アンモニア過水に半導体基板を浸漬する
ことによって、層間絶縁層に開口部を形成する際の副生
成物であるＴｉＦ3等のチタン窒化物を除去することが
望ましい。
り層厚５００ｎｍの層間絶縁層４０をＣＶＤ法で形成す
る。次いで、Ｎ2中、１１００゜Ｃで１０秒間のアニー
ルを行う。これによって、不純物の拡散が行われ接合領
域が形成されると同時に、ＴｉＳｉ2層５２を活性化す
る。ソース・ドレイン領域上及びゲート電極上には、選
択的に均一なＴｉＳｉ2層が形成され、シート抵抗の低
減化（８Ω／ｓｑ）を実現できる。次いで、レジストパ
ターニングを施し、ドライエッチングによって層間絶縁
層４０に開口部４２を形成する。更に、配線層４４を形
成し、その後、レジストパターニングを行い、配線層を
ドライエッチングすることによって、配線を形成する。
以上の各工程は、実施例１の［工程−１８０］〜［工程
−１９０］で述べた各工程と同様である。尚、配線層４
４の形成前に、アンモニア過水に半導体基板を浸漬する
ことによって、層間絶縁層に開口部を形成する際の副生
成物であるＴｉＦ3等のチタン窒化物を除去することが
望ましい。
【００６９】以上、本発明の半導体装置を好ましい実施
例に基づき説明したが、本発明はこれらの実施例に限定
されない。実施例で説明した各工程の条件、数値等は例
示であり、製造装置、半導体装置に要求される特性に依
存して、適宜変更することができる。
例に基づき説明したが、本発明はこれらの実施例に限定
されない。実施例で説明した各工程の条件、数値等は例
示であり、製造装置、半導体装置に要求される特性に依
存して、適宜変更することができる。
【００７０】化合物層として、ＣｏＳｉ2層１８の代わ
りに、Ｓｉと格子定数がほぼ等しいＺｒＳｉ2、ＮｉＳ
ｉ2、ＰｄＳｉ2を使用することができる。また、Ｓｉに
対してエピタキシャル成長し得る金属、例えば、アルミ
ニウムを使用することもできる。また、ＴｉＳｉ2層５
２の代わりに、例えば、ＣｏＳｉ2、ＷＳｉ2、ＭｏＳｉ
2等の各種シリサイド層や、Ｗ、Ｍｏ等の高融点金属、
あるいはＴｉＮ、ＴｉＢ、ＴｉＷ等のバリヤメタルを使
用することができる。
りに、Ｓｉと格子定数がほぼ等しいＺｒＳｉ2、ＮｉＳ
ｉ2、ＰｄＳｉ2を使用することができる。また、Ｓｉに
対してエピタキシャル成長し得る金属、例えば、アルミ
ニウムを使用することもできる。また、ＴｉＳｉ2層５
２の代わりに、例えば、ＣｏＳｉ2、ＷＳｉ2、ＭｏＳｉ
2等の各種シリサイド層や、Ｗ、Ｍｏ等の高融点金属、
あるいはＴｉＮ、ＴｉＢ、ＴｉＷ等のバリヤメタルを使
用することができる。
【００７１】金属層あるいは化合物層１８とゲート酸化
膜２２との間に形成されたシリコン膜２０の厚さは一定
でなくともよい。即ち、図１０の（Ａ）に示すように、
チャネルのプロファイルに合わせて、金属層あるいは化
合物層１８の深さ方向の位置を変化させることができ
る。金属層あるいは化合物層１８の全てがチャネルに含
まれていてもよい。金属層あるいは化合物層は多層構造
とすることもできる。また、金属層あるいは化合物層
は、チャネル長方向に１つの層に限定されるものではな
く、図１０の（Ｂ）に示すように、複数の層がチャネル
長方向に形成されてもよい。
膜２２との間に形成されたシリコン膜２０の厚さは一定
でなくともよい。即ち、図１０の（Ａ）に示すように、
チャネルのプロファイルに合わせて、金属層あるいは化
合物層１８の深さ方向の位置を変化させることができ
る。金属層あるいは化合物層１８の全てがチャネルに含
まれていてもよい。金属層あるいは化合物層は多層構造
とすることもできる。また、金属層あるいは化合物層
は、チャネル長方向に１つの層に限定されるものではな
く、図１０の（Ｂ）に示すように、複数の層がチャネル
長方向に形成されてもよい。
【００７２】半導体装置として、専らＭＯＳ型半導体装
置を説明したが、接合型ＦＥＴ（ＪＦＥＴ）にも本発明
を応用することができる。本発明を適用したＪＦＥＴの
模式的な断面図図１１に示す。この場合、シリコン半導
体基板を用い、金属層あるいは化合物層を、例えば、Ｃ
ｏＳｉ2から形成することができる。あるいは又、図１
３に模式的な断面図を示すように、ＧａＡｓ基板を用
い、金属層あるいは化合物層を、例えば、Ｃｕ（Ａ3結
晶構造）（１００）から形成することができる。
置を説明したが、接合型ＦＥＴ（ＪＦＥＴ）にも本発明
を応用することができる。本発明を適用したＪＦＥＴの
模式的な断面図図１１に示す。この場合、シリコン半導
体基板を用い、金属層あるいは化合物層を、例えば、Ｃ
ｏＳｉ2から形成することができる。あるいは又、図１
３に模式的な断面図を示すように、ＧａＡｓ基板を用
い、金属層あるいは化合物層を、例えば、Ｃｕ（Ａ3結
晶構造）（１００）から形成することができる。
【００７３】（実施例４）実施例４は、シリコン半導体
基板が用いられ、ＣｏＳｉ2から成る化合物層を有する
ＪＦＥＴに関する。以下、本発明を適用したかかるＪＦ
ＥＴの製法工程の概要を、図１２を参照して説明する。 ［工程−４００］ｎ型シリコン基板６０上にｎ型シリコ
ン層６２をエピタキシャル成長させる。その後、ｎ型シ
リコン層６２にＬＯＣＯＳ構造から成る素子分離領域を
形成する（図１２の（Ａ）参照）。ｎ型シリコン層のエ
ピタキシャル成長条件を例えば以下のとおりとすること
ができる。 使用ガス：ＳｉＨ4／Ｈ2／１０ppmＰＨ3−Ｈ2＝０．２
リットル／１００リットル／１０sccm 温度 ：１０３０゜Ｃ 圧力 ：１ atom 成長速度：０．１μｍ 膜厚 ：０．０５μｍ
基板が用いられ、ＣｏＳｉ2から成る化合物層を有する
ＪＦＥＴに関する。以下、本発明を適用したかかるＪＦ
ＥＴの製法工程の概要を、図１２を参照して説明する。 ［工程−４００］ｎ型シリコン基板６０上にｎ型シリコ
ン層６２をエピタキシャル成長させる。その後、ｎ型シ
リコン層６２にＬＯＣＯＳ構造から成る素子分離領域を
形成する（図１２の（Ａ）参照）。ｎ型シリコン層のエ
ピタキシャル成長条件を例えば以下のとおりとすること
ができる。 使用ガス：ＳｉＨ4／Ｈ2／１０ppmＰＨ3−Ｈ2＝０．２
リットル／１００リットル／１０sccm 温度 ：１０３０゜Ｃ 圧力 ：１ atom 成長速度：０．１μｍ 膜厚 ：０．０５μｍ
【００７４】［工程−４１０］次に、全面にｐ型シリコ
ン層６４をエピタキシャル成長させてパターニングを行
い、その後、ＣｏＳｉ2層６６を形成した後ＣｏＳｉ2層
６６のパターニングを行う。更に、全面にｐ型シリコン
層６８をエピタキシャル成長させてパターニングを行う
（図１２の（Ｂ）参照）。こうして、ｐ型のチャネル
と、このｐ型チャネルに含まれたＣｏＳｉ2層６６から
成る化合物層とから構成されたチャネル領域が形成され
る。尚、ｐ型シリコン層６４，６８のエピタキシャル成
長条件を例えば以下のとおりとすることができる。 使用ガス：ＳｉＨ4／Ｈ2／１０ppmＢ2Ｈ6−Ｈ2＝０．２
リットル／１００リットル／１０sccm 温度 ：１０３０゜Ｃ 圧力 ：１ atom 成長速度：０．１μｍ 膜厚 ：０．０５μｍ
ン層６４をエピタキシャル成長させてパターニングを行
い、その後、ＣｏＳｉ2層６６を形成した後ＣｏＳｉ2層
６６のパターニングを行う。更に、全面にｐ型シリコン
層６８をエピタキシャル成長させてパターニングを行う
（図１２の（Ｂ）参照）。こうして、ｐ型のチャネル
と、このｐ型チャネルに含まれたＣｏＳｉ2層６６から
成る化合物層とから構成されたチャネル領域が形成され
る。尚、ｐ型シリコン層６４，６８のエピタキシャル成
長条件を例えば以下のとおりとすることができる。 使用ガス：ＳｉＨ4／Ｈ2／１０ppmＢ2Ｈ6−Ｈ2＝０．２
リットル／１００リットル／１０sccm 温度 ：１０３０゜Ｃ 圧力 ：１ atom 成長速度：０．１μｍ 膜厚 ：０．０５μｍ
【００７５】［工程−４２０］次いで、ｎ型シリコン層
７０をエピタキシャル成長させた後、パターニングを施
す。
７０をエピタキシャル成長させた後、パターニングを施
す。
【００７６】［工程−４３０］次に、ＳｉＯ2から成る
層間絶縁層７２を全面に例えばＣＶＤ法で形成し、例え
ばドライエッチング法で層間絶縁層７２に開口部を形成
した後、開口部をＷ／ＴｉＮプラグ７４で埋め込み、更
に、Ａｌ／Ｔｉ／ＴｉＯＮ／Ｔｉ配線層７６を形成する
（図１２の（Ｃ）参照）。
層間絶縁層７２を全面に例えばＣＶＤ法で形成し、例え
ばドライエッチング法で層間絶縁層７２に開口部を形成
した後、開口部をＷ／ＴｉＮプラグ７４で埋め込み、更
に、Ａｌ／Ｔｉ／ＴｉＯＮ／Ｔｉ配線層７６を形成する
（図１２の（Ｃ）参照）。
【００７７】（実施例５）実施例５は、ＧａＡｓ基板が
用いられ、Ｃｕ（Ａ3結晶構造）（１００）から成る金
属層を有するＪＦＥＴの例である。以下、図１３を参照
して、かかるＪＦＥＴの製造工程の概要を説明する。
用いられ、Ｃｕ（Ａ3結晶構造）（１００）から成る金
属層を有するＪＦＥＴの例である。以下、図１３を参照
して、かかるＪＦＥＴの製造工程の概要を説明する。
【００７８】［工程−５００］ＧａＡｓ基板８０上にＣ
ｕ層８２を成膜する。尚、Ｃｕ層はＡ3結晶構造を（１
００）方向に単結晶成長させることで形成することがで
きる。Ｃｕの成膜条件を、例えば以下のとおりとするこ
とができる。 使用ガス：Bis-hexa-fluo-acetylacetonate cupper [Cu
(HFA)2]＝１００sccm 成膜温度：２００゜Ｃ以上 膜厚 ：２０ｎｍ その後、ドライエッチングによってＣｕ層８２をパター
ニングする（図１３の（Ａ）参照）。
ｕ層８２を成膜する。尚、Ｃｕ層はＡ3結晶構造を（１
００）方向に単結晶成長させることで形成することがで
きる。Ｃｕの成膜条件を、例えば以下のとおりとするこ
とができる。 使用ガス：Bis-hexa-fluo-acetylacetonate cupper [Cu
(HFA)2]＝１００sccm 成膜温度：２００゜Ｃ以上 膜厚 ：２０ｎｍ その後、ドライエッチングによってＣｕ層８２をパター
ニングする（図１３の（Ａ）参照）。
【００７９】［工程−５１０］全面にＧａＡｓ層８４を
エピタキシャル成長させる。これによって、ＧａＡｓか
ら成るチャネルと、このチャネルに含まれたＣｕ層８２
から成る金属層から構成されたチャネル領域が形成され
る（図１３の（Ｂ）参照）。
エピタキシャル成長させる。これによって、ＧａＡｓか
ら成るチャネルと、このチャネルに含まれたＣｕ層８２
から成る金属層から構成されたチャネル領域が形成され
る（図１３の（Ｂ）参照）。
【００８０】［工程−５２０］次いで、アルミニウムを
成膜した後、パターニングを行い、アルミニウムゲート
８６を形成する。更に、ＡｕＧｅを成膜した後、パター
ニングを行いソース／ドレイン電極８８を形成する（図
１３の（Ｃ）参照）。
成膜した後、パターニングを行い、アルミニウムゲート
８６を形成する。更に、ＡｕＧｅを成膜した後、パター
ニングを行いソース／ドレイン電極８８を形成する（図
１３の（Ｃ）参照）。
【００８１】
【発明の効果】本発明の半導体装置は、チャネルに少な
くとも一部分が含まれる金属層若しくは化合物層を備え
ているので、モビリティを増大させることができ、従来
の半導体装置と同一のデザインルールにおいても、トラ
ンジスタ素子の動作速度を速くすることができる。金属
層若しくは化合物層を半導体基板に対してエピタキシャ
ル成長させることによって、金属層若しくは化合物層の
電気伝導度を非常に高くすることができる。
くとも一部分が含まれる金属層若しくは化合物層を備え
ているので、モビリティを増大させることができ、従来
の半導体装置と同一のデザインルールにおいても、トラ
ンジスタ素子の動作速度を速くすることができる。金属
層若しくは化合物層を半導体基板に対してエピタキシャ
ル成長させることによって、金属層若しくは化合物層の
電気伝導度を非常に高くすることができる。
【００８２】また、中間帯領域を備えることによって、
通常のトランジスタ素子と同様のＯＮ−ＯＦＦ特性を有
し得る。また、金属層若しくは化合物層の周囲の半導体
基板を構成する材料に不純物を導入することによって、
金属層若しくは化合物層と、その周囲の材料との間の電
気的接触抵抗を小さくすることができる。
通常のトランジスタ素子と同様のＯＮ−ＯＦＦ特性を有
し得る。また、金属層若しくは化合物層の周囲の半導体
基板を構成する材料に不純物を導入することによって、
金属層若しくは化合物層と、その周囲の材料との間の電
気的接触抵抗を小さくすることができる。
【００８３】例えば、化合物層としてＣｏＳｉ2層を用
いた場合、Ｓｉを用いた場合と比較して１００倍程度抵
抗値が低くなる。チャネル領域におけるＳｉの抵抗値は
１ｍΩｃｍ程度であるが、ＣｏＳｉ2の抵抗値は１５μ
Ωｃｍまで低下させ得る。キャリアの平均速度ｖは抵抗
値に比例するので、キャリアの平均速度ｖが飛躍的に早
くなる。また、ＣｏＳｉ2をチャネル領域において成長
させた場合、ＣｏＳｉ2とＳｉの接合部において、基本
的にＣｏＳｉ2はバンドギャップを有さない。従って、
ＣｏＳｉ2のバンドギャップ制御を行う必要がない。Ｃ
ｏＳｉ2とＳｉとの障壁高さのみの制御を必要とするだ
けであり、障壁高さの制御は、Ａｓ、Ｂ等のイオン注入
で容易に且つ高精度で行うことができる。
いた場合、Ｓｉを用いた場合と比較して１００倍程度抵
抗値が低くなる。チャネル領域におけるＳｉの抵抗値は
１ｍΩｃｍ程度であるが、ＣｏＳｉ2の抵抗値は１５μ
Ωｃｍまで低下させ得る。キャリアの平均速度ｖは抵抗
値に比例するので、キャリアの平均速度ｖが飛躍的に早
くなる。また、ＣｏＳｉ2をチャネル領域において成長
させた場合、ＣｏＳｉ2とＳｉの接合部において、基本
的にＣｏＳｉ2はバンドギャップを有さない。従って、
ＣｏＳｉ2のバンドギャップ制御を行う必要がない。Ｃ
ｏＳｉ2とＳｉとの障壁高さのみの制御を必要とするだ
けであり、障壁高さの制御は、Ａｓ、Ｂ等のイオン注入
で容易に且つ高精度で行うことができる。
【図１】本発明の半導体装置及びその動作を説明するた
めの模式的な断面図である。
めの模式的な断面図である。
【図２】本発明の半導体装置の製造工程の第１の実施例
を説明するための半導体素子の模式的な断面図である。
を説明するための半導体素子の模式的な断面図である。
【図３】図２に引き続き、本発明の半導体装置の製造工
程を説明するための半導体素子の模式的な断面図であ
る。
程を説明するための半導体素子の模式的な断面図であ
る。
【図４】図３に引き続き、本発明の半導体装置の製造工
程を説明するための半導体素子の模式的な断面図であ
る。
程を説明するための半導体素子の模式的な断面図であ
る。
【図５】図４に引き続き、本発明の半導体装置の製造工
程を説明するための半導体素子の模式的な断面図であ
る。
程を説明するための半導体素子の模式的な断面図であ
る。
【図６】本発明の半導体装置の製造工程の第２の実施例
を説明するための半導体素子の模式的な断面図である。
を説明するための半導体素子の模式的な断面図である。
【図７】図６に引き続き、本発明の半導体装置の製造工
程を説明するための半導体素子の模式的な断面図であ
る。
程を説明するための半導体素子の模式的な断面図であ
る。
【図８】本発明の半導体装置の製造工程の第３の実施例
を説明するための半導体素子の模式的な断面図である。
を説明するための半導体素子の模式的な断面図である。
【図９】本発明の半導体装置の別の態様の模式的な断面
図である。
図である。
【図１０】図１に示した本発明の半導体装置の変形を示
す図である。
す図である。
【図１１】本発明の半導体装置の別の態様であるシリコ
ン半導体基板を用いた接合型ＦＥＴの模式的な一部断面
図である。
ン半導体基板を用いた接合型ＦＥＴの模式的な一部断面
図である。
【図１２】シリコン半導体基板を用いた接合型ＦＥＴの
製造工程を説明するための、素子の模式的な一部断面図
である。
製造工程を説明するための、素子の模式的な一部断面図
である。
【図１３】本発明の半導体装置の別の態様であるＧａＡ
ｓ基板を用いた接合型ＦＥＴの製造工程を説明するため
の、素子の模式的な一部断面図である。
ｓ基板を用いた接合型ＦＥＴの製造工程を説明するため
の、素子の模式的な一部断面図である。
【図１４】従来の半導体装置の製造工程を説明するため
の半導体素子の模式的な断面図である。
の半導体素子の模式的な断面図である。
１０ シリコン半導体基板 １２ 素子分離領域 １４ 酸化膜 １６ Ｃｏ層 １８ ＣｏＳｉ2層 ２０ シリコン膜 ２２ ゲート酸化膜 ２４ ポリシリコン層 ２６ ゲート電極領域 ２８ 中間帯領域 ３０ 浅いソース・ドレイン領域 ３４ サイドウォール ３６ ソース・ドレイン領域 ３８ チャネル領域 ４０ 層間絶縁層 ４２ 開口部 ４４ 配線層 ５２ ＴｉＳｉ2層 ６０ ｎ型基板 ６２，７０ ｎ型シリコン層 ６４，６８ ｐ型シリコン層 ６６ ＣｏＳｉ2層 ７２ 層間絶縁層 ７４ プラグ ７６ 配線層 ８０ ＧａＡｓ基板 ８２ Ｃｕ層 ８４ ＧａＡｓ層 ８６ アルミニウムゲート ８８ ソース／ドレイン電極
Claims (5)
- 【請求項１】半導体基板に形成されたチャネル領域を有
し、該チャネル領域は、 （イ）チャネルと、 （ロ）該チャネルに少なくとも一部分が含まれる、金属
層若しくは半導体基板を構成する材料と金属との化合物
層、 から成ることを特徴とする半導体装置。 - 【請求項２】前記金属層若しくは化合物層は、半導体基
板に対してエピタキシャル成長可能であることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】前記金属層若しくは化合物層のチャネル方
向の長さは、チャネル領域の有効長より短く、該金属層
若しくは化合物層と、この層に隣接するソース・ドレイ
ン領域との間には、半導体基板を構成する材料から成る
中間帯領域が残されていることを特徴とする請求項１又
は請求項２に記載の半導体装置。 - 【請求項４】前記中間帯領域の少なくとも一部に、ショ
ットキー障壁を減ずるために、不純物が導入されている
ことを特徴とする請求項３に記載の半導体装置。 - 【請求項５】前記導入された不純物の濃度は、１×１０
13／ｃｍ3以上であることを特徴とする請求項４に記載
の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21323992A JP3301116B2 (ja) | 1992-07-20 | 1992-07-20 | 半導体装置及びその製造方法 |
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