JPH09219516A - Ｎチャネルｍｏｓ型半導体素子及び半導体素子の製造方法 - Google Patents
Ｎチャネルｍｏｓ型半導体素子及び半導体素子の製造方法Info
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- JPH09219516A JPH09219516A JP4659796A JP4659796A JPH09219516A JP H09219516 A JPH09219516 A JP H09219516A JP 4659796 A JP4659796 A JP 4659796A JP 4659796 A JP4659796 A JP 4659796A JP H09219516 A JPH09219516 A JP H09219516A
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Abstract
(57)【要約】
【課題】ｎ型不純物としてヒ素を含む高濃度不純物領域
上に安定して且つ低抵抗の金属シリサイド層を形成し得
る半導体素子の製造方法を提供する。 【解決手段】半導体素子の製造方法は、（イ）シリコン
を構成原子とする基体にヒ素をイオン注入することによ
ってｎ型の高濃度不純物領域を形成する工程と、（ロ）
該高濃度不純物領域上に金属層を堆積させた後、高濃度
不純物領域における基体を構成するシリコンと金属層と
を反応させて該高濃度不純物領域の表面領域に金属シリ
サイド層を形成する工程を含み、高濃度不純物領域を形
成すべき基体の領域に、基体の該領域の表面におけるヒ
素濃度が７×１０19乃至１×１０20原子／ｃｍ3となる
ようにヒ素をイオン注入する。
上に安定して且つ低抵抗の金属シリサイド層を形成し得
る半導体素子の製造方法を提供する。 【解決手段】半導体素子の製造方法は、（イ）シリコン
を構成原子とする基体にヒ素をイオン注入することによ
ってｎ型の高濃度不純物領域を形成する工程と、（ロ）
該高濃度不純物領域上に金属層を堆積させた後、高濃度
不純物領域における基体を構成するシリコンと金属層と
を反応させて該高濃度不純物領域の表面領域に金属シリ
サイド層を形成する工程を含み、高濃度不純物領域を形
成すべき基体の領域に、基体の該領域の表面におけるヒ
素濃度が７×１０19乃至１×１０20原子／ｃｍ3となる
ようにヒ素をイオン注入する。
Description
【０００１】
【発明の属する技術分野】本発明は、高濃度不純物領域
の構造に特徴を有する半導体素子の製造方法、及びソー
ス・ドレイン領域の構造に特徴を有するＮチャネルＭＯ
Ｓ型半導体素子に関する。
の構造に特徴を有する半導体素子の製造方法、及びソー
ス・ドレイン領域の構造に特徴を有するＮチャネルＭＯ
Ｓ型半導体素子に関する。
【０００２】
【従来の技術】半導体装置の微細化に伴い、半導体素子
の拡散層（ソース・ドレイン領域）の接合深さを一層浅
くする必要がある。即ち、ＭＯＳ型半導体素子において
は、ゲート配線幅（ゲート長）の縮小化が進むほど、拡
散層の接合深さを浅くしなければ、ショートチャネル効
果が増大し、例えば、ソース・ドレイン間耐圧が劣化す
る。ゲート配線幅が０．２５μｍの場合、拡散層の接合
深さは、０．０８μｍ以下程度が必要とされる。
の拡散層（ソース・ドレイン領域）の接合深さを一層浅
くする必要がある。即ち、ＭＯＳ型半導体素子において
は、ゲート配線幅（ゲート長）の縮小化が進むほど、拡
散層の接合深さを浅くしなければ、ショートチャネル効
果が増大し、例えば、ソース・ドレイン間耐圧が劣化す
る。ゲート配線幅が０．２５μｍの場合、拡散層の接合
深さは、０．０８μｍ以下程度が必要とされる。
【０００３】拡散層の接合深さ（ｄ）が浅くなるに従
い、拡散層のシート抵抗Ｒsは増大する。即ち、拡散層
の抵抗率をρとすると、Ｒs＝ρ／ｄ の関係がある。
その結果、半導体素子の応答速度が劣化するといった問
題が生じる。即ち、ゲート遅延時間をτ（ピコ秒）とし
た場合、動作周波数ｆはゲート遅延時間τに概ね反比例
する。従って、拡散層のシート抵抗、ひいては拡散層の
抵抗率ρを低減させない限り、動作周波数の向上が望め
なくなる。このような問題は、マイクロプロセッサ、特
に、高速動作を要求されるＭＰＵ等において顕著とな
る。
い、拡散層のシート抵抗Ｒsは増大する。即ち、拡散層
の抵抗率をρとすると、Ｒs＝ρ／ｄ の関係がある。
その結果、半導体素子の応答速度が劣化するといった問
題が生じる。即ち、ゲート遅延時間をτ（ピコ秒）とし
た場合、動作周波数ｆはゲート遅延時間τに概ね反比例
する。従って、拡散層のシート抵抗、ひいては拡散層の
抵抗率ρを低減させない限り、動作周波数の向上が望め
なくなる。このような問題は、マイクロプロセッサ、特
に、高速動作を要求されるＭＰＵ等において顕著とな
る。
【０００４】このような問題に対処するための手段とし
て、ソース・ドレイン領域上にのみ選択的に低抵抗のチ
タンシリサイド（ＴｉＳｉ2）を形成する、サリサイド
（Self-Aligned Silicide）技術が注目されている。こ
こで、従来のサリサイド技術を用いたＭＯＳ型半導体装
置の製造プロセス例の概要を以下に説明する。
て、ソース・ドレイン領域上にのみ選択的に低抵抗のチ
タンシリサイド（ＴｉＳｉ2）を形成する、サリサイド
（Self-Aligned Silicide）技術が注目されている。こ
こで、従来のサリサイド技術を用いたＭＯＳ型半導体装
置の製造プロセス例の概要を以下に説明する。
【０００５】シリコン半導体基板１０に素子分離領域１
１、ゲート酸化膜１２、多結晶シリコンから成るゲート
電極１３、低濃度拡散領域１４、ゲートサイドウオール
１５、及びソース・ドレイン領域１６、チャネル領域１
７を形成することで、ＭＯＳ型トランジスタを形成する
（図１の（Ａ）参照）。
１、ゲート酸化膜１２、多結晶シリコンから成るゲート
電極１３、低濃度拡散領域１４、ゲートサイドウオール
１５、及びソース・ドレイン領域１６、チャネル領域１
７を形成することで、ＭＯＳ型トランジスタを形成する
（図１の（Ａ）参照）。
【０００６】次に、希フッ酸処理を施し、ソース・ドレ
イン領域１６上の自然酸化膜を完全に除去する。その
後、全面に厚さ約５０ｎｍのチタン（Ｔｉ）から成る金
属層１８を成膜する（図１の（Ｂ）参照）。そして、窒
素ガス雰囲気中で６００゜Ｃの第１次アニール処理を施
し、ソース・ドレイン領域１６及びゲート電極１３にお
けるＳｉとその上のチタンとを反応させてＴｉＳｉxか
ら成る金属シリサイド層１９を形成する（図２の（Ａ）
参照）。素子分離領域１１やゲートサイドウオール１５
の上のチタンは未反応である。その後、アンモニア過水
等を用いて、未反応のチタンを除去する（図２の（Ｂ）
参照）。次いで、窒素ガス雰囲気中で８００゜Ｃの第２
次アニール処理を施し、低抵抗のＴｉＳｉ2から成る金
属シリサイド層１９Ａを形成する。
イン領域１６上の自然酸化膜を完全に除去する。その
後、全面に厚さ約５０ｎｍのチタン（Ｔｉ）から成る金
属層１８を成膜する（図１の（Ｂ）参照）。そして、窒
素ガス雰囲気中で６００゜Ｃの第１次アニール処理を施
し、ソース・ドレイン領域１６及びゲート電極１３にお
けるＳｉとその上のチタンとを反応させてＴｉＳｉxか
ら成る金属シリサイド層１９を形成する（図２の（Ａ）
参照）。素子分離領域１１やゲートサイドウオール１５
の上のチタンは未反応である。その後、アンモニア過水
等を用いて、未反応のチタンを除去する（図２の（Ｂ）
参照）。次いで、窒素ガス雰囲気中で８００゜Ｃの第２
次アニール処理を施し、低抵抗のＴｉＳｉ2から成る金
属シリサイド層１９Ａを形成する。
【０００７】その後、全面に層間絶縁層２０を形成し、
次いで、ソース・ドレイン領域１６の上方の層間絶縁層
２０に開口部２１を形成する。そして、所謂ブランケッ
トタングステンＣＶＤ法にて開口部内にタングステンか
ら成るコンタクトプラグ２２を形成し、更に、全面にＡ
ｌ−Ｓｉ等のアルミニウム系合金を成膜し、かかるアル
ミニウム系合金をパターニングすることで配線２３を完
成させる（図３参照）。このようなプロセスによって半
導体素子を形成すると、サリサイド技術を採用しない場
合と比較して、ソース・ドレイン領域１６のシート抵抗
が１桁程度低下する。
次いで、ソース・ドレイン領域１６の上方の層間絶縁層
２０に開口部２１を形成する。そして、所謂ブランケッ
トタングステンＣＶＤ法にて開口部内にタングステンか
ら成るコンタクトプラグ２２を形成し、更に、全面にＡ
ｌ−Ｓｉ等のアルミニウム系合金を成膜し、かかるアル
ミニウム系合金をパターニングすることで配線２３を完
成させる（図３参照）。このようなプロセスによって半
導体素子を形成すると、サリサイド技術を採用しない場
合と比較して、ソース・ドレイン領域１６のシート抵抗
が１桁程度低下する。
【０００８】
【発明が解決しようとする課題】半導体素子の微細化に
伴い、ソース・ドレイン領域の微細化も進行している。
ところで、狭いソース・ドレイン領域の上にサリサイド
技術を用いてＴｉＳｉ2層を形成すると、ＴｉＳｉ2が凝
集し、主にＣ４９構造を有するＴｉＳｉ2となり、その
結果、シート抵抗の低減化が図れないといった問題が生
じている。
伴い、ソース・ドレイン領域の微細化も進行している。
ところで、狭いソース・ドレイン領域の上にサリサイド
技術を用いてＴｉＳｉ2層を形成すると、ＴｉＳｉ2が凝
集し、主にＣ４９構造を有するＴｉＳｉ2となり、その
結果、シート抵抗の低減化が図れないといった問題が生
じている。
【０００９】また、拡散層の接合深さが浅くなるに従
い、形成すべきＴｉＳｉ2層の厚さを薄くする必要があ
る。拡散層の接合深さを浅くしたにも拘わらず、その上
に形成するＴｉ層の厚さを薄くしないと、形成されたＴ
ｉＳｉ2層の厚さが厚くなり過ぎ、拡散層を突き抜ける
虞があるからである。そのために、薄いＴｉ層を成膜
し、かかる薄いＴｉ層と拡散層を構成するＳｉを反応さ
せる必要がある。しかしながら、このような薄いＴｉ層
に基づきＴｉＳｉ2を安定に形成することは、形成され
たＴｉＳｉ2に凝集が生じるが故に極めて困難である。
それ故、狭いソース・ドレイン領域においてサリサイド
技術を適用しても、シート抵抗の低減化は望めなくな
る。従って、このように、狭いソース・ドレイン領域に
おいても凝集し難く、且つ、薄いＴｉＳｉ2層を形成し
得る技術の開発が望まれている。
い、形成すべきＴｉＳｉ2層の厚さを薄くする必要があ
る。拡散層の接合深さを浅くしたにも拘わらず、その上
に形成するＴｉ層の厚さを薄くしないと、形成されたＴ
ｉＳｉ2層の厚さが厚くなり過ぎ、拡散層を突き抜ける
虞があるからである。そのために、薄いＴｉ層を成膜
し、かかる薄いＴｉ層と拡散層を構成するＳｉを反応さ
せる必要がある。しかしながら、このような薄いＴｉ層
に基づきＴｉＳｉ2を安定に形成することは、形成され
たＴｉＳｉ2に凝集が生じるが故に極めて困難である。
それ故、狭いソース・ドレイン領域においてサリサイド
技術を適用しても、シート抵抗の低減化は望めなくな
る。従って、このように、狭いソース・ドレイン領域に
おいても凝集し難く、且つ、薄いＴｉＳｉ2層を形成し
得る技術の開発が望まれている。
【００１０】ＴｉＳｉ2の凝集発生はソース・ドレイン
領域におけるヒ素濃度に大きく影響されることが、本発
明者の検討により判明した。即ち、ＴｉＳｉ2層の形成
において、シリコン半導体基板のＳｉとＴｉとの反応
が、かかる反応を生じるシリコン半導体基板の領域のヒ
素（Ａｓ）の濃度に大きく影響されることが判明した。
この原因は、ＴｉとＡｓとが反応してＴｉＡｓが形成さ
れる分、ＴｉＳｉ2の膜厚が薄くなるためであり、その
結果、ＴｉＳｉ2の凝集が一層発生し易くなる。
領域におけるヒ素濃度に大きく影響されることが、本発
明者の検討により判明した。即ち、ＴｉＳｉ2層の形成
において、シリコン半導体基板のＳｉとＴｉとの反応
が、かかる反応を生じるシリコン半導体基板の領域のヒ
素（Ａｓ）の濃度に大きく影響されることが判明した。
この原因は、ＴｉとＡｓとが反応してＴｉＡｓが形成さ
れる分、ＴｉＳｉ2の膜厚が薄くなるためであり、その
結果、ＴｉＳｉ2の凝集が一層発生し易くなる。
【００１１】従って、本発明の目的は、ｎ型不純物とし
てヒ素を含む、例えばソース・ドレイン領域といった高
濃度不純物領域上に安定して且つ低抵抗の金属シリサイ
ド層を形成し得る半導体素子の製造方法、及びかかる方
法にて得られるＮチャネルＭＯＳ型半導体素子を提供す
ることにある。
てヒ素を含む、例えばソース・ドレイン領域といった高
濃度不純物領域上に安定して且つ低抵抗の金属シリサイ
ド層を形成し得る半導体素子の製造方法、及びかかる方
法にて得られるＮチャネルＭＯＳ型半導体素子を提供す
ることにある。
【００１２】
【課題を解決するための手段】上記の目的は、（イ）シ
リコンを構成原子とする基体にヒ素をイオン注入するこ
とによってｎ型の高濃度不純物領域を形成する工程と、
（ロ）該高濃度不純物領域上に金属層を堆積させた後、
高濃度不純物領域における基体を構成するシリコンと金
属層とを反応させて該高濃度不純物領域の表面領域に金
属シリサイド層を形成する工程、を含む半導体素子の製
造方法であって、高濃度不純物領域を形成すべき基体の
領域に、基体の該領域の表面におけるヒ素濃度が７×１
０19乃至１×１０20原子／ｃｍ3となるようにヒ素をイ
オン注入することを特徴とする本発明の第１の態様に係
る半導体素子の製造方法によって達成することができ
る。
リコンを構成原子とする基体にヒ素をイオン注入するこ
とによってｎ型の高濃度不純物領域を形成する工程と、
（ロ）該高濃度不純物領域上に金属層を堆積させた後、
高濃度不純物領域における基体を構成するシリコンと金
属層とを反応させて該高濃度不純物領域の表面領域に金
属シリサイド層を形成する工程、を含む半導体素子の製
造方法であって、高濃度不純物領域を形成すべき基体の
領域に、基体の該領域の表面におけるヒ素濃度が７×１
０19乃至１×１０20原子／ｃｍ3となるようにヒ素をイ
オン注入することを特徴とする本発明の第１の態様に係
る半導体素子の製造方法によって達成することができ
る。
【００１３】基体の領域の表面におけるヒ素濃度が低い
程、金属シリサイドが凝集することなく、高濃度不純物
領域の表面領域に金属シリサイド層を安定して形成する
ことができる。しかしながら、イオン注入の結果、基体
の領域の表面におけるヒ素濃度が７×１０19原子／ｃｍ
3未満となっては、十分に高い不純物濃度を有する高濃
度不純物領域を形成することができない。そのため、抵
抗の上昇のみならず、ｎ／ｐ接合部での逆バイアス時の
リーク電流が増加するといった問題につながる。
程、金属シリサイドが凝集することなく、高濃度不純物
領域の表面領域に金属シリサイド層を安定して形成する
ことができる。しかしながら、イオン注入の結果、基体
の領域の表面におけるヒ素濃度が７×１０19原子／ｃｍ
3未満となっては、十分に高い不純物濃度を有する高濃
度不純物領域を形成することができない。そのため、抵
抗の上昇のみならず、ｎ／ｐ接合部での逆バイアス時の
リーク電流が増加するといった問題につながる。
【００１４】一方、基体の領域の表面におけるヒ素濃度
が１×１０20原子／ｃｍ3を超えると、高濃度不純物領
域の表面領域に金属シリサイド層を形成する際、金属シ
リサイドに凝集が生じ、シート抵抗の低減化が図れなく
なる。本発明の第１の態様に係る半導体素子の製造方法
においては、イオン注入されたヒ素の濃度を７×１０19
乃至１×１０20原子／ｃｍ3の範囲に制御することで、
高濃度不純物領域を形成し、しかも、金属層を構成する
原子と高濃度不純物領域に含まれるヒ素との過剰な反応
が抑制される結果、金属シリサイド層の厚さが薄くなる
ことを抑制でき、高濃度不純物領域の表面領域に金属シ
リサイド層を形成する際、金属シリサイドに凝集が生じ
ることを防止でき、シート抵抗の低減化を図ることがで
きる。
が１×１０20原子／ｃｍ3を超えると、高濃度不純物領
域の表面領域に金属シリサイド層を形成する際、金属シ
リサイドに凝集が生じ、シート抵抗の低減化が図れなく
なる。本発明の第１の態様に係る半導体素子の製造方法
においては、イオン注入されたヒ素の濃度を７×１０19
乃至１×１０20原子／ｃｍ3の範囲に制御することで、
高濃度不純物領域を形成し、しかも、金属層を構成する
原子と高濃度不純物領域に含まれるヒ素との過剰な反応
が抑制される結果、金属シリサイド層の厚さが薄くなる
ことを抑制でき、高濃度不純物領域の表面領域に金属シ
リサイド層を形成する際、金属シリサイドに凝集が生じ
ることを防止でき、シート抵抗の低減化を図ることがで
きる。
【００１５】あるいは又、上記の目的は、（イ）シリコ
ンを構成原子とする基体にヒ素をイオン注入することに
よってｎ型の高濃度不純物領域を形成する工程と、
（ロ）該高濃度不純物領域上にシリコン層を形成する工
程と、（ハ）該シリコン層の上に金属層を堆積させる工
程と、（ニ）該シリコン層と該金属層とを反応させて、
該高濃度不純物領域上に金属シリサイド層を形成する工
程、から成ることを特徴とする本発明の第２の態様に係
る半導体素子の製造方法によって達成することができ
る。
ンを構成原子とする基体にヒ素をイオン注入することに
よってｎ型の高濃度不純物領域を形成する工程と、
（ロ）該高濃度不純物領域上にシリコン層を形成する工
程と、（ハ）該シリコン層の上に金属層を堆積させる工
程と、（ニ）該シリコン層と該金属層とを反応させて、
該高濃度不純物領域上に金属シリサイド層を形成する工
程、から成ることを特徴とする本発明の第２の態様に係
る半導体素子の製造方法によって達成することができ
る。
【００１６】本発明の第２の態様に係る半導体素子の製
造方法においては、前記工程（イ）と工程（ロ）の間
で、高濃度不純物領域の表面部分をエッチングする工程
を更に含むことが好ましい。この場合、エッチング後の
高濃度不純物領域の表面におけるヒ素濃度が５×１０16
乃至１×１０20原子／ｃｍ3となるように、高濃度不純
物領域の表面部分をエッチングすることが好ましい。エ
ッチング後の高濃度不純物領域の表面におけるヒ素濃度
が５×１０16原子／ｃｍ3未満の場合、基体の抵抗の上
昇が生じたり、金属シリサイド層と基体との間で安定な
電気的コンタクトが得られない虞がある。一方、エッチ
ング後の高濃度不純物領域の表面におけるヒ素濃度が１
×１０20原子／ｃｍ3を超える場合、金属シリサイド層
の形成時、金属層を構成する金属とヒ素との反応が支配
的となり、安定した金属シリサイド層を形成できない虞
がある。
造方法においては、前記工程（イ）と工程（ロ）の間
で、高濃度不純物領域の表面部分をエッチングする工程
を更に含むことが好ましい。この場合、エッチング後の
高濃度不純物領域の表面におけるヒ素濃度が５×１０16
乃至１×１０20原子／ｃｍ3となるように、高濃度不純
物領域の表面部分をエッチングすることが好ましい。エ
ッチング後の高濃度不純物領域の表面におけるヒ素濃度
が５×１０16原子／ｃｍ3未満の場合、基体の抵抗の上
昇が生じたり、金属シリサイド層と基体との間で安定な
電気的コンタクトが得られない虞がある。一方、エッチ
ング後の高濃度不純物領域の表面におけるヒ素濃度が１
×１０20原子／ｃｍ3を超える場合、金属シリサイド層
の形成時、金属層を構成する金属とヒ素との反応が支配
的となり、安定した金属シリサイド層を形成できない虞
がある。
【００１７】あるいは又、上記の目的は、（イ）シリコ
ンを構成原子とする基体にヒ素をイオン注入することに
よってｎ型の高濃度不純物領域を形成する工程と、
（ロ）該高濃度不純物領域上にシリコン層を形成した
後、該シリコン層の表面におけるヒ素濃度が５×１０16
乃至１×１０20原子／ｃｍ3となるように、該シリコン
層にヒ素をイオン注入し、以て、導電性を有するシリコ
ン層を形成する工程と、（ハ）該シリコン層の上に金属
層を堆積させる工程と、（ニ）該シリコン層と該金属層
とを反応させて、該シリコン層の表面領域に金属シリサ
イド層を形成する工程、から成ることを特徴とする本発
明の第３の態様に係る半導体素子の製造方法によって達
成することができる。
ンを構成原子とする基体にヒ素をイオン注入することに
よってｎ型の高濃度不純物領域を形成する工程と、
（ロ）該高濃度不純物領域上にシリコン層を形成した
後、該シリコン層の表面におけるヒ素濃度が５×１０16
乃至１×１０20原子／ｃｍ3となるように、該シリコン
層にヒ素をイオン注入し、以て、導電性を有するシリコ
ン層を形成する工程と、（ハ）該シリコン層の上に金属
層を堆積させる工程と、（ニ）該シリコン層と該金属層
とを反応させて、該シリコン層の表面領域に金属シリサ
イド層を形成する工程、から成ることを特徴とする本発
明の第３の態様に係る半導体素子の製造方法によって達
成することができる。
【００１８】イオン注入の結果、シリコン層の表面にお
けるヒ素濃度が５×１０16原子／ｃｍ3未満となって
は、シリコン層に導電性を付与できなくなる。一方、シ
リコン層の表面におけるヒ素濃度が１×１０20原子／ｃ
ｍ3を超えると、シリコン層の表面領域に金属シリサイ
ド層を形成する際、金属シリサイドに凝集が生じ、シー
ト抵抗の低減化が図れなくなる。本発明の第２の態様に
係る半導体素子の製造方法においては、イオン注入すべ
きヒ素濃度を５×１０16乃至１×１０20原子／ｃｍ3の
範囲に制御することで、シリコン層に導電性を付与し、
しかも、シリコン層の表面領域に金属シリサイド層を形
成する際、金属層を構成する原子と高濃度不純物領域に
含まれるヒ素との過剰な反応が抑制される結果、金属シ
リサイド層の厚さが薄くなることを抑制でき、金属シリ
サイドに凝集が生じることを防止でき、シート抵抗の低
減化を図ることができる。
けるヒ素濃度が５×１０16原子／ｃｍ3未満となって
は、シリコン層に導電性を付与できなくなる。一方、シ
リコン層の表面におけるヒ素濃度が１×１０20原子／ｃ
ｍ3を超えると、シリコン層の表面領域に金属シリサイ
ド層を形成する際、金属シリサイドに凝集が生じ、シー
ト抵抗の低減化が図れなくなる。本発明の第２の態様に
係る半導体素子の製造方法においては、イオン注入すべ
きヒ素濃度を５×１０16乃至１×１０20原子／ｃｍ3の
範囲に制御することで、シリコン層に導電性を付与し、
しかも、シリコン層の表面領域に金属シリサイド層を形
成する際、金属層を構成する原子と高濃度不純物領域に
含まれるヒ素との過剰な反応が抑制される結果、金属シ
リサイド層の厚さが薄くなることを抑制でき、金属シリ
サイドに凝集が生じることを防止でき、シート抵抗の低
減化を図ることができる。
【００１９】あるいは又、上記の目的は、（イ）シリコ
ンを構成原子とする基体にヒ素をイオン注入することに
よってｎ型の高濃度不純物領域を形成する工程と、
（ロ）該高濃度不純物領域上にシリコン層を形成した
後、該シリコン層の上に金属層を堆積させる工程と、
（ハ）該シリコン層と該金属層とを反応させて、該シリ
コン層の表面領域に金属シリサイド層を形成する工程
と、（ニ）該シリコン層の表面におけるヒ素濃度が５×
１０16乃至５×１０21原子／ｃｍ3となるように、該金
属シリサイド層を通して該シリコン層にヒ素をイオン注
入し、以て、導電性を有するシリコン層を形成する工
程、から成ることを特徴とする本発明の第４の態様に係
る半導体素子の製造方法によって達成することができ
る。
ンを構成原子とする基体にヒ素をイオン注入することに
よってｎ型の高濃度不純物領域を形成する工程と、
（ロ）該高濃度不純物領域上にシリコン層を形成した
後、該シリコン層の上に金属層を堆積させる工程と、
（ハ）該シリコン層と該金属層とを反応させて、該シリ
コン層の表面領域に金属シリサイド層を形成する工程
と、（ニ）該シリコン層の表面におけるヒ素濃度が５×
１０16乃至５×１０21原子／ｃｍ3となるように、該金
属シリサイド層を通して該シリコン層にヒ素をイオン注
入し、以て、導電性を有するシリコン層を形成する工
程、から成ることを特徴とする本発明の第４の態様に係
る半導体素子の製造方法によって達成することができ
る。
【００２０】本発明の第３若しくは第４の態様に係る半
導体素子の製造方法においては、前記工程（ロ）で、高
濃度不純物領域以外の領域に、配線層としてのシリコン
層を形成することもできる。
導体素子の製造方法においては、前記工程（ロ）で、高
濃度不純物領域以外の領域に、配線層としてのシリコン
層を形成することもできる。
【００２１】本発明の各態様に係る半導体素子の製造方
法においては、金属層を堆積させた後、引き続き、金属
層の酸化を防止するために、金属層の上に酸化防止層を
堆積させてもよい。
法においては、金属層を堆積させた後、引き続き、金属
層の酸化を防止するために、金属層の上に酸化防止層を
堆積させてもよい。
【００２２】上記の目的を達成するための本発明の第１
の態様に係るＮチャネルＭＯＳ型半導体素子は、ｎ型不
純物としてヒ素を含むソース・ドレイン領域と、チャネ
ル領域と、ゲート電極と、該ソース・ドレイン領域上若
しくはソース・ドレイン領域の表面領域に形成された金
属シリサイド層とから成り、金属シリサイド層とソース
・ドレイン領域の界面におけるソース・ドレイン領域の
ヒ素濃度は５×１０16乃至１×１０20原子／ｃｍ3であ
ることを特徴とする。
の態様に係るＮチャネルＭＯＳ型半導体素子は、ｎ型不
純物としてヒ素を含むソース・ドレイン領域と、チャネ
ル領域と、ゲート電極と、該ソース・ドレイン領域上若
しくはソース・ドレイン領域の表面領域に形成された金
属シリサイド層とから成り、金属シリサイド層とソース
・ドレイン領域の界面におけるソース・ドレイン領域の
ヒ素濃度は５×１０16乃至１×１０20原子／ｃｍ3であ
ることを特徴とする。
【００２３】金属シリサイド層とソース・ドレイン領域
の界面におけるソース・ドレイン領域のヒ素濃度が５×
１０16原子／ｃｍ3未満では、適切な不純物濃度を有す
るソース・ドレイン領域が形成されているとはいえな
い。一方、ソース・ドレイン領域のヒ素濃度が１×１０
20原子／ｃｍ3を超える場合、金属シリサイドに凝集が
発生し、低シート抵抗を有する半導体素子とはならな
い。
の界面におけるソース・ドレイン領域のヒ素濃度が５×
１０16原子／ｃｍ3未満では、適切な不純物濃度を有す
るソース・ドレイン領域が形成されているとはいえな
い。一方、ソース・ドレイン領域のヒ素濃度が１×１０
20原子／ｃｍ3を超える場合、金属シリサイドに凝集が
発生し、低シート抵抗を有する半導体素子とはならな
い。
【００２４】上記の目的を達成するための本発明の第２
の態様に係るＮチャネルＭＯＳ型半導体素子は、ｎ型不
純物としてヒ素を含むソース・ドレイン領域と、チャネ
ル領域と、ゲート電極と、該ソース・ドレイン領域上に
形成された導電性を有するシリコン層と、該シリコン層
の表面領域に形成された金属シリサイド層とから成り、
該シリコン層は不純物としてヒ素を含み、金属シリサイ
ド層と該シリコン層の界面における該シリコン層のヒ素
濃度は５×１０16乃至１×１０20原子／ｃｍ3であるこ
とを特徴とする。
の態様に係るＮチャネルＭＯＳ型半導体素子は、ｎ型不
純物としてヒ素を含むソース・ドレイン領域と、チャネ
ル領域と、ゲート電極と、該ソース・ドレイン領域上に
形成された導電性を有するシリコン層と、該シリコン層
の表面領域に形成された金属シリサイド層とから成り、
該シリコン層は不純物としてヒ素を含み、金属シリサイ
ド層と該シリコン層の界面における該シリコン層のヒ素
濃度は５×１０16乃至１×１０20原子／ｃｍ3であるこ
とを特徴とする。
【００２５】シリコン層のヒ素濃度が５×１０16原子／
ｃｍ3未満では、シリコン層に導電性を付与できなくな
る。一方、シリコン層のヒ素濃度が１×１０20原子／ｃ
ｍ3を超えると、金属シリサイドに凝集が発生し、低シ
ート抵抗を有する半導体素子とはならない。
ｃｍ3未満では、シリコン層に導電性を付与できなくな
る。一方、シリコン層のヒ素濃度が１×１０20原子／ｃ
ｍ3を超えると、金属シリサイドに凝集が発生し、低シ
ート抵抗を有する半導体素子とはならない。
【００２６】ヒ素の濃度は、ＳＩＭＳ（二次イオン質量
分析法）やＳＲ（Spreading Resistance Method）を用
いて測定することができる。
分析法）やＳＲ（Spreading Resistance Method）を用
いて測定することができる。
【００２７】金属層を構成する材料として、Ｔｉ、Ｃ
ｏ、Ｎｉ、Ｗ、Ｍｏ、Ｐｔ、Ｚｒ、Ｈｆを例示すること
ができる。また、金属シリサイド層としては、これらの
金属とＳｉとの化合物を挙げることができる。本発明の
半導体素子の製造方法にて製造し得る半導体素子とし
て、ＮチャネルＭＯＳ型半導体素子や、例えばＣＣＤや
ＬＣＤにて用いられるＮチャネル型薄膜トランジスタ素
子、あるいはバイポーラトランジスタを挙げることがで
きる。
ｏ、Ｎｉ、Ｗ、Ｍｏ、Ｐｔ、Ｚｒ、Ｈｆを例示すること
ができる。また、金属シリサイド層としては、これらの
金属とＳｉとの化合物を挙げることができる。本発明の
半導体素子の製造方法にて製造し得る半導体素子とし
て、ＮチャネルＭＯＳ型半導体素子や、例えばＣＣＤや
ＬＣＤにて用いられるＮチャネル型薄膜トランジスタ素
子、あるいはバイポーラトランジスタを挙げることがで
きる。
【００２８】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、単に実施の形態と略す）及び実施例に
基づき本発明を説明する。
施の形態（以下、単に実施の形態と略す）及び実施例に
基づき本発明を説明する。
【００２９】（実施の形態１）実施の形態１は、本発明
の第１の態様に係るＮチャネルＭＯＳ型半導体素子、及
び本発明の第１の態様に係る半導体素子の製造方法に関
する。即ち、実施の形態１の半導体素子の製造方法にお
いては、高濃度不純物領域（ソース・ドレイン領域が相
当する）を形成すべき基体（シリコン半導体基板が相当
する）の領域に、基体の領域の表面におけるヒ素濃度が
７×１０19乃至１×１０20原子／ｃｍ3となるようにヒ
素をイオン注入し、以て、高濃度不純物領域（ソース・
ドレイン領域）及びチャネル領域を形成する。実施の形
態１におけるＮチャネルＭＯＳ型半導体素子において
は、金属シリサイド層とソース・ドレイン領域の界面に
おけるソース・ドレイン領域のヒ素濃度が７×１０19乃
至１×１０20原子／ｃｍ3である。以下、半導体基板等
の模式的な一部断面図である図１〜図３を参照して、実
施の形態１を説明する。尚、ＮチャネルＭＯＳ型半導体
素子に関する実施の形態１〜実施の形態４においては、
ソース・ドレイン領域と高濃度不純物領域とは同義であ
るので、用語としてソース・ドレイン領域を用いる。ま
た基体とシリコン半導体基板とは同義であるので、用語
としてシリコン半導体基板を用いる。更に、半導体素子
とＮチャネルＭＯＳ型半導体素子とは同義であるので、
用語として半導体素子を用いる。
の第１の態様に係るＮチャネルＭＯＳ型半導体素子、及
び本発明の第１の態様に係る半導体素子の製造方法に関
する。即ち、実施の形態１の半導体素子の製造方法にお
いては、高濃度不純物領域（ソース・ドレイン領域が相
当する）を形成すべき基体（シリコン半導体基板が相当
する）の領域に、基体の領域の表面におけるヒ素濃度が
７×１０19乃至１×１０20原子／ｃｍ3となるようにヒ
素をイオン注入し、以て、高濃度不純物領域（ソース・
ドレイン領域）及びチャネル領域を形成する。実施の形
態１におけるＮチャネルＭＯＳ型半導体素子において
は、金属シリサイド層とソース・ドレイン領域の界面に
おけるソース・ドレイン領域のヒ素濃度が７×１０19乃
至１×１０20原子／ｃｍ3である。以下、半導体基板等
の模式的な一部断面図である図１〜図３を参照して、実
施の形態１を説明する。尚、ＮチャネルＭＯＳ型半導体
素子に関する実施の形態１〜実施の形態４においては、
ソース・ドレイン領域と高濃度不純物領域とは同義であ
るので、用語としてソース・ドレイン領域を用いる。ま
た基体とシリコン半導体基板とは同義であるので、用語
としてシリコン半導体基板を用いる。更に、半導体素子
とＮチャネルＭＯＳ型半導体素子とは同義であるので、
用語として半導体素子を用いる。
【００３０】［工程−１００］先ず、シリコン半導体基
板（基体）１０に、例えばＬＯＣＯＳ構造を有する素子
分離領域１１、ゲート酸化膜１２、及びｎ型不純物がド
ープされた多結晶シリコンから成るゲート電極１３を形
成する。次いで、ｎ型不純物のイオン注入を行って低濃
度拡散領域１４を形成する。その後、ＳｉＯ2層を全面
にＣＶＤ法で堆積させ、ＳｉＯ2層をエッチバックする
ことで、ＳｉＯ2から成るゲートサイドウオール１５を
形成する。以上の各工程は公知の方法とすることができ
るので、詳細な説明は省略する。
板（基体）１０に、例えばＬＯＣＯＳ構造を有する素子
分離領域１１、ゲート酸化膜１２、及びｎ型不純物がド
ープされた多結晶シリコンから成るゲート電極１３を形
成する。次いで、ｎ型不純物のイオン注入を行って低濃
度拡散領域１４を形成する。その後、ＳｉＯ2層を全面
にＣＶＤ法で堆積させ、ＳｉＯ2層をエッチバックする
ことで、ＳｉＯ2から成るゲートサイドウオール１５を
形成する。以上の各工程は公知の方法とすることができ
るので、詳細な説明は省略する。
【００３１】［工程−１１０］その後、レジストをイオ
ン注入用マスク（図示せず）として用いて、ソース・ド
レイン領域（高濃度不純物領域）を形成すべきシリコン
半導体基板１０の領域に、シリコン半導体基板のこの領
域の表面におけるヒ素濃度が７×１０19乃至１×１０20
原子／ｃｍ3となるようにヒ素（Ａｓ）をイオン注入す
る。ヒ素のイオン注入条件を、加速電圧６０ｋｅＶ、ド
ーズ量３×１０15／ｃｍ2とした。
ン注入用マスク（図示せず）として用いて、ソース・ド
レイン領域（高濃度不純物領域）を形成すべきシリコン
半導体基板１０の領域に、シリコン半導体基板のこの領
域の表面におけるヒ素濃度が７×１０19乃至１×１０20
原子／ｃｍ3となるようにヒ素（Ａｓ）をイオン注入す
る。ヒ素のイオン注入条件を、加速電圧６０ｋｅＶ、ド
ーズ量３×１０15／ｃｍ2とした。
【００３２】［工程−１２０］その後、イオン注入され
た不純物の活性化処理を行う。ＲＴＡ（Rapid Thermal
Annealing）法に基づく活性化処理の条件を、１０００
゜Ｃ×１０秒とした。こうして、ｎ型不純物を含むソー
ス・ドレイン領域１６、及びチャネル領域１７が形成さ
れる（図１の（Ａ）参照）。即ち、シリコンを構成原子
とする基体にヒ素をイオン注入することによって、ｎ型
の高濃度不純物領域が形成される。
た不純物の活性化処理を行う。ＲＴＡ（Rapid Thermal
Annealing）法に基づく活性化処理の条件を、１０００
゜Ｃ×１０秒とした。こうして、ｎ型不純物を含むソー
ス・ドレイン領域１６、及びチャネル領域１７が形成さ
れる（図１の（Ａ）参照）。即ち、シリコンを構成原子
とする基体にヒ素をイオン注入することによって、ｎ型
の高濃度不純物領域が形成される。
【００３３】［工程−１３０］次に、シリコン半導体基
板１０の最表面層を非結晶質に変質させることが、後の
工程でのＴｉとＳｉとの反応を容易ならしめ、しかも、
シリコン半導体基板１０の表面に吸着した物質を除去す
る上で好ましい。そのためには、原子半径がＳｉより大
きく、且つ、ソース・ドレイン領域に特性の変化を生じ
させない物質をイオン注入すればよい。イオン注入の条
件を以下に例示する。 イオン種：Ｓｂ 加速電圧：２５ｋｅＶ ドーズ量：１×１０14／ｃｍ2
板１０の最表面層を非結晶質に変質させることが、後の
工程でのＴｉとＳｉとの反応を容易ならしめ、しかも、
シリコン半導体基板１０の表面に吸着した物質を除去す
る上で好ましい。そのためには、原子半径がＳｉより大
きく、且つ、ソース・ドレイン領域に特性の変化を生じ
させない物質をイオン注入すればよい。イオン注入の条
件を以下に例示する。 イオン種：Ｓｂ 加速電圧：２５ｋｅＶ ドーズ量：１×１０14／ｃｍ2
【００３４】［工程−１４０］その後、シリコン半導体
基板１０の表面の自然酸化膜を、以下に例示する条件の
インダクティブ・カップルド・プラズマ（ＩＣＰ）法に
基づくソフトエッチングにて除去することが好ましい。 使用ガス ：Ａｒ＝１０sccm 圧力 ：０．０６Ｐａ 基板ＤＣ電圧：１００Ｖ ＩＣＰパワー：１０００Ｗ
基板１０の表面の自然酸化膜を、以下に例示する条件の
インダクティブ・カップルド・プラズマ（ＩＣＰ）法に
基づくソフトエッチングにて除去することが好ましい。 使用ガス ：Ａｒ＝１０sccm 圧力 ：０．０６Ｐａ 基板ＤＣ電圧：１００Ｖ ＩＣＰパワー：１０００Ｗ
【００３５】［工程−１５０］その直後、Ｔｉから成る
金属層１８を、以下に例示する条件のスパッタ法にて、
ソース・ドレイン領域（高濃度不純物領域）の上に（実
施の形態１においては全面に）成膜する（図１の（Ｂ）
参照）。 膜厚 ：３０ｎｍ 使用ガス：Ａｒ＝１００sccm パワー ：１ｋＷ 成膜温度：１５０゜Ｃ 圧力 ：０．４７Ｐａ
金属層１８を、以下に例示する条件のスパッタ法にて、
ソース・ドレイン領域（高濃度不純物領域）の上に（実
施の形態１においては全面に）成膜する（図１の（Ｂ）
参照）。 膜厚 ：３０ｎｍ 使用ガス：Ａｒ＝１００sccm パワー ：１ｋＷ 成膜温度：１５０゜Ｃ 圧力 ：０．４７Ｐａ
【００３６】［工程−１６０］次に、ＲＴＡ法に基づき
第１次アニール処理を行い、ソース・ドレイン領域１６
上に堆積したＴｉから成る金属層１８と、シリコン半導
体基板１０を構成するＳｉとを反応させ、Ｃ４９構造を
有するＴｉＳｉxから成る金属シリサイド層１９を形成
する。第１次アニール処理の条件を以下に例示する。
尚、多結晶シリコンから成るゲート電極１３と、その上
に堆積したＴｉから成る金属層１８とも反応し、Ｃ４９
構造を有するＴｉＳｉxから成る金属シリサイド層１９
が形成される。この状態を、図２の（Ａ）に示す。 使用ガス ：Ｎ2＝５リットル／分 アニール温度：６５０゜Ｃ アニール時間：３０秒
第１次アニール処理を行い、ソース・ドレイン領域１６
上に堆積したＴｉから成る金属層１８と、シリコン半導
体基板１０を構成するＳｉとを反応させ、Ｃ４９構造を
有するＴｉＳｉxから成る金属シリサイド層１９を形成
する。第１次アニール処理の条件を以下に例示する。
尚、多結晶シリコンから成るゲート電極１３と、その上
に堆積したＴｉから成る金属層１８とも反応し、Ｃ４９
構造を有するＴｉＳｉxから成る金属シリサイド層１９
が形成される。この状態を、図２の（Ａ）に示す。 使用ガス ：Ｎ2＝５リットル／分 アニール温度：６５０゜Ｃ アニール時間：３０秒
【００３７】その後、アンモニア過水（ＮＨ4ＯＨ／Ｈ2
Ｏ2／Ｈ2Ｏ）に浸漬することによって、素子分離領域１
１やゲートサイドウオール１５上の未反応のＴｉから成
る金属層１８を選択的に除去する（図２の（Ｂ）参
照）。
Ｏ2／Ｈ2Ｏ）に浸漬することによって、素子分離領域１
１やゲートサイドウオール１５上の未反応のＴｉから成
る金属層１８を選択的に除去する（図２の（Ｂ）参
照）。
【００３８】次いで、ＲＴＡ法に基づき第２次アニール
処理を行い、ソース・ドレイン領域１６上のＣ４９構造
を有するＴｉＳｉxを、安定なＣ５４構造を有するＴｉ
Ｓｉ2とし、ＴｉＳｉ2から成る金属シリサイド層１９Ａ
を得る。尚、ゲート電極１３上のＣ４９構造を有するＴ
ｉＳｉxも、安定なＣ５４構造を有するＴｉＳｉ2から成
る金属シリサイド層１９Ａとなり、所謂ポリサイド構造
のゲート電極を得ることができる。第２次アニール処理
の条件を以下に例示する。 使用ガス ：Ｎ2＝５リットル／分 アニール温度：８００゜Ｃ アニール時間：３０秒
処理を行い、ソース・ドレイン領域１６上のＣ４９構造
を有するＴｉＳｉxを、安定なＣ５４構造を有するＴｉ
Ｓｉ2とし、ＴｉＳｉ2から成る金属シリサイド層１９Ａ
を得る。尚、ゲート電極１３上のＣ４９構造を有するＴ
ｉＳｉxも、安定なＣ５４構造を有するＴｉＳｉ2から成
る金属シリサイド層１９Ａとなり、所謂ポリサイド構造
のゲート電極を得ることができる。第２次アニール処理
の条件を以下に例示する。 使用ガス ：Ｎ2＝５リットル／分 アニール温度：８００゜Ｃ アニール時間：３０秒
【００３９】この状態においては、金属シリサイド層１
９Ａとソース・ドレイン領域１６の界面におけるソース
・ドレイン領域１６のヒ素濃度は、７×１０19乃至１×
１０20原子／ｃｍ3である。また、金属層１８を形成し
た直後のソース・ドレイン領域１６の表面を基準とした
場合、かかる表面から深さ２０ｎｍ程度までのソース・
ドレイン領域の部分が金属シリサイド層１９Ａとなって
いる。こうして、高濃度不純物領域上に金属層を堆積さ
せた後、高濃度不純物領域における基体を構成するシリ
コンと金属層とを反応させて高濃度不純物領域の表面領
域に金属シリサイド層が形成される。
９Ａとソース・ドレイン領域１６の界面におけるソース
・ドレイン領域１６のヒ素濃度は、７×１０19乃至１×
１０20原子／ｃｍ3である。また、金属層１８を形成し
た直後のソース・ドレイン領域１６の表面を基準とした
場合、かかる表面から深さ２０ｎｍ程度までのソース・
ドレイン領域の部分が金属シリサイド層１９Ａとなって
いる。こうして、高濃度不純物領域上に金属層を堆積さ
せた後、高濃度不純物領域における基体を構成するシリ
コンと金属層とを反応させて高濃度不純物領域の表面領
域に金属シリサイド層が形成される。
【００４０】［工程−１７０］その後、以下に例示する
ＴＥＯＳ−ＣＶＤ法に基づき、全面にＳｉＯ2から成る
膜厚０．６μｍの層間絶縁層２０を形成する。 使用ガス：ＴＥＯＳ＝５０sccm 成膜温度：７２０゜Ｃ 圧力 ：４０Ｐａ
ＴＥＯＳ−ＣＶＤ法に基づき、全面にＳｉＯ2から成る
膜厚０．６μｍの層間絶縁層２０を形成する。 使用ガス：ＴＥＯＳ＝５０sccm 成膜温度：７２０゜Ｃ 圧力 ：４０Ｐａ
【００４１】次に、ソース・ドレイン領域１６の上方の
層間絶縁層２０に開口部２１をＲＩＥ法にて形成する。
ドライエッチの条件を以下のとおりとした。 使用ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ
層間絶縁層２０に開口部２１をＲＩＥ法にて形成する。
ドライエッチの条件を以下のとおりとした。 使用ガス ：Ｃ4Ｆ8＝５０sccm ＲＦパワー：１２００Ｗ 圧力 ：２Ｐａ
【００４２】［工程−１８０］その後、所謂ブランケッ
トタングステンＣＶＤ法で開口部２１内にコンタクトプ
ラグ２２を形成する。そのために、先ず、Ｔｉ層及びＴ
ｉＮ層（図示せず）を、以下に例示するスパッタ法で、
順次開口部２１内を含む層間絶縁層２０上に成膜する。
尚、Ｔｉ層はコンタクト抵抗の低減を目的として成膜さ
れる。一方、ＴｉＮ層は、所謂バリア層としての機能を
有する。次に、以下に例示するＣＶＤ条件で開口部２１
内を含む全面にタングステン層を堆積させる。その後、
層間絶縁層２０上のタングステン層、ＴｉＮ層及びＴｉ
層をエッチバックする。 Ｔｉ層成膜条件 膜厚 ：１０ｎｍ 使用ガス：Ａｒ＝１００sccm 圧力 ：０．４７Ｐａ パワー ：８ｋＷ 成膜温度：１５０゜Ｃ ＴｉＮ層成膜条件 膜厚 ：７０ｎｍ 使用ガス：Ａｒ／Ｎ2＝４０／２０sccm 圧力 ：０．４７Ｐａ パワー ：５ｋＷ 成膜温度：１５０゜Ｃ タングステン成膜条件 膜厚 ：０．４μｍ 使用ガス：Ａｒ／Ｎ2／Ｈ2／ＷＦ6＝２２００／３００
／５００／７５sccm 成膜温度：４５０゜Ｃ 圧力 ：１．１×１０4Ｐａ エッチバック条件 使用ガス ：ＳＦ6＝５０sccm ＲＦパワー：１５０Ｗ 圧力 ：１．３３Ｐａ
トタングステンＣＶＤ法で開口部２１内にコンタクトプ
ラグ２２を形成する。そのために、先ず、Ｔｉ層及びＴ
ｉＮ層（図示せず）を、以下に例示するスパッタ法で、
順次開口部２１内を含む層間絶縁層２０上に成膜する。
尚、Ｔｉ層はコンタクト抵抗の低減を目的として成膜さ
れる。一方、ＴｉＮ層は、所謂バリア層としての機能を
有する。次に、以下に例示するＣＶＤ条件で開口部２１
内を含む全面にタングステン層を堆積させる。その後、
層間絶縁層２０上のタングステン層、ＴｉＮ層及びＴｉ
層をエッチバックする。 Ｔｉ層成膜条件 膜厚 ：１０ｎｍ 使用ガス：Ａｒ＝１００sccm 圧力 ：０．４７Ｐａ パワー ：８ｋＷ 成膜温度：１５０゜Ｃ ＴｉＮ層成膜条件 膜厚 ：７０ｎｍ 使用ガス：Ａｒ／Ｎ2＝４０／２０sccm 圧力 ：０．４７Ｐａ パワー ：５ｋＷ 成膜温度：１５０゜Ｃ タングステン成膜条件 膜厚 ：０．４μｍ 使用ガス：Ａｒ／Ｎ2／Ｈ2／ＷＦ6＝２２００／３００
／５００／７５sccm 成膜温度：４５０゜Ｃ 圧力 ：１．１×１０4Ｐａ エッチバック条件 使用ガス ：ＳＦ6＝５０sccm ＲＦパワー：１５０Ｗ 圧力 ：１．３３Ｐａ
【００４３】その後、全面にＴｉから成る濡れ性改善層
（図示せず）をスパッタ法で成膜し、次いで、かかる濡
れ性改善層上に例えばＡｌ−０．５％Ｓｉから成るアル
ミニウム系合金をスパッタ法で成膜する。そして、アル
ミニウム系合金及び濡れ性改善層をパターニングして、
配線２３を完成させる（図３参照）。 濡れ性改善層成膜条件 膜厚 ：３０ｎｍ 使用ガス：Ａｒ＝１００sccm パワー ：４ｋＷ 成膜温度：１５０゜Ｃ 圧力 ：０．４７Ｐａ アルミニウム系合金成膜条件 膜厚 ：０．５μｍ 使用ガス：Ａｒ＝５０sccm パワー ：２２．５ｋＷ 成膜温度：１５０゜Ｃ 圧力 ：０．４７Ｐａ パターニング条件 使用ガス：ＢＣｌ3／Ｃｌ2＝６０／９０sccm マイクロ波パワー：１０００Ｗ ＲＦパワー：５０Ｗ 圧力 ：０．０１６Ｐａ
（図示せず）をスパッタ法で成膜し、次いで、かかる濡
れ性改善層上に例えばＡｌ−０．５％Ｓｉから成るアル
ミニウム系合金をスパッタ法で成膜する。そして、アル
ミニウム系合金及び濡れ性改善層をパターニングして、
配線２３を完成させる（図３参照）。 濡れ性改善層成膜条件 膜厚 ：３０ｎｍ 使用ガス：Ａｒ＝１００sccm パワー ：４ｋＷ 成膜温度：１５０゜Ｃ 圧力 ：０．４７Ｐａ アルミニウム系合金成膜条件 膜厚 ：０．５μｍ 使用ガス：Ａｒ＝５０sccm パワー ：２２．５ｋＷ 成膜温度：１５０゜Ｃ 圧力 ：０．４７Ｐａ パターニング条件 使用ガス：ＢＣｌ3／Ｃｌ2＝６０／９０sccm マイクロ波パワー：１０００Ｗ ＲＦパワー：５０Ｗ 圧力 ：０．０１６Ｐａ
【００４４】（実施の形態２）実施の形態２は、本発明
の第２の態様に係る半導体素子の製造方法に関する。実
施の形態２においては、実施の形態１と異なり、高濃度
不純物領域上にシリコン層を形成し、このシリコン層の
上に金属層を堆積させた後、シリコン層と金属層とを反
応させて、高濃度不純物領域上に金属シリサイド層を形
成する。金属シリサイド層が形成された時点において
は、シリコン層は全て金属シリサイド層に変わってい
る。従って、得られた半導体素子の構造は、実質的に
は、実施の形態１にて得られた半導体素子の構造と同じ
である。以下、半導体基板等の模式的な一部断面図であ
る図４〜図６を参照して、実施の形態２を説明する。
の第２の態様に係る半導体素子の製造方法に関する。実
施の形態２においては、実施の形態１と異なり、高濃度
不純物領域上にシリコン層を形成し、このシリコン層の
上に金属層を堆積させた後、シリコン層と金属層とを反
応させて、高濃度不純物領域上に金属シリサイド層を形
成する。金属シリサイド層が形成された時点において
は、シリコン層は全て金属シリサイド層に変わってい
る。従って、得られた半導体素子の構造は、実質的に
は、実施の形態１にて得られた半導体素子の構造と同じ
である。以下、半導体基板等の模式的な一部断面図であ
る図４〜図６を参照して、実施の形態２を説明する。
【００４５】［工程−２００］先ず、実施の形態１の
［工程−１００］と同様に、シリコン半導体基板１０
に、素子分離領域１１、ゲート酸化膜１２、及びｎ型不
純物がドープされた多結晶シリコンから成るゲート電極
１３を形成し、更に、ｎ型の低濃度拡散領域１４、ゲー
トサイドウオール１５を形成する。
［工程−１００］と同様に、シリコン半導体基板１０
に、素子分離領域１１、ゲート酸化膜１２、及びｎ型不
純物がドープされた多結晶シリコンから成るゲート電極
１３を形成し、更に、ｎ型の低濃度拡散領域１４、ゲー
トサイドウオール１５を形成する。
【００４６】［工程−２１０］その後、ソース・ドレイ
ン領域（高濃度不純物領域）を形成すべきシリコン半導
体基板１０の領域に、ヒ素（Ａｓ）をイオン注入する。
ヒ素のイオン注入条件を、加速電圧６０ｋｅＶ、ドーズ
量５×１０15／ｃｍ2とした。尚、ソース・ドレイン領
域（高濃度不純物領域）を形成すべきシリコン半導体基
板１０の領域におけるヒ素の表面濃度は、実施の形態１
と異なり、１×１０20／ｃｍ3を超える濃度、例えば１
×１０20乃至５×１０21原子／ｃｍ3とすることができ
る。次いで、イオン注入された不純物の活性化処理を行
う。ＲＴＡ法に基づく活性化処理の条件を、１０００゜
Ｃ×１０秒とした。こうして、ｎ型不純物を含むソース
・ドレイン領域１６、及びチャネル領域１７が形成され
る（図４の（Ａ）参照）。即ち、シリコンを構成原子と
する基体にヒ素をイオン注入することによってｎ型の高
濃度不純物領域が形成される。
ン領域（高濃度不純物領域）を形成すべきシリコン半導
体基板１０の領域に、ヒ素（Ａｓ）をイオン注入する。
ヒ素のイオン注入条件を、加速電圧６０ｋｅＶ、ドーズ
量５×１０15／ｃｍ2とした。尚、ソース・ドレイン領
域（高濃度不純物領域）を形成すべきシリコン半導体基
板１０の領域におけるヒ素の表面濃度は、実施の形態１
と異なり、１×１０20／ｃｍ3を超える濃度、例えば１
×１０20乃至５×１０21原子／ｃｍ3とすることができ
る。次いで、イオン注入された不純物の活性化処理を行
う。ＲＴＡ法に基づく活性化処理の条件を、１０００゜
Ｃ×１０秒とした。こうして、ｎ型不純物を含むソース
・ドレイン領域１６、及びチャネル領域１７が形成され
る（図４の（Ａ）参照）。即ち、シリコンを構成原子と
する基体にヒ素をイオン注入することによってｎ型の高
濃度不純物領域が形成される。
【００４７】［工程−２２０］次に、ソース・ドレイン
領域１６の表面部分をエッチングすることが好ましい
（図４の（Ｂ）参照）。エッチング後のソース・ドレイ
ン領域１６の表面におけるヒ素濃度が７×１０19乃至１
×１０20原子／ｃｍ3となるように、実施の形態２にお
いてはソース・ドレイン領域をエッチングした。尚、ソ
ース・ドレイン領域１６の表面におけるヒ素濃度が７×
１０19乃至１×１０20原子／ｃｍ3となるように［工程
−２１０］においてイオン注入を行った場合には、この
［工程−２２０］は省略することができる。
領域１６の表面部分をエッチングすることが好ましい
（図４の（Ｂ）参照）。エッチング後のソース・ドレイ
ン領域１６の表面におけるヒ素濃度が７×１０19乃至１
×１０20原子／ｃｍ3となるように、実施の形態２にお
いてはソース・ドレイン領域をエッチングした。尚、ソ
ース・ドレイン領域１６の表面におけるヒ素濃度が７×
１０19乃至１×１０20原子／ｃｍ3となるように［工程
−２１０］においてイオン注入を行った場合には、この
［工程−２２０］は省略することができる。
【００４８】［工程−２３０］その後、ソース・ドレイ
ン領域１６の上に、ノンドープのシリコン層３０を形成
する（図５の（Ａ）参照）。具体的には、以下の条件の
ＣＶＤ法に基づく選択エピタキシャル成長法にて、ソー
ス・ドレイン領域１６の上にシリコン層３０を形成す
る。 使用ガス：ＳｉＨ4／Ｈ2＝２／２リットル／分 成膜温度：９００゜Ｃ 層厚 ：３５ｎｍ
ン領域１６の上に、ノンドープのシリコン層３０を形成
する（図５の（Ａ）参照）。具体的には、以下の条件の
ＣＶＤ法に基づく選択エピタキシャル成長法にて、ソー
ス・ドレイン領域１６の上にシリコン層３０を形成す
る。 使用ガス：ＳｉＨ4／Ｈ2＝２／２リットル／分 成膜温度：９００゜Ｃ 層厚 ：３５ｎｍ
【００４９】［工程−２４０］次に、希フッ酸に浸すこ
とで、シリコン層３０の表面に形成された自然酸化膜を
除去した後、直ちに、Ｔｉから成る金属層３１を実施の
形態１の［工程−１５０］と同様のスパッタ条件で、シ
リコン層３０上に堆積させる。引き続き、金属層３１の
表面酸化を防止するために、ＴｉＮから成る酸化防止層
３２を、以下の条件のスパッタ法にて金属層３１の上に
堆積させることが望ましい（図５の（Ｂ）参照）。 膜厚 ：２０ｎｍ 使用ガス：Ａｒ／Ｎ2＝４０／２０sccm 圧力 ：０．４７Ｐａ パワー ：５ｋＷ 成膜温度：１５０゜Ｃ
とで、シリコン層３０の表面に形成された自然酸化膜を
除去した後、直ちに、Ｔｉから成る金属層３１を実施の
形態１の［工程−１５０］と同様のスパッタ条件で、シ
リコン層３０上に堆積させる。引き続き、金属層３１の
表面酸化を防止するために、ＴｉＮから成る酸化防止層
３２を、以下の条件のスパッタ法にて金属層３１の上に
堆積させることが望ましい（図５の（Ｂ）参照）。 膜厚 ：２０ｎｍ 使用ガス：Ａｒ／Ｎ2＝４０／２０sccm 圧力 ：０．４７Ｐａ パワー ：５ｋＷ 成膜温度：１５０゜Ｃ
【００５０】［工程−２５０］その後、酸化防止層３２
及び金属層３１を通して、以下に例示する条件でシリコ
ン層３０にシリコンをイオン注入し、少なくとも金属層
３１との界面のシリコン層３０の領域を非晶質化するこ
とが、ＳｉとＴｉの反応の促進及び均一化を図る上で好
ましい。 Ｓｉのイオン注入条件 加速エネルギー：２０ｋｅＶ ドーズ量 ：２×１０15／ｃｍ2
及び金属層３１を通して、以下に例示する条件でシリコ
ン層３０にシリコンをイオン注入し、少なくとも金属層
３１との界面のシリコン層３０の領域を非晶質化するこ
とが、ＳｉとＴｉの反応の促進及び均一化を図る上で好
ましい。 Ｓｉのイオン注入条件 加速エネルギー：２０ｋｅＶ ドーズ量 ：２×１０15／ｃｍ2
【００５１】［工程−２６０］次いで、実施の形態１の
［工程−１６０］と同様に、第１次アニール処理、未反
応Ｔｉ及びＴｉＮの除去、第２次アニール処理を行い、
シリコン層３０と金属層３１とを反応させて、ソース・
ドレイン領域１６上（高濃度不純物領域上）にＴｉＳｉ
2から成る金属シリサイド層３１Ａを形成する（図６参
照）。実施の形態２においては、シリコン層は全て金属
シリサイド層に変わっている。尚、シリコン層３０には
ヒ素が含まれていないので、Ｔｉから成る金属層３１が
シリコン層３０と反応し、最終的にＴｉＳｉ2が形成さ
れる際、ＴｉＳｉ2に凝集が生じることを防止し得る。
［工程−１６０］と同様に、第１次アニール処理、未反
応Ｔｉ及びＴｉＮの除去、第２次アニール処理を行い、
シリコン層３０と金属層３１とを反応させて、ソース・
ドレイン領域１６上（高濃度不純物領域上）にＴｉＳｉ
2から成る金属シリサイド層３１Ａを形成する（図６参
照）。実施の形態２においては、シリコン層は全て金属
シリサイド層に変わっている。尚、シリコン層３０には
ヒ素が含まれていないので、Ｔｉから成る金属層３１が
シリコン層３０と反応し、最終的にＴｉＳｉ2が形成さ
れる際、ＴｉＳｉ2に凝集が生じることを防止し得る。
【００５２】［工程−２７０］以下、実施の形態１の
［工程−１７０］及び［工程−１８０］と同様の工程を
経て、全面に層間絶縁層を形成し、かかる層間絶縁層に
開口部を設け、開口部内にコンタクトプラグを形成した
後、配線を完成させる。
［工程−１７０］及び［工程−１８０］と同様の工程を
経て、全面に層間絶縁層を形成し、かかる層間絶縁層に
開口部を設け、開口部内にコンタクトプラグを形成した
後、配線を完成させる。
【００５３】（実施の形態３）実施の形態３は、本発明
の第３の態様に係る半導体素子の製造方法、及び本発明
の第２の態様に係るＮチャネルＭＯＳ型半導体素子に関
する。即ち、実施の形態３の半導体素子の製造方法にお
いては、高濃度不純物領域上にシリコン層を形成した
後、シリコン層の表面におけるヒ素濃度が５×１０16乃
至１×１０20原子／ｃｍ3となるようにシリコン層にヒ
素をイオン注入し、次いで、シリコン層の上に金属層を
堆積させた後、シリコン層と金属層とを反応させてシリ
コン層の表面領域に金属シリサイド層を形成する。実施
の形態３の半導体素子においては、実施の形態１におけ
る半導体素子と異なり、金属シリサイド層と高濃度不純
物領域との間に、導電性を有するシリコン層が残されて
いる。実施の形態３におけるＮチャネルＭＯＳ型半導体
素子においては、金属シリサイド層とシリコン層の界面
におけるシリコン層のヒ素濃度は５×１０16乃至１×１
０20原子／ｃｍ3である。また、実施の形態３において
は、ソース・ドレイン領域以外の領域にも、配線層とし
てのシリコン層を形成する。以下、半導体基板等の模式
的な一部断面図である図７及び図８を参照して、実施の
形態３を説明する。
の第３の態様に係る半導体素子の製造方法、及び本発明
の第２の態様に係るＮチャネルＭＯＳ型半導体素子に関
する。即ち、実施の形態３の半導体素子の製造方法にお
いては、高濃度不純物領域上にシリコン層を形成した
後、シリコン層の表面におけるヒ素濃度が５×１０16乃
至１×１０20原子／ｃｍ3となるようにシリコン層にヒ
素をイオン注入し、次いで、シリコン層の上に金属層を
堆積させた後、シリコン層と金属層とを反応させてシリ
コン層の表面領域に金属シリサイド層を形成する。実施
の形態３の半導体素子においては、実施の形態１におけ
る半導体素子と異なり、金属シリサイド層と高濃度不純
物領域との間に、導電性を有するシリコン層が残されて
いる。実施の形態３におけるＮチャネルＭＯＳ型半導体
素子においては、金属シリサイド層とシリコン層の界面
におけるシリコン層のヒ素濃度は５×１０16乃至１×１
０20原子／ｃｍ3である。また、実施の形態３において
は、ソース・ドレイン領域以外の領域にも、配線層とし
てのシリコン層を形成する。以下、半導体基板等の模式
的な一部断面図である図７及び図８を参照して、実施の
形態３を説明する。
【００５４】［工程−３００］先ず、実施の形態１の
［工程−１００］と同様に、シリコン半導体基板１０
に、素子分離領域１１、ゲート酸化膜１２、及びｎ型不
純物がドープされた多結晶シリコンから成るゲート電極
１３を形成し、更に、ｎ型低濃度拡散領域１４、ゲート
サイドウオール１５を形成する。
［工程−１００］と同様に、シリコン半導体基板１０
に、素子分離領域１１、ゲート酸化膜１２、及びｎ型不
純物がドープされた多結晶シリコンから成るゲート電極
１３を形成し、更に、ｎ型低濃度拡散領域１４、ゲート
サイドウオール１５を形成する。
【００５５】［工程−３１０］その後、実施の形態２の
［工程−２１０］と同様に、ソース・ドレイン領域（高
濃度不純物領域）を形成すべきシリコン半導体基板１０
の領域に、ヒ素（Ａｓ）をイオン注入する。ヒ素のイオ
ン注入条件を、加速電圧６０ｋｅＶ、ドーズ量５×１０
15／ｃｍ2とした。尚、実施の形態１と異なり、ソース
・ドレイン領域（高濃度不純物領域）を形成すべきシリ
コン半導体基板１０の領域におけるヒ素の表面濃度は、
１×１０20／ｃｍ3を超える濃度、例えば１×１０20乃
至５×１０21原子／ｃｍ3とすることができる。次い
で、イオン注入された不純物の活性化処理を行う。ＲＴ
Ａ法に基づく活性化処理の条件を、１０００゜Ｃ×１０
秒とした。こうして、ｎ型不純物を含むソース・ドレイ
ン領域１６、及びチャネル領域１７が形成される（図７
の（Ａ）参照）。即ち、シリコンを構成原子とする基体
にヒ素をイオン注入することによってｎ型の高濃度不純
物領域が形成される。
［工程−２１０］と同様に、ソース・ドレイン領域（高
濃度不純物領域）を形成すべきシリコン半導体基板１０
の領域に、ヒ素（Ａｓ）をイオン注入する。ヒ素のイオ
ン注入条件を、加速電圧６０ｋｅＶ、ドーズ量５×１０
15／ｃｍ2とした。尚、実施の形態１と異なり、ソース
・ドレイン領域（高濃度不純物領域）を形成すべきシリ
コン半導体基板１０の領域におけるヒ素の表面濃度は、
１×１０20／ｃｍ3を超える濃度、例えば１×１０20乃
至５×１０21原子／ｃｍ3とすることができる。次い
で、イオン注入された不純物の活性化処理を行う。ＲＴ
Ａ法に基づく活性化処理の条件を、１０００゜Ｃ×１０
秒とした。こうして、ｎ型不純物を含むソース・ドレイ
ン領域１６、及びチャネル領域１７が形成される（図７
の（Ａ）参照）。即ち、シリコンを構成原子とする基体
にヒ素をイオン注入することによってｎ型の高濃度不純
物領域が形成される。
【００５６】［工程−３２０］その後、全面に、以下の
条件で多結晶のシリコン層４０を形成する（図７の
（Ｂ）参照）。尚、非晶質のシリコン層を形成してもよ
い。 使用ガス：ＳｉＨ4／Ｈ2＝２／２リットル／分 成膜温度：７５０゜Ｃ 膜厚 ：４０ｎｍ
条件で多結晶のシリコン層４０を形成する（図７の
（Ｂ）参照）。尚、非晶質のシリコン層を形成してもよ
い。 使用ガス：ＳｉＨ4／Ｈ2＝２／２リットル／分 成膜温度：７５０゜Ｃ 膜厚 ：４０ｎｍ
【００５７】［工程−３３０］次に、成膜したシリコン
層４０をパターニングし、ソース・ドレイン領域１６の
上、及び配線を形成すべき部分（例えば、素子分離領域
１１の上）にシリコン層４０を残す（図８の（Ａ）参
照）。パターニングの条件を以下に例示する。 使用ガス ：Ｃｌ2／Ｏ2＝７５／５sccm 圧力 ：０．４Ｐａ マイクロ波パワー：８００Ｗ ＲＦパワー：８０Ｗ
層４０をパターニングし、ソース・ドレイン領域１６の
上、及び配線を形成すべき部分（例えば、素子分離領域
１１の上）にシリコン層４０を残す（図８の（Ａ）参
照）。パターニングの条件を以下に例示する。 使用ガス ：Ｃｌ2／Ｏ2＝７５／５sccm 圧力 ：０．４Ｐａ マイクロ波パワー：８００Ｗ ＲＦパワー：８０Ｗ
【００５８】［工程−３４０］その後、シリコン層４０
の表面におけるヒ素濃度が５×１０16乃至１×１０20原
子／ｃｍ3となるように、シリコン層４０にヒ素をイオ
ン注入する。イオン注入の条件を、以下に例示する。次
いで、１０００゜Ｃ×１０秒の条件でイオン注入された
不純物の活性化処理を行い、導電性を有するシリコン層
４０を形成する。尚、［工程−３４０］を実行した後、
［工程−３３０］を実行してもよい。 加速電圧：６０ｋｅＶ ドーズ量：５×１０14／ｃｍ2
の表面におけるヒ素濃度が５×１０16乃至１×１０20原
子／ｃｍ3となるように、シリコン層４０にヒ素をイオ
ン注入する。イオン注入の条件を、以下に例示する。次
いで、１０００゜Ｃ×１０秒の条件でイオン注入された
不純物の活性化処理を行い、導電性を有するシリコン層
４０を形成する。尚、［工程−３４０］を実行した後、
［工程−３３０］を実行してもよい。 加速電圧：６０ｋｅＶ ドーズ量：５×１０14／ｃｍ2
【００５９】［工程−３５０］次いで、希フッ酸に浸す
ことでシリコン層４０の表面に形成された自然酸化膜を
除去した後、直ちに、Ｔｉから成る金属層を、実施の形
態１の［工程−１５０］と同様のスパッタ条件にてシリ
コン層４０上を含む全面に堆積させる。
ことでシリコン層４０の表面に形成された自然酸化膜を
除去した後、直ちに、Ｔｉから成る金属層を、実施の形
態１の［工程−１５０］と同様のスパッタ条件にてシリ
コン層４０上を含む全面に堆積させる。
【００６０】［工程−３６０］その後、実施の形態２の
［工程−２４０］と同様に、金属層の上にＴｉＮから成
る酸化防止層を堆積させることが望ましい。そして、実
施の形態２の［工程−２５０］と同様に、酸化防止層及
び金属層を通して、シリコンをシリコン層４０にイオン
注入し、少なくとも金属層４０との界面のシリコン層４
０の領域を非晶質化することが、ＳｉとＴｉの反応の促
進及び均一化を図る上で好ましい。次いで、実施の形態
２の［工程−２６０］と同様に、第１次アニール処理、
未反応Ｔｉ及びＴｉＮの除去、第２次アニール処理を行
い、シリコン層４０と金属層とを反応させて、シリコン
層４０の表面領域に金属シリサイド層４１Ａを形成する
（図８の（Ｂ）参照）。実施の形態３においては、シリ
コン層４０の一部は残っている。尚、イオン注入によっ
てシリコン層４０に含まれたヒ素の濃度は５×１０16乃
至１×１０20原子／ｃｍ3であるが故に、Ｔｉから成る
金属層がシリコン層４０と反応し、最終的にＴｉＳｉ2
が形成される際、ＴｉＳｉ2に凝集が生じることを防止
し得る。配線を形成すべき部分（例えば、素子分離領域
１１の上）に残されたシリコン層４０の上の金属層もシ
リコン層と反応し、かかるシリコン層の部分の表面領域
にもＴｉＳｉ2層が形成され、シリコン層とその上のＴ
ｉＳｉ2から成る配線層４２が形成される。
［工程−２４０］と同様に、金属層の上にＴｉＮから成
る酸化防止層を堆積させることが望ましい。そして、実
施の形態２の［工程−２５０］と同様に、酸化防止層及
び金属層を通して、シリコンをシリコン層４０にイオン
注入し、少なくとも金属層４０との界面のシリコン層４
０の領域を非晶質化することが、ＳｉとＴｉの反応の促
進及び均一化を図る上で好ましい。次いで、実施の形態
２の［工程−２６０］と同様に、第１次アニール処理、
未反応Ｔｉ及びＴｉＮの除去、第２次アニール処理を行
い、シリコン層４０と金属層とを反応させて、シリコン
層４０の表面領域に金属シリサイド層４１Ａを形成する
（図８の（Ｂ）参照）。実施の形態３においては、シリ
コン層４０の一部は残っている。尚、イオン注入によっ
てシリコン層４０に含まれたヒ素の濃度は５×１０16乃
至１×１０20原子／ｃｍ3であるが故に、Ｔｉから成る
金属層がシリコン層４０と反応し、最終的にＴｉＳｉ2
が形成される際、ＴｉＳｉ2に凝集が生じることを防止
し得る。配線を形成すべき部分（例えば、素子分離領域
１１の上）に残されたシリコン層４０の上の金属層もシ
リコン層と反応し、かかるシリコン層の部分の表面領域
にもＴｉＳｉ2層が形成され、シリコン層とその上のＴ
ｉＳｉ2から成る配線層４２が形成される。
【００６１】［工程−３７０］その後、実施の形態２の
［工程−２７０］と同様に、全面に層間絶縁層を形成
し、かかる層間絶縁層に開口部を設け、開口部内にコン
タクトプラグを形成した後、配線を完成させる。
［工程−２７０］と同様に、全面に層間絶縁層を形成
し、かかる層間絶縁層に開口部を設け、開口部内にコン
タクトプラグを形成した後、配線を完成させる。
【００６２】（実施の形態４）実施の形態４は、本発明
の第４の態様に係る半導体素子の製造方法、及び本発明
の第２の態様に係るＮチャネルＭＯＳ型半導体素子に関
する。即ち、実施の形態４の半導体素子の製造方法にお
いては、高濃度不純物領域上にシリコン層を形成した
後、シリコン層の上に金属層を堆積させ、次いでシリコ
ン層と該金属層とを反応させて、シリコン層の表面領域
に金属シリサイド層を形成した後、シリコン層の表面に
おけるヒ素濃度が５×１０16乃至５×１０21原子／ｃｍ
3となるように、金属シリサイド層を通してシリコン層
にヒ素をイオン注入し、以て、導電性を有するシリコン
層を形成する。実施の形態４の半導体素子においては、
実施の形態３における半導体素子と同様に、金属シリサ
イド層と高濃度不純物領域との間に、導電性を有するシ
リコン層が残されている。実施の形態４におけるＮチャ
ネルＭＯＳ型半導体素子においても、金属シリサイド層
とシリコン層の界面におけるシリコン層のヒ素濃度は５
×１０16乃至１×１０20原子／ｃｍ3である。また、実
施の形態４においても、ソース・ドレイン領域以外の領
域にも、配線層としてのシリコン層を形成する。以下、
半導体基板等の模式的な一部断面図である図７及び図８
を再び参照して、実施の形態４を説明する。
の第４の態様に係る半導体素子の製造方法、及び本発明
の第２の態様に係るＮチャネルＭＯＳ型半導体素子に関
する。即ち、実施の形態４の半導体素子の製造方法にお
いては、高濃度不純物領域上にシリコン層を形成した
後、シリコン層の上に金属層を堆積させ、次いでシリコ
ン層と該金属層とを反応させて、シリコン層の表面領域
に金属シリサイド層を形成した後、シリコン層の表面に
おけるヒ素濃度が５×１０16乃至５×１０21原子／ｃｍ
3となるように、金属シリサイド層を通してシリコン層
にヒ素をイオン注入し、以て、導電性を有するシリコン
層を形成する。実施の形態４の半導体素子においては、
実施の形態３における半導体素子と同様に、金属シリサ
イド層と高濃度不純物領域との間に、導電性を有するシ
リコン層が残されている。実施の形態４におけるＮチャ
ネルＭＯＳ型半導体素子においても、金属シリサイド層
とシリコン層の界面におけるシリコン層のヒ素濃度は５
×１０16乃至１×１０20原子／ｃｍ3である。また、実
施の形態４においても、ソース・ドレイン領域以外の領
域にも、配線層としてのシリコン層を形成する。以下、
半導体基板等の模式的な一部断面図である図７及び図８
を再び参照して、実施の形態４を説明する。
【００６３】［工程−４００］先ず、実施の形態１の
［工程−１００］と同様に、シリコン半導体基板１０
に、素子分離領域１１、ゲート酸化膜１２、及びｎ型不
純物がドープされた多結晶シリコンから成るゲート電極
１３を形成し、更に、ｎ型低濃度拡散領域１４、ゲート
サイドウオール１５を形成する。
［工程−１００］と同様に、シリコン半導体基板１０
に、素子分離領域１１、ゲート酸化膜１２、及びｎ型不
純物がドープされた多結晶シリコンから成るゲート電極
１３を形成し、更に、ｎ型低濃度拡散領域１４、ゲート
サイドウオール１５を形成する。
【００６４】［工程−４１０］その後、実施の形態３の
［工程−３１０］と同様に、ソース・ドレイン領域（高
濃度不純物領域）を形成すべきシリコン半導体基板１０
の領域に、ヒ素（Ａｓ）をイオン注入した後、イオン注
入された不純物の活性化処理を行う。こうして、ｎ型不
純物を含むソース・ドレイン領域１６、及びチャネル領
域１７が形成される（図７の（Ａ）参照）。即ち、シリ
コンを構成原子とする基体にヒ素をイオン注入すること
によってｎ型の高濃度不純物領域が形成される。
［工程−３１０］と同様に、ソース・ドレイン領域（高
濃度不純物領域）を形成すべきシリコン半導体基板１０
の領域に、ヒ素（Ａｓ）をイオン注入した後、イオン注
入された不純物の活性化処理を行う。こうして、ｎ型不
純物を含むソース・ドレイン領域１６、及びチャネル領
域１７が形成される（図７の（Ａ）参照）。即ち、シリ
コンを構成原子とする基体にヒ素をイオン注入すること
によってｎ型の高濃度不純物領域が形成される。
【００６５】［工程−４２０］その後、実施の形態３の
［工程−３２０］と同様に、全面に、多結晶のシリコン
層４０を形成する（図７の（Ｂ）参照）。尚、非晶質の
シリコン層を形成してもよい。
［工程−３２０］と同様に、全面に、多結晶のシリコン
層４０を形成する（図７の（Ｂ）参照）。尚、非晶質の
シリコン層を形成してもよい。
【００６６】［工程−４３０］次に、実施の形態３の
［工程−３３０］と同様に、成膜したシリコン層４０を
パターニングし、ソース・ドレイン領域１６の上、及び
配線を形成すべき部分（例えば、素子分離領域１１の
上）にシリコン層４０を残す（図８の（Ａ）参照）。
［工程−３３０］と同様に、成膜したシリコン層４０を
パターニングし、ソース・ドレイン領域１６の上、及び
配線を形成すべき部分（例えば、素子分離領域１１の
上）にシリコン層４０を残す（図８の（Ａ）参照）。
【００６７】［工程−４４０］次いで、希フッ酸に浸す
ことでシリコン層４０の表面に形成された自然酸化膜を
除去した後、直ちに、Ｔｉから成る金属層を、実施の形
態１の［工程−１５０］と同様のスパッタ条件にてシリ
コン層４０上を含む全面に堆積させる。
ことでシリコン層４０の表面に形成された自然酸化膜を
除去した後、直ちに、Ｔｉから成る金属層を、実施の形
態１の［工程−１５０］と同様のスパッタ条件にてシリ
コン層４０上を含む全面に堆積させる。
【００６８】［工程−４５０］その後、実施の形態２の
［工程−２４０］と同様に、金属層の上にＴｉＮから成
る酸化防止層を堆積させることが望ましい。そして、実
施の形態２の［工程−２５０］と同様に、酸化防止層及
び金属層を通して、シリコンをシリコン層４０にイオン
注入し、少なくとも金属層４０との界面のシリコン層４
０の領域を非晶質化することが、ＳｉとＴｉの反応の促
進及び均一化を図る上で好ましい。尚、この状態におい
ては、実施の形態３と異なり、シリコン層４０にはヒ素
のイオン注入は行われていない。
［工程−２４０］と同様に、金属層の上にＴｉＮから成
る酸化防止層を堆積させることが望ましい。そして、実
施の形態２の［工程−２５０］と同様に、酸化防止層及
び金属層を通して、シリコンをシリコン層４０にイオン
注入し、少なくとも金属層４０との界面のシリコン層４
０の領域を非晶質化することが、ＳｉとＴｉの反応の促
進及び均一化を図る上で好ましい。尚、この状態におい
ては、実施の形態３と異なり、シリコン層４０にはヒ素
のイオン注入は行われていない。
【００６９】次いで、実施の形態２の［工程−２６０］
と同様に、第１次アニール処理、未反応Ｔｉ及びＴｉＮ
の除去、第２次アニール処理を行い、シリコン層４０と
金属層とを反応させて、シリコン層４０の表面領域に金
属シリサイド層４１Ａを形成する（図８の（Ｂ）参
照）。実施の形態４においては、シリコン層４０の一部
は残っている。配線を形成すべき部分（例えば、素子分
離領域１１の上）に残されたシリコン層４０の上の金属
層もシリコン層と反応し、かかるシリコン層の部分の表
面領域にもＴｉＳｉ2層が形成され、シリコン層とその
上のＴｉＳｉ2から成る配線層４２が形成される。尚、
ヒ素のイオン注入は行われていないので、Ｔｉから成る
金属層がシリコン層４０と反応し、最終的にＴｉＳｉ2
が形成される際、ＴｉＳｉ2に凝集が生じることを防止
し得る。
と同様に、第１次アニール処理、未反応Ｔｉ及びＴｉＮ
の除去、第２次アニール処理を行い、シリコン層４０と
金属層とを反応させて、シリコン層４０の表面領域に金
属シリサイド層４１Ａを形成する（図８の（Ｂ）参
照）。実施の形態４においては、シリコン層４０の一部
は残っている。配線を形成すべき部分（例えば、素子分
離領域１１の上）に残されたシリコン層４０の上の金属
層もシリコン層と反応し、かかるシリコン層の部分の表
面領域にもＴｉＳｉ2層が形成され、シリコン層とその
上のＴｉＳｉ2から成る配線層４２が形成される。尚、
ヒ素のイオン注入は行われていないので、Ｔｉから成る
金属層がシリコン層４０と反応し、最終的にＴｉＳｉ2
が形成される際、ＴｉＳｉ2に凝集が生じることを防止
し得る。
【００７０】［工程−４６０］その後、シリコン層４０
の表面におけるヒ素濃度が５×１０16乃至５×１０21原
子／ｃｍ3となるように、金属シリサイド層４１Ａを通
してシリコン層４０にヒ素をイオン注入し、以て、導電
性を有するシリコン層を形成する。イオン注入の条件
を、以下に例示する。次いで、１０００゜Ｃ×１０秒の
条件でイオン注入された不純物の活性化処理を行い、導
電性を有するシリコン層４０を形成する。尚、実施の形
態４においては、金属シリサイド層４１Ａを形成した後
にヒ素のイオン注入を行うので、実施の形態３と比較し
て、シリコン層４０の表面におけるヒ素濃度を高くする
ことができ、これによって、シリコン層４０の抵抗を低
減させることが可能となる。 加速電圧：２０ｋｅＶ ドーズ量：５×１０15／ｃｍ2
の表面におけるヒ素濃度が５×１０16乃至５×１０21原
子／ｃｍ3となるように、金属シリサイド層４１Ａを通
してシリコン層４０にヒ素をイオン注入し、以て、導電
性を有するシリコン層を形成する。イオン注入の条件
を、以下に例示する。次いで、１０００゜Ｃ×１０秒の
条件でイオン注入された不純物の活性化処理を行い、導
電性を有するシリコン層４０を形成する。尚、実施の形
態４においては、金属シリサイド層４１Ａを形成した後
にヒ素のイオン注入を行うので、実施の形態３と比較し
て、シリコン層４０の表面におけるヒ素濃度を高くする
ことができ、これによって、シリコン層４０の抵抗を低
減させることが可能となる。 加速電圧：２０ｋｅＶ ドーズ量：５×１０15／ｃｍ2
【００７１】［工程−４７０］その後、実施の形態２の
［工程−２７０］と同様に、全面に層間絶縁層を形成
し、かかる層間絶縁層に開口部を設け、開口部内にコン
タクトプラグを形成した後、配線を完成させる。
［工程−２７０］と同様に、全面に層間絶縁層を形成
し、かかる層間絶縁層に開口部を設け、開口部内にコン
タクトプラグを形成した後、配線を完成させる。
【００７２】
【実施例】実施の形態１における［工程−１１０］にお
いて、高濃度不純物領域を形成すべきシリコン半導体基
板１０の領域にヒ素をイオン注入する際、ドーズ量を各
種変化させた。そして、実施の形態１にて説明した方法
に基づき、高濃度不純物領域上にＴｉから成る金属層を
堆積させた後、高濃度不純物領域における基体を構成す
るシリコンと金属層とを反応させて高濃度不純物領域の
表面領域にＴｉＳｉ2から成る金属シリサイド層を形成
した。こうして得られた各種試料の抵抗（Ｒ：単位はΩ
・ｃｍ）を測定した結果を、図９に示す。尚、図９のグ
ラフにおける横軸は、ヒ素のイオン注入後の基体の表面
におけるヒ素濃度（ＳＩＭＳにて測定）を示す。図９か
ら、ヒ素濃度が７×１０19乃至１×１０20原子／ｃｍ3
となるようにヒ素をイオン注入することによって、低抵
抗が得られることが判る。
いて、高濃度不純物領域を形成すべきシリコン半導体基
板１０の領域にヒ素をイオン注入する際、ドーズ量を各
種変化させた。そして、実施の形態１にて説明した方法
に基づき、高濃度不純物領域上にＴｉから成る金属層を
堆積させた後、高濃度不純物領域における基体を構成す
るシリコンと金属層とを反応させて高濃度不純物領域の
表面領域にＴｉＳｉ2から成る金属シリサイド層を形成
した。こうして得られた各種試料の抵抗（Ｒ：単位はΩ
・ｃｍ）を測定した結果を、図９に示す。尚、図９のグ
ラフにおける横軸は、ヒ素のイオン注入後の基体の表面
におけるヒ素濃度（ＳＩＭＳにて測定）を示す。図９か
ら、ヒ素濃度が７×１０19乃至１×１０20原子／ｃｍ3
となるようにヒ素をイオン注入することによって、低抵
抗が得られることが判る。
【００７３】以上、本発明を、発明の実施の形態及び好
ましい実施例に基づき説明したが、本発明はこれらに限
定されるものではない。金属層の形成は、スパッタ法に
限定されず、例えばＣＶＤ法にて行うこともできる。Ｔ
ｉから成る金属層のＥＣＲ−ＣＶＤ法による形成条件を
以下に例示する。 ＴｉのＥＣＲ−ＣＶＤ条件 使用ガス ： ＴｉＣｌ4／Ｈ2＝１０／５０sccm マイクロ波パワー：２．１８ｋＷ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ
ましい実施例に基づき説明したが、本発明はこれらに限
定されるものではない。金属層の形成は、スパッタ法に
限定されず、例えばＣＶＤ法にて行うこともできる。Ｔ
ｉから成る金属層のＥＣＲ−ＣＶＤ法による形成条件を
以下に例示する。 ＴｉのＥＣＲ−ＣＶＤ条件 使用ガス ： ＴｉＣｌ4／Ｈ2＝１０／５０sccm マイクロ波パワー：２．１８ｋＷ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ
【００７４】また、ＴｉＮから成る酸化防止層をＣＶＤ
法にて形成することもできる。ＥＣＲ−ＣＶＤ法による
ＴｉＮの形成条件を以下に例示する。 ＴｉＮのＥＣＲ−ＣＶＤ条件 使用ガス ：ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２６／８sccm マイクロ波パワー：２．８ｋＷ 基板ＲＦバイアス：−５０Ｗ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ
法にて形成することもできる。ＥＣＲ−ＣＶＤ法による
ＴｉＮの形成条件を以下に例示する。 ＴｉＮのＥＣＲ−ＣＶＤ条件 使用ガス ：ＴｉＣｌ4／Ｈ2／Ｎ2＝２０／２６／８sccm マイクロ波パワー：２．８ｋＷ 基板ＲＦバイアス：−５０Ｗ 温度 ：４２０゜Ｃ 圧力 ：０．１２Ｐａ
【００７５】実施の形態においては、所謂ブランケット
タングステンＣＶＤ法でコンタクトプラグを形成した。
その代わりに、ＣＶＤ法で銅層を形成することによっ
て、銅から成る高融点金属材料で開口部を埋め込み、コ
ンタクトプラグを形成することもできる。ＣＶＤ法によ
る銅層の形成条件を以下に例示する。尚、ＨＦＡとは、
ヘキサフルオロアセチルアセトネートの略である。 銅のＣＶＤ成膜条件 使用ガス ： Ｃｕ（ＨＦＡ）2／Ｈ2＝１０／１０００sccm 圧力 ： ２．６×１０3Ｐａ 基板加熱温度： ３５０゜Ｃ パワー ： ５００Ｗ
タングステンＣＶＤ法でコンタクトプラグを形成した。
その代わりに、ＣＶＤ法で銅層を形成することによっ
て、銅から成る高融点金属材料で開口部を埋め込み、コ
ンタクトプラグを形成することもできる。ＣＶＤ法によ
る銅層の形成条件を以下に例示する。尚、ＨＦＡとは、
ヘキサフルオロアセチルアセトネートの略である。 銅のＣＶＤ成膜条件 使用ガス ： Ｃｕ（ＨＦＡ）2／Ｈ2＝１０／１０００sccm 圧力 ： ２．６×１０3Ｐａ 基板加熱温度： ３５０゜Ｃ パワー ： ５００Ｗ
【００７６】実施の形態においては、専らＮチャネルＭ
ＯＳ型半導体素子の製造を例にとり説明したが、本発明
の半導体素子の製造方法はＮチャネルＭＯＳ型半導体素
子の製造への適用に限定されるものではなく、例えばＣ
ＣＤやＬＣＤにて用いられるＮチャネル型薄膜トランジ
スタ素子、あるいはバイポーラトランジスタ素子の製造
に適用することができる。薄膜トランジスタ素子の製造
においては、基体は、例えば石英基板やガラス基板の上
に形成された非晶質シリコン層、多結晶シリコン層ある
いは単結晶シリコン層から成る。基体としては、その
他、ＧａＡｓ基板を挙げることができる。
ＯＳ型半導体素子の製造を例にとり説明したが、本発明
の半導体素子の製造方法はＮチャネルＭＯＳ型半導体素
子の製造への適用に限定されるものではなく、例えばＣ
ＣＤやＬＣＤにて用いられるＮチャネル型薄膜トランジ
スタ素子、あるいはバイポーラトランジスタ素子の製造
に適用することができる。薄膜トランジスタ素子の製造
においては、基体は、例えば石英基板やガラス基板の上
に形成された非晶質シリコン層、多結晶シリコン層ある
いは単結晶シリコン層から成る。基体としては、その
他、ＧａＡｓ基板を挙げることができる。
【００７７】
【発明の効果】本発明の半導体素子の製造方法により、
半導体の寸法ルールが縮小しても、薄膜の金属シリサイ
ド層を安定して且つ凝集が生じることなく形成できる。
その結果、高濃度不純物領域の抵抗の低減化が可能とな
り、半導体素子の応答速度の向上を図ることができる。
従って、高集積度、高動作周波数、低電圧、低消費電力
の半導体装置を安定して製造することが可能となる。し
かも、従来の半導体装置プロセスの延長線上で本発明の
半導体素子の製造方法を実現できるので、半導体装置の
製造コストの増加を招くことがないし、生産上の歩留り
の低下といった問題が発生し難い。また、金属シリサイ
ドの細線効果の抑制、耐熱性の向上が図れるので、プロ
セスマージンが広がる。
半導体の寸法ルールが縮小しても、薄膜の金属シリサイ
ド層を安定して且つ凝集が生じることなく形成できる。
その結果、高濃度不純物領域の抵抗の低減化が可能とな
り、半導体素子の応答速度の向上を図ることができる。
従って、高集積度、高動作周波数、低電圧、低消費電力
の半導体装置を安定して製造することが可能となる。し
かも、従来の半導体装置プロセスの延長線上で本発明の
半導体素子の製造方法を実現できるので、半導体装置の
製造コストの増加を招くことがないし、生産上の歩留り
の低下といった問題が発生し難い。また、金属シリサイ
ドの細線効果の抑制、耐熱性の向上が図れるので、プロ
セスマージンが広がる。
【図１】実施の形態１の半導体素子の製造方法の各工程
を説明するための半導体基板等の模式的な一部断面図で
ある。
を説明するための半導体基板等の模式的な一部断面図で
ある。
【図２】図１に引き続き、実施の形態１の半導体素子の
製造方法の各工程を説明するための半導体基板等の模式
的な一部断面図である。
製造方法の各工程を説明するための半導体基板等の模式
的な一部断面図である。
【図３】実施の形態１の半導体素子の製造方法によって
製造された半導体素子の模式的な一部断面図である。
製造された半導体素子の模式的な一部断面図である。
【図４】実施の形態２の半導体素子の製造方法の各工程
を説明するための半導体基板等の模式的な一部断面図で
ある。
を説明するための半導体基板等の模式的な一部断面図で
ある。
【図５】図４に引き続き、実施の形態２の半導体素子の
製造方法の各工程を説明するための半導体基板等の模式
的な一部断面図である。
製造方法の各工程を説明するための半導体基板等の模式
的な一部断面図である。
【図６】図５に引き続き、実施の形態２の半導体素子の
製造方法の各工程を説明するための半導体基板等の模式
的な一部断面図である。
製造方法の各工程を説明するための半導体基板等の模式
的な一部断面図である。
【図７】実施の形態３の半導体素子の製造方法の各工程
を説明するための半導体基板等の模式的な一部断面図で
ある。
を説明するための半導体基板等の模式的な一部断面図で
ある。
【図８】図７に引き続き、実施の形態３の半導体素子の
製造方法の各工程を説明するための半導体基板等の模式
的な一部断面図である。
製造方法の各工程を説明するための半導体基板等の模式
的な一部断面図である。
【図９】ヒ素のイオン注入後の基体の表面におけるヒ素
濃度をパラメータとして抵抗を測定した結果を示すグラ
フである。
濃度をパラメータとして抵抗を測定した結果を示すグラ
フである。
１０・・・シリコン半導体基板（基体）、１１・・・素
子分離領域、１２・・・ゲート酸化膜、１３・・・ゲー
ト電極、１４・・・低濃度拡散領域、１５・・・ゲート
サイドウオール、１６・・・ソース・ドレイン領域（高
濃度不純物領域）、１７・・・チャネル領域、１８，３
１，４１・・・金属層、１９，１９Ａ，３１Ａ，４１Ａ
・・・金属シリサイド層、２０・・・層間絶縁層、２１
・・・開口部、２２・・・コンタクトプラグ、２３・・
・配線、３０，４０・・・シリコン層、４２・・・配線
層
子分離領域、１２・・・ゲート酸化膜、１３・・・ゲー
ト電極、１４・・・低濃度拡散領域、１５・・・ゲート
サイドウオール、１６・・・ソース・ドレイン領域（高
濃度不純物領域）、１７・・・チャネル領域、１８，３
１，４１・・・金属層、１９，１９Ａ，３１Ａ，４１Ａ
・・・金属シリサイド層、２０・・・層間絶縁層、２１
・・・開口部、２２・・・コンタクトプラグ、２３・・
・配線、３０，４０・・・シリコン層、４２・・・配線
層
Claims (10)
- 【請求項１】（イ）シリコンを構成原子とする基体にヒ
素をイオン注入することによってｎ型の高濃度不純物領
域を形成する工程と、 （ロ）該高濃度不純物領域上に金属層を堆積させた後、
高濃度不純物領域における基体を構成するシリコンと金
属層とを反応させて該高濃度不純物領域の表面領域に金
属シリサイド層を形成する工程、を含む半導体素子の製
造方法であって、 高濃度不純物領域を形成すべき基体の領域に、基体の該
領域の表面におけるヒ素濃度が７×１０19乃至１×１０
20原子／ｃｍ3となるようにヒ素をイオン注入すること
を特徴とする半導体素子の製造方法。 - 【請求項２】（イ）シリコンを構成原子とする基体にヒ
素をイオン注入することによってｎ型の高濃度不純物領
域を形成する工程と、 （ロ）該高濃度不純物領域上にシリコン層を形成する工
程と、 （ハ）該シリコン層の上に金属層を堆積させる工程と、 （ニ）該シリコン層と該金属層とを反応させて、該高濃
度不純物領域上に金属シリサイド層を形成する工程、か
ら成ることを特徴とする半導体素子の製造方法。 - 【請求項３】前記工程（イ）と工程（ロ）の間で、高濃
度不純物領域の表面部分をエッチングする工程を更に含
むことを特徴とする請求項２に記載の半導体素子の製造
方法。 - 【請求項４】エッチング後の高濃度不純物領域の表面に
おけるヒ素濃度が５×１０16乃至１×１０20原子／ｃｍ
3となるように、高濃度不純物領域の表面部分をエッチ
ングすることを特徴とする請求項３に記載の半導体素子
の製造方法。 - 【請求項５】（イ）シリコンを構成原子とする基体にヒ
素をイオン注入することによってｎ型の高濃度不純物領
域を形成する工程と、 （ロ）該高濃度不純物領域上にシリコン層を形成した
後、該シリコン層の表面におけるヒ素濃度が５×１０16
乃至１×１０20原子／ｃｍ3となるように、該シリコン
層にヒ素をイオン注入し、以て、導電性を有するシリコ
ン層を形成する工程と、 （ハ）該シリコン層の上に金属層を堆積させる工程と、 （ニ）該シリコン層と該金属層とを反応させて、該シリ
コン層の表面領域に金属シリサイド層を形成する工程、
から成ることを特徴とする半導体素子の製造方法。 - 【請求項６】前記工程（ロ）において、高濃度不純物領
域以外の領域に、配線層としてのシリコン層を形成する
ことを特徴とする請求項５に記載の半導体素子の製造方
法。 - 【請求項７】（イ）シリコンを構成原子とする基体にヒ
素をイオン注入することによってｎ型の高濃度不純物領
域を形成する工程と、 （ロ）該高濃度不純物領域上にシリコン層を形成した
後、該シリコン層の上に金属層を堆積させる工程と、 （ハ）該シリコン層と該金属層とを反応させて、該シリ
コン層の表面領域に金属シリサイド層を形成する工程
と、 （ニ）該シリコン層の表面におけるヒ素濃度が５×１０
16乃至５×１０21原子／ｃｍ3となるように、該金属シ
リサイド層を通して該シリコン層にヒ素をイオン注入
し、以て、導電性を有するシリコン層を形成する工程、
から成ることを特徴とする半導体素子の製造方法。 - 【請求項８】前記工程（ロ）において、高濃度不純物領
域以外の領域に、配線層としてのシリコン層を形成する
ことを特徴とする請求項７に記載の半導体素子の製造方
法。 - 【請求項９】ｎ型不純物としてヒ素を含むソース・ドレ
イン領域と、チャネル領域と、ゲート電極と、該ソース
・ドレイン領域上若しくはソース・ドレイン領域の表面
領域に形成された金属シリサイド層とから成るＮチャネ
ルＭＯＳ型半導体素子であって、 金属シリサイド層とソース・ドレイン領域の界面におけ
るソース・ドレイン領域のヒ素濃度は７×１０19乃至１
×１０20原子／ｃｍ3であることを特徴とするＮチャネ
ルＭＯＳ型半導体素子。 - 【請求項１０】ｎ型不純物としてヒ素を含むソース・ド
レイン領域と、チャネル領域と、ゲート電極と、該ソー
ス・ドレイン領域上に形成された導電性を有するシリコ
ン層と、該シリコン層の表面領域に形成された金属シリ
サイド層とから成り、該シリコン層は不純物としてヒ素
を含み、金属シリサイド層と該シリコン層の界面におけ
る該シリコン層のヒ素濃度は５×１０16乃至１×１０20
原子／ｃｍ3であることを特徴とするＮチャネルＭＯＳ
型半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4659796A JPH09219516A (ja) | 1996-02-08 | 1996-02-08 | Ｎチャネルｍｏｓ型半導体素子及び半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4659796A JPH09219516A (ja) | 1996-02-08 | 1996-02-08 | Ｎチャネルｍｏｓ型半導体素子及び半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219516A true JPH09219516A (ja) | 1997-08-19 |
Family
ID=12751721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4659796A Abandoned JPH09219516A (ja) | 1996-02-08 | 1996-02-08 | Ｎチャネルｍｏｓ型半導体素子及び半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09219516A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999016116A1 (fr) * | 1997-09-19 | 1999-04-01 | Hitachi, Ltd. | Procede pour produire un dispositif a semiconducteur |
| US6121120A (en) * | 1997-08-07 | 2000-09-19 | Nec Corporation | Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer |
| US6344694B1 (en) * | 1998-11-12 | 2002-02-05 | Nec Corporation | Semiconductor device and method for manufacturing same |
| US6545326B2 (en) | 1997-09-19 | 2003-04-08 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| US6610564B2 (en) | 2000-03-03 | 2003-08-26 | Shinichi Fukada | Method of fabricating semiconductor device |
-
1996
- 1996-02-08 JP JP4659796A patent/JPH09219516A/ja not_active Abandoned
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121120A (en) * | 1997-08-07 | 2000-09-19 | Nec Corporation | Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer |
| US7064040B2 (en) | 1997-09-19 | 2006-06-20 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| US6545326B2 (en) | 1997-09-19 | 2003-04-08 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| WO1999016116A1 (fr) * | 1997-09-19 | 1999-04-01 | Hitachi, Ltd. | Procede pour produire un dispositif a semiconducteur |
| US7074665B2 (en) | 1997-09-19 | 2006-07-11 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| US7094642B2 (en) | 1997-09-19 | 2006-08-22 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| US7094655B2 (en) | 1997-09-19 | 2006-08-22 | Renesas Technology Corp. | Method of fabricating semiconductor device |
| US7118983B2 (en) | 1997-09-19 | 2006-10-10 | Renesas Technology Corp. | Method of fabricating semiconductor device |
| US7314805B2 (en) | 1997-09-19 | 2008-01-01 | Renesas Technology Corp. | Method for fabricating semiconductor device |
| US7569457B2 (en) | 1997-09-19 | 2009-08-04 | Renesas Technology Corp. | Method of fabricating semiconductor device |
| US6344694B1 (en) * | 1998-11-12 | 2002-02-05 | Nec Corporation | Semiconductor device and method for manufacturing same |
| US6610564B2 (en) | 2000-03-03 | 2003-08-26 | Shinichi Fukada | Method of fabricating semiconductor device |
| US6670251B2 (en) | 2000-03-03 | 2003-12-30 | Renesas Technology Corporation | Method of fabricating semiconductor device |
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| Date | Code | Title | Description |
|---|---|---|---|
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Effective date: 20040802 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050203 |