KR20020075189A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치 Download PDF

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Abstract

도우펀트의 관통에 따른 임계치 전압의 변동을 적절하게 억제할 수 있는 반도체 장치의 제조 방법을 제공한다.
비정질 실리콘막(21) 내에 고농도의 수소 이온(40)을 이온 주입한다. 수소 이온(40)의 이온 주입에 의해, 수소 이온 주입층(41)이 비정질 실리콘막(21) 내에 형성된다. 이어서, 열처리를 행함으로써, 수소 이온 주입층(41)이 형성되는 부분 이외의 비정질 실리콘막(21) 내에서는 기둥형 그레인이 형성된다. 한편, 수소 이온 주입층(41)내에서는 입자형 그레인(granular grain)이 형성된다. 입자형 그레인층(42)은, 폴리실리콘막(44a)의 막 두께 방향을 따라 연장되는 그레인 경계나, 폴리실리콘막(44a)의 막 두께 방향 이외의 방향을 따라 연장되는 그레인 경계 등, 다방향으로 연장되는 다수의 그레인 경계를 갖고 있다.

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 특히 MOSFET (Metal Oxide Semiconductor Field Effect Transistor)의 제조 방법 및 구조에 관한 것이다.
반도체 장치의 미세화에 따라, MOSFET의 드레인 전류를 향상시켜 회로의 동작 속도를 고속화하는 시도 중 하나로서, 게이트, 소스, 및 드레인에 금속 실리사이드를 형성하는 기술이 실용되고 있다. 금속 실리사이드는 도핑된 폴리실리콘보다도 저항치가 낮은 것을 특징으로 하는 물질이다. 금속 실리사이드는, 실리콘 상에 고융점 금속막을 퇴적시킨 후, RTA(Rapid Thermal Annealing) 등의 열처리를 실시하여 실리콘과 고융점 금속을 반응시킴으로써 형성된다. 게이트, 소스, 및 드레인에 금속 실리사이드를 형성함으로써, 각 영역의 저항치가 저하하기 때문에, 드레인 전류를 향상시킬 수 있다.
금속 실리사이드의 종류로는 티탄 실리사이드(TiSi2), 텅스텐 실리사이드(WSi2), 니켈 실리사이드(NiSi), 플래티늄 실리사이드(PtSi), 및 코발트 실리사이드(CoSi2) 등이 알려져 있다. 이 중, 코발트 실리사이드는, 게이트 길이가 0.1㎛ 이하의 미세한 게이트 전극에 적용해도, 게이트 전극을 저저항화할 수 있는 것이 알려져 있다. 한편, 티탄 실리사이드는 게이트 길이가 0.15㎛ 이하의 게이트 전극에 적용한 경우, 세선 효과에 의해 오히려 게이트 전극의 저항이 상승되는 것이 알려져 있다. 코발트 실리사이드, 니켈 실리사이드, 및 플래티늄 실리사이드에서는 이러한 세선 효과는 발생하지 않는다.
여기서, 코발트(Co)와 실리콘(Si)과의 반응에 대하여 설명한다. 400℃에서 Co와 Si가 반응하기 시작하여 Co2Si가 형성되며, 시트 저항은 서서히 상승한다. 450∼500℃에서 CoSi가 형성되고, 시트 저항이 최대가 된다. 600℃ 이상에서 CoSi2가 형성되고, 시트 저항은 낮아진다.
코발트 실리사이드의 형성 프로세스에 있어서는, 우선 제1 RTA를 450∼600℃에서 행한다. 이어서, 미반응의 Co를 제거한 후, 시트 저항을 저하시키기 위해제2 RTA를 650∼800℃에서 행한다. 또, 제2 RTA의 온도를 900℃까지 올리면, 금속 실리사이드 중 Co가 실리콘 기판내로 확산하여, 소스 ·드레인 영역의 pn 접합 부근까지 도달하기 때문에 누설 전류가 증대한다.
도 28은, 코발트 실리사이드가 형성된, 일반적인 MOSFET의 구조를 나타내는 단면도이다. 실리콘 기판(101)의 상면 내에는 STI(Shallow Trench Isolation : 102)가 선택적으로 형성되어 있다. 실리콘 기판(101)의 상면 상에는 게이트 절연막(103)을 통해 게이트 전극(104)이 선택적으로 형성되어 있다. 게이트 전극(104) 상에는, 코발트 실리사이드(106)가 형성되어 있다. 또한, 실리콘 기판(101)의 상면 내에는 STI(102)의 측면에 접촉하며, 게이트 전극(104) 하측의 채널 영역을 사이에 두고 쌍을 이루는 소스 ·드레인 영역(111)이 형성되어 있다. 소스 ·드레인 영역(111) 상에는 코발트 실리사이드층(112)이 형성되어 있다. 게이트 전극(104)의 측면에는, 제1 및 제2 오프셋막(107, 108)을 통해 측벽(109)이 형성되어 있다.
실리사이드화는, 고융점 금속이 실리콘측으로 확산됨으로써 반응이 진행된다. 그 때문에, 도 28에 도시된 바와 같이 제2 오프셋막(108)과 실리콘 기판(101)과의 계면을 따라 코발트가 잠입하여, 코발트 실리사이드층(112)의 잠입부(114)가 형성된다. 또한, STI(102)와 실리콘 기판(101)과의 계면을 따라 코발트가 잠입하여, 코발트 실리사이드층(112)의 잠입부(115)가 형성된다.
반도체 장치의 미세화에 따라, 측벽(109)의 폭이 10㎚ 이하가 되면, 코발트 실리사이드층(112)의 잠입부(114)가 게이트 절연막(103)에까지 도달하고, 게이트부에서의 누설 전류가 증대하게 된다. 또한, 소스 ·드레인 영역(111)과 실리콘 기판(101)의 계면에 형성되는 pn 접합의 깊이가, 실리콘 기판(101)의 상면으로부터 0.05㎛보다도 얕아지면, 코발트 실리사이드층(112)의 잠입부(115)가 pn 접합의 공핍층에까지 도달하여, 소스·드레인부에서의 누설 전류가 증대하게 된다.
또한, 실리사이드화의 반응 과정에서는, 결정의 상전이 시에 발생하는 스트레스 등에 기인하여, 금속 실리사이드가 스파이크형으로 이상 성장하는 경우가 있다. 도 28에는, 이상 성장한 코발트 실리사이드의 스파이크(113)를 나타내고 있다. 코발트 실리사이드는 400∼450℃의 온도에서 이상 성장하여, 스파이크(113)가 형성된다. 반도체 장치의 미세화에 따라, 소스 ·드레인 영역(111)과 실리콘 기판(101)과의 계면에 형성되는 pn 접합의 깊이가, 실리콘 기판(101)의 상면으로부터 0.1㎛보다도 얕아지면, 스파이크(113)가 pn 접합의 공핍층에까지 도달하여, 소스·드레인부에서의 누설 전류가 증대하게 된다.
코발트 실리사이드의 이상 성장에 기인하는 스파이크의 발생을 억제시키는 방법 중 하나로서, 사전 비정질화법(preamorphization)이 알려져 있다. 이것은, 코발트막을 피착하기 전에, 질소나 게르마늄의 이온 주입에 의해서 실리콘 기판을 미리 비정질화하고, 그 후 코발트 실리사이드를 형성하는 것이다. 실리콘 기판의 사전 비정질화에 의해, 반응 시에 실리사이드와 실리콘과의 계면에 생기는 스트레스가 완화되어, 스파이크의 발생이 억제된다.
도 29∼35는, 사전 비정질화법에 의한, N형 MOSFET의 종래의 제조 방법을 공정순으로 나타내는 단면도이다. 도 29를 참조하면, 우선 실리콘 기판(101)의 상면 내에 STI(102)를 선택적으로 형성한다. 이어서, 웰, 채널 스토퍼층, 및 채널 도핑층(모두 도시하지 않음)을 형성하기 위한 이온 주입을 행한다. 이어서, 실리콘 기판(101)의 상면 상에 실리콘 산화막(120)을 형성한다. 이어서, CVD법에 의해 전면에 비정질 실리콘막(121)을 퇴적시킨다. 이어서, 이온 주입법으로 비정질 실리콘막(121) 내에 인 이온(122)을 주입시킨다.
도 30을 참조하여, 이어서 사진 제판법 및 이방성 드라이 에칭법으로 비정질 실리콘막(121) 및 실리콘 산화막(120)을 패터닝하여, 게이트 전극(104) 및 게이트 절연막(103)을 형성한다. 이어서, CVD법으로 TEOS(Tetra Etyle Ortho Silicate)막(123) 등의 산화 실리콘계의 절연막을 전면에 퇴적시킨다. 퇴적시킬 때의 온도에 의해, 게이트 전극(104)에서 비정질 실리콘의 폴리실리콘화가 시작된다.
도 31을 참조하여, 이어서 TEOS 막(123)을 이방성 에칭함으로써, 게이트 절연막(103) 및 게이트 전극(104)을 포함하는 게이트 구조의 측면에, 제1 오프셋막(107)을 형성한다. 이어서, 비소 이온(124)을 이온 주입함으로써, 실리콘 기판(101)의 상면 내에 엑스텐션 영역(110)을 형성한다. 또한, 붕소 이온(125)을 이온 주입함으로써, 실리콘 기판(101) 내에 포켓 주입 영역(도시하지 않음)을 형성한다. 제1 오프셋막(107)은 이온 주입 시에 게이트 절연막(103)을 보호하는 것, 실효 채널 길이 Leff를 증대시킴으로써 임계치 전압의 변동을 저감시키는 것, 및 게이트 전극(104)과 엑스텐션 영역(110)을 포함하는 용량(게이트오버랩 용량)을 저감시키는 것을 목적으로 하여 형성된다. 또한, 포켓 주입 영역의 형성에 의해, 임계치 전압의 롤-오프가 완화됨과 함께, 표면 펀치 스루의 발생이 억제된다. 비소이온(124) 및 붕소 이온(125)은 게이트 전극(104) 내에도 이온 주입된다.
도 32를 참조하여, 이어서 CVD법으로 TEOS 막(126) 및 실리콘 질화막(127)을, 이 순서로 전면에 퇴적시킨다. 퇴적시킬 때의 온도에 의해, 게이트 전극(104)의 폴리실리콘화가 더 진행된다.
도 33를 참조하여, 이어서 실리콘 질화막(127) 및 TEOS 막(126)을 이방성 에칭함으로써, 측벽(109) 및 제2 오프셋막(108)을 형성한다. 이어서, 비소 이온(128)을 이온 주입함으로써, 소스 ·드레인 영역(111)을 형성한다. 비소 이온(128)은 게이트 전극(104) 내에도 이온 주입된다. 이어서, 실리콘 기판(101) 내에 도입한 비소 이온(124, 128) 및 붕소 이온(125)을 전기적으로 활성화시키기 위해 1100℃의 RTA를 행한다. 이 열처리에 의해, 이온 주입으로 실리콘 기판(101) 내에 발생한 결함은 회복된다. 또한, 이 열처리에 의해 게이트 전극(104)에는 게이트 전극(104)의 막 두께 방향을 따라 연장되는 그레인 경계(105)를 갖는 기둥형 그레인이 형성된다.
도 34를 참조하여, 이어서 소스 ·드레인 영역(111)의 상면을 비정질화하기 위해, 즉 상기 사전 비정질화를 행하기 위해 게르마늄 이온(도시하지 않음)을 이온 주입한다. 이어서, 예를 들면, 아르곤 분위기 하에서의 스퍼터링에 의해 소스 ·드레인 영역(111)의 표면에 형성되어 있는 자연 산화막(도시하지 않음)을 제거한다. 자연 산화막을 제거하는 것은, 자연 산화막에 기인하여 금속 실리사이드의 저항치가 상승하는 것을 회피하기 위해서이다. 이어서, 코발트막(129) 및 티탄니트라이드막(130)을, 이 순서로 전면에 퇴적시킨다. 티탄니트라이드막(130)을 형성하는 것은 코발트막(129)이 자연 산화하거나, 웨이퍼의 반송중이나 장치 내에서의 처리 중에 코발트막(129)내로 산소가 혼입하여, 시트 저항이 상승하는 것을 방지하기 위해서이다.
도 35를 참조하여, 이어서 제1 RTA를 400℃에서 행한다. 이어서, 티탄니트라이드막(130)과, 미반응의 코발트막(129)을 제거한 후, 제2 RTA를 700℃에서 행한다. 이에 따라, 게이트 전극(104)의 상면이 실리사이드화되어 코발트 실리사이드층(106)이 형성됨과 함께, 소스 ·드레인 영역(111)의 상면이 실리사이드화되어 코발트 실리사이드층(112)이 형성된다.
그러나, 이상과 같은 MOSFET의 종래의 제조 방법에는 이하와 같은 문제점이 있었다.
<제1 문제점>
도 33에 도시된 바와 같이 게이트 전극(104)에는 게이트 전극(104)의 막 두께 방향을 따라 연장되는 그레인 경계(105)를 갖는 기둥형 그레인이 형성된다. 그레인 경계를 따라 확산하는 도우펀트의 확산 계수는, 그레인내를 확산하는 도우펀트의 확산 계수보다도 크기 때문에, 게이트 전극(104) 내에 도입된 도우펀트는 주로 그레인 경계(105)를 따라 확산하여, 게이트 전극(104)과 게이트 절연막(103)과의 계면에 도달된다. 게이트 공핍화를 억제하기 위해서는, 이 계면 부근에서 많은 도우펀트가 활성화되는 것이 바람직하다. 그러나, 계면 부근에 도달하는 도우펀트의 량이 너무 많아지면, 일부 도우펀트는 게이트 절연막(103)을 관통하여 실리콘기판(101) 내까지 도달하며, 그 결과 MOSFET의 임계치 전압이 설계치로부터 어긋난다. 이러한 현상은 「도우펀트의 관통」이라고 칭해진다.
도우펀트의 관통에 기인하는 임계치 전압의 변동을 억제시키기 위해서는 게이트 전극(104)과 게이트 절연막(103)과의 계면에 도달하는 도우펀트의 량을, 어떤 방법으로라도 저감시킬 필요가 있다. 그런데, 게이트 전극(104)내에는 폴리실리콘이 축퇴(縮退)할 정도까지 고농도로 도우펀트를 이온 주입할 필요가 있다. 따라서, 게이트 전극(104) 내로 이온 주입하는 도우즈량을 단순히 저하시켰다면, 게이트 전극(104)의 저항치가 상승하는 문제나, 게이트 공핍화에 기인하여 전류 구동 능력이 저하하는 등의 문제가 발생한다. 따라서, 도우즈량을 단순히 저하시키는 방법은 채용할 수 없다.
이와 같이 MOSFET의 종래의 제조 방법에 의하면, 도우펀트의 관통에 따른 임계치 전압의 변동을 적절하게 억제할 수 없다는 문제가 있었다.
<제2 문제점>
도 28과 도 35를 비교하면 알 수 있듯이, 사전 비정질화법에 의한 MOSFET의 종래의 제조 방법에 의하면, 실리사이드의 이상 성장에 기인하는 스파이크(113)의 발생은 회피되거나 억제되었다. 그러나, 사전 비정질화법에 의해서도, 코발트 실리사이드층(112)의 잠입부(114, 115)의 발생은 회피할 수 없다.
이와 같이 MOSFET의 종래의 제조 방법에 의하면, 코발트 실리사이드층(112)의 잠입부(114, 115)가 여전히 형성된다. 따라서, 반도체 장치의 미세화에 따라 게이트부나 소스·드레인부에서의 누설 전류가 증대한다는 문제가 있었다.
또한, 도 30에 나타낸 공정에서, 비정질 실리콘막(121)을 이방성 에칭함으로써 게이트 전극(104)이 형성되지만, 이방성 에칭 공정에서 이용되는 가스는 CFx등의 래디컬이다. 래디컬의 일부는, 에칭 장치 내의 플라즈마 시스와 웨이퍼 사이의 전계에 의해 가속되어, 실리콘 기판(101) 내로 혼입된다. 실리콘 기판(101) 내에 혼입한 래디컬은, 실리콘 원자와의 원자핵 산란에 의해 C 원자와 F 원자로 해리한다. F 원자는 열처리에 의해 F2분자가 되거나, 실리콘 기판(101) 내의 수소 원자와 화학 결합하여 HF 분자가 되어, 실리콘 기판(101)밖으로 휘발한다. 이에 대해, C 원자는 실리콘 기판(101) 내에 잔류하여, 누설 전류의 발생원이 되는 문제가 있었다.
또한, 약 0.15㎛ 이하의 좁은 영역에 금속 실리사이드를 형성하는 경우에는, 고저항의 CoSi로부터 저저항의 CoSi2로 상전이하는 온도가 상승한다. 따라서, 약 800℃ 이상의 고온 가열 시에 금속 실리사이드의 응집이 발생하여, 금속 실리사이드가 단선한다는 문제가 있었다.
<제3 문제점>
쇼트 채널 효과의 발생을 억제시키기 위해, 엑스텐션 영역(110)은 실리콘 기판(101)의 상면 내에 얕게 형성되는 경향이 있다. 그러나, 엑스텐션 영역(110)의 깊이가 얕아지면 시트 저항이 커져, 그에 따라 MOSFET의 전류 구동 능력이 저하한다는 문제가 있었다.
본 발명은 이들의 문제점을 해결하기 위해 이루어진 것으로, 첫째, 게이트전극 내의 불순물 농도를 저하시키지 않고, 도우펀트의 관통에 기인하는 임계치 전압의 변동을 적절하게 억제할 수 있는 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것을 목적으로 한다. 또한, 둘째, 게이트 전극의 오프셋막과 실리콘 기판과의 계면이나, STI와 실리콘 기판과의 계면에, 금속 실리사이드의 잠입부가 형성되는 것을 회피함으로써, 게이트부나 소스·드레인부에서의 누설 전류를 저감시킬 수 있는 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것을 목적으로 한다. 또한, 셋째, 실리콘 기판 내에 얕은 엑스텐션 영역이 형성된 경우에도 엑스텐션 영역의 시트 저항이 증대되는 것을 억제함으로써, MOSFET의 전류 구동 능력을 향상시킬 수 있는 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 2는 본 발명의 실시예1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 3은 본 발명의 실시예1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 4는 본 발명의 실시예1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 5는 본 발명의 실시예1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 6은 본 발명의 실시예1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 7은 본 발명의 실시예1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 8은 본 발명의 실시예1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 9는 본 발명의 실시예1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 10은 본 발명의 실시예1에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 11은 본 발명의 실시예2에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 12는 본 발명의 실시예2에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 13은 본 발명의 실시예2에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 14는 본 발명의 실시예2에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 15는 본 발명의 실시예2에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 16은 본 발명의 실시예2에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 17은 본 발명의 실시예2에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 18은 활성 영역의 피치와 pn 접합 누설과의 관계를 나타낸 그래프.
도 19는 pn 접합의 깊이와 누설 전류의 크기와의 관계를 나타낸 그래프.
도 20은 본 발명의 실시예3에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 21은 본 발명의 실시예3에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 22는 본 발명의 실시예3에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 23은 본 발명의 실시예3에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 24는 본 발명의 실시예3에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 25는 본 발명의 실시예3의 제1 변형예에 따른 MOSFET의 제조 방법의 일공정을 나타내는 단면도.
도 26은 본 발명의 실시예3의 제2 변형예에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 27은 본 발명의 실시예3의 제2 변형예에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도.
도 28은 코발트 실리사이드가 형성된, 일반적인 MOSFET의 구조를 나타내는 단면도.
도 29는 MOSFET의 종래의 제조 방법을 공정순으로 나타내는 단면도.
도 30은 MOSFET의 종래의 제조 방법을 공정순으로 나타내는 단면도.
도 31은 MOSFET의 종래의 제조 방법을 공정순으로 나타내는 단면도.
도 32는 MOSFET의 종래의 제조 방법을 공정순으로 나타내는 단면도.
도 33은 MOSFET의 종래의 제조 방법을 공정순으로 나타내는 단면도.
도 34는 MOSFET의 종래의 제조 방법을 공정순으로 나타내는 단면도.
도 35는 MOSFET의 종래의 제조 방법을 공정순으로 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : STI
3 : 게이트 절연막
6, 12, 58, 69, 74 : 코발트 실리사이드층
9, 71 : 측벽
10 : 엑스텐션 영역
11, 73 : 소스 ·드레인 영역
20 : 실리콘 산화막
21 : 비정질 실리콘막
22 : 인 이온
24, 28, 66, 72 : 비소 이온
29, 67 : 코발트막
40, 51 : 수소 이온
41, 52∼55 : 수소 이온 주입층
42 ： 입자형 그레인층
42a ： 입자형 그레인
43 ： 기둥형 그레인층
43a ： 기둥형 그레인
44 ： 게이트 전극
44a ： 폴리실리콘막
50 ： 게이트 전극
56, 57 ： 수소 확산층
65 ： 에피택셜 성장층
본 발명에 기재된 반도체 장치의 제조 방법은, (a) 반도체 기판을 준비하는 공정과, (b) 비정질의 반도체막을, 절연막을 통해 반도체 기판의 주면 상에 형성하는 공정과, (c) 저저항화를 위한 불순물을, 반도체막 내에 도입하는 공정과, (d) 반도체막 내에 수소 이온 혹은 중수소 이온을 도입하는 공정과, (e) 공정 (d)보다도 나중에 실행되어, 열처리를 실시함으로써 비정질을 다결정화하는 공정과, (f) 반도체막을 패터닝함으로써, 반도체 기판의 주면 상에 게이트 절연막을 통해 게이트 전극을 형성하는 공정을 포함하는 것이다.
또한, 본 발명에 기재된 반도체 장치의 제조 방법에 있어서, (g) 반도체 기판의 주면 내에 소자 분리 절연막을 선택적으로 형성하는 공정과, (h) 반도체 기판내에 수소 이온 혹은 중수소 이온을 도입하는 공정과, (i) 소자 분리 절연막에 의해 규정되는 소자 형성 영역 내에서, 반도체 기판의 주면 내에 게이트 전극을 사이에 두고 쌍을 이루는 소스 ·드레인 영역을 형성하는 공정과, (j) 소스 ·드레인 영역 상에 금속-반도체 화합물층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치의 제조 방법에 있어서, 공정(d) 및 공정(h)은 공정(f)보다도 나중에 동일한 공정으로 실행되는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치의 제조 방법에 있어서, (k) 반도체 기판의 주면 내에 게이트 전극을 사이에 두고 쌍을 이루는 엑스텐션 영역을 형성하는 공정과, (l)엑스텐션 영역 상에, 저저항화를 위한 불순물이 도입된 반도체층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치의 제조 방법은, (a) 반도체 기판을 준비하는 공정과, (b) 반도체 기판의 주면 내에 소자 분리 절연막을 선택적으로 형성하는 공정과, (c) 소자 분리 절연막에 의해 규정되는 소자 형성 영역 내에서 반도체 기판의 주면 상에, 게이트 전극을 게이트 절연막을 통해 선택적으로 형성하는 공정과, (d) 반도체 기판 내에, 수소 이온 혹은 중수소 이온을 도입하는 공정과, (e) 소자 형성 영역 내에서 반도체 기판의 주면 내에, 게이트 전극을 사이에 두고 쌍을 이루는 소스 ·드레인 영역을 형성하는 공정과, (f) 소스 ·드레인 영역 상에, 금속-반도체 화합물층을 형성하는 공정을 구비하는 것이다.
또한, 본 발명에 기재된 반도체 장치의 제조 방법에 있어서, 공정(d)에서 수소 이온 혹은 중수소 이온은, 적어도 소자 분리 절연막의 저면과 측면에 의해 규정되는 각부 부근에 도입되는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치의 제조 방법에 있어서, 공정(d)에서 수소 이온 혹은 중수소 이온은, 적어도 소자 분리 절연막의 측면과 반도체 기판의 주면에 의해 규정되는 각부 부근에 도입되는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치의 제조 방법에 있어서, 공정(d)에서 수소 이온 혹은 중수소 이온은, 적어도 게이트 전극의 단부 부근에서의 반도체 기판의 주면 내에 도입되는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치의 제조 방법에 있어서, 공정(f)은 (f-1) 소스 ·드레인 영역 상에 금속막을 형성하는 공정과, (f-2) 열처리를 실시함으로써, 소스 ·드레인 영역과 금속막을 반응시키는 공정을 포함하고, 공정(f-2)에서의 열처리는 수소 분위기 혹은 중수소 분위기에서 실행되는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치의 제조 방법은, (a) 반도체 기판을 준비하는 공정과, (b) 반도체 기판의 주면 상에 게이트 구조를 선택적으로 형성하는 공정과, (c) 반도체 기판의 주면 내에 게이트 구조를 사이에 두고 쌍을 이루는 엑스텐션 영역을 형성하는 공정과, (d)엑스텐션 영역 상에 저저항화를 위한 불순물이 도입된 반도체층을 형성하는 공정을 포함하는 것이다.
또한, 본 발명에 기재된 반도체 장치의 제조 방법에 있어서, (e) 반도체층내에 수소 이온 혹은 중수소 이온을 도입하는 공정과, (f) 공정 (e) 보다도 나중에 실행되어, 반도체층 상에 금속-반도체 화합물층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치의 제조 방법에 있어서, (g) 공정 (d)보다도 나중에 실행되어, 게이트 구조의 측면에 접촉하는 측벽을 형성하는 공정과, (h) 게이트 구조 및 측벽을 주입 마스크에 이용하여 반도체 기판 내에 불순물을 이온 주입함으로써, 소스 ·드레인 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치는, 반도체 기판과, 반도체 기판의 주면 상에 게이트 절연막을 통해 선택적으로 형성되어, 저저항화를 위한 불순물이 도입된 다결정의 게이트 전극을 구비하고, 게이트 전극은, 게이트 전극의 막 두께 방향을 따라 연장하지 않은 그레인 경계를 갖는 입자형 그레인층을 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치에 있어서, 반도체 기판의 주면 내에 선택적으로 형성된 소자 분리 절연막과, 반도체 기판 내에 선택적으로 형성된 수소 혹은 중수소의 확산층과, 소자 분리 절연막에 의해 규정되는 소자 형성 영역 내에서 반도체 기판의 주면 내에 형성되고, 게이트 전극을 사이에 두고 쌍을 이루는 소스 ·드레인 영역과, 소스 ·드레인 영역 상에 형성된 금속-반도체 화합물층을 더 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치에 있어서, 반도체 기판의 주면 내에 형성되고, 게이트 전극을 사이에 두고 쌍을 이루는 엑스텐션 영역과, 엑스텐션 영역 상에 형성되고, 저저항화를 위한 불순물이 도입된 반도체층을 더 포함하는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치는, 반도체 기판과, 반도체 기판의 주면 내에 선택적으로 형성된 소자 분리 절연막과, 소자 분리 절연막에 의해 규정되는 소자 형성 영역 내에서 반도체 기판의 주면 상에 게이트 절연막을 통해 선택적으로 형성된 게이트 전극과, 반도체 기판 내에 선택적으로 형성된 수소 혹은 중수소의 확산층과, 소자 형성 영역 내에서 반도체 기판의 주면 내에 형성되고, 게이트 전극을 사이에 두고 쌍을 이루는 소스 ·드레인 영역과, 소스 ·드레인 영역 상에 형성된 금속-반도체 화합물층을 구비하는 것이다.
또한, 본 발명에 기재된 반도체 장치에 있어서, 확산층은 적어도 소자 분리 절연막의 저면과 측면에 의해 규정되는 각부 부근에 형성되는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치에 있어서, 확산층은, 적어도 소자 분리 절연막의 측면과 반도체 기판의 주면에 의해 규정되는 각부 부근에 형성되는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치에 있어서, 확산층은, 적어도 게이트 전극의 단부 부근에서의 반도체 기판의 주면 내에 형성되는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치는, 반도체 기판과, 반도체 기판의 주면상에 선택적으로 형성된 게이트 구조와, 반도체 기판의 주면 내에 형성되며, 게이트 구조를 사이에 두고 쌍을 이루는 엑스텐션 영역과, 엑스텐션 영역 상에 형성되고, 저저항화를 위한 불순물이 도입된 반도체층을 구비하는 것이다.
또한, 본 발명에 기재된 반도체 장치에 있어서, 반도체층 내에 형성된 수소 혹은 중수소의 확산층과, 반도체층 상에 형성된 금속-반도체 화합물층을 더 구비하는 것을 특징으로 하는 것이다.
또한, 본 발명에 기재된 반도체 장치에 있어서, 반도체층 상에 형성되어, 게이트 구조의 측면에 접촉하는 측벽과, 게이트 구조 및 측벽이 형성되지 않은 부분의 반도체 기판 내에 형성된 소스 ·드레인 영역을 더 구비하는 것을 특징으로 하는 것이다.
<발명의 실시예>
실시예1.
도 1∼도 10은 본 발명의 실시예1에 따른 N형 MOSFET의 제조 방법을 공정순으로 나타내는 단면도이다. 도 1을 참조하여, 우선 주지된 트렌치 분리 기술에 의해 실리콘 기판(1)의 상면 내에 STI(2)를 선택적으로 형성한다. 이어서, 웰, 채널 스토퍼층, 및 채널 도핑층(모두 도시하지 않음)을 형성하기 위한 이온 주입을 행한다. 이어서, STI(2)에 의해 규정되는 소자 형성 영역(활성 영역) 내에서 열 산화법으로 실리콘 기판(1)의 상면 상에 실리콘 산화막(20)을 형성한다. 이어서, CVD법에 의해 전면에 비정질 실리콘막(21)을 퇴적시킨다. 이어서, 게이트 전극의 저저항화를 위해, 이온 주입법으로 비정질 실리콘막(21) 내에 인 이온(22)을 주입한다.
도 2를 참조하여, 이어서 이온 주입법으로 비정질 실리콘막(21) 내에 고농도의 수소 이온(40)을 주입한다. 수소 이온(40)의 도우즈량은, 1×1015∼1×1017/㎠ 정도이다. 수소 이온(40)의 이온 주입에 의해 수소 이온 주입층(41)이 비정질 실리콘막(21) 내에 형성된다. 또, 도 2에서는 수소 이온 주입층(41)이 비정질 실리콘막(21) 내의 중층부에만 형성된 경우를 나타내고 있지만, 상층부에나 하층부에만 형성해도 좋다. 또한, 비정질 실리콘막(21)의 상면으로부터 저면에 걸쳐 수소 이온 주입층(41)을 형성해도 좋다. 또한, 이온 주입법에 의한 것이 아니라, 수소 원자의 래디컬 빔을 이용하여 비정질 실리콘막(21) 내에 수소 래디컬을 도입해도 좋다. 후술된 실시예 2, 3에 대해서도 마찬가지다. 래디컬 빔은 ECR 플라즈마원이나 RF 플라즈마원을 이용하거나, 열필라멘트 방식을 이용하는 등의 주지된 방법으로 생성할 수 있다.
도 3을 참조하여, 이어서 질소 분위기 혹은 아르곤 분위기하에서 400∼600℃ 정도의 열처리를 행한다. 예를 들면, 비정질 실리콘의 폴리실리콘화(결정화)가 시작되는 온도인 550℃ 정도에서 열처리를 행한다. 이에 따라, 수소 이온 주입층(41)이 형성되는 부분 이외의 비정질 실리콘막(21) 내에서는 비정질 실리콘막(21)의 막 두께 방향을 따라 연장되는 그레인 경계를 갖는 기둥형 그레인이 형성된다. 한편, 수소 이온 주입층(41) 내에서는 실리콘 원자의 불포화 결합수는 수소 원자에 의해 종단되기 때문에, 수소 이온 주입층(41) 내에서의 결정화 속도는 비정질 실리콘막(21)의 그 밖의 부분에서의 결정화 속도보다도 늦어진다. 그 결과, 수소 이온 주입층(41) 내에서의 결정화에 따라 형성되는 그레인의 크기는 그 밖의 부분에서의 결정화에 따라 형성되는 기둥형 그레인의 크기보다도 작아지며, 입자형 그레인이 형성된다. 도 3에 도시된 바와 같이 비정질 실리콘막(21)에 열처리를 실시함에 따라 형성되는 폴리실리콘막(44a)은, 상층부 및 하층부에 기둥형 그레인층(43)을 구비하고, 중층부에 입자형 그레인층(42)을 구비하고 있다. 그리고, 입자형 그레인층(42)은 폴리실리콘막(44a)의 막 두께 방향을 따라 연장하는 그레인 경계나, 폴리실리콘막(44a)의 막 두께 방향 이외의 방향을 따라 연장하는 그레인 경계 등, 다방향으로 연장되는 다수의 그레인 경계를 갖고 있다.
도 4를 참조하여, 이어서 사진 제판법 및 이방성 드라이 에칭법으로 폴리실리콘막(44a) 및 실리콘 산화막(20)을 패터닝하여, 게이트 전극(44) 및 게이트 절연막(3)을 형성한다. 이어서, CVD법으로 TEOS 막(23) 등의 산화 실리콘계의 절연막을 전면에 퇴적시킨다.
단, 게이트 패터닝 전에 열처리를 실시하여 비정질 실리콘의 결정화를 행하는(도 3) 것이 아니라, 도 10에 도시된 바와 같이 TEOS 막(23)을 퇴적시킬 때의 온도를 400℃∼600℃ 정도로 설정함으로써, 비정질 실리콘의 결정화를 함께 행해도 좋다.
도 5를 참조하여, 이어서 TEOS 막(23)을 이방성 에칭함으로써, 게이트 절연막(3) 및 게이트 전극(44)을 포함하는 게이트 구조의 측면에 제1 오프셋막(7)을 형성한다. 이어서, 비소 이온(24)을 이온 주입함으로써, 실리콘 기판(1)의 상면 내에 엑스텐션 영역(10)을 형성한다. 또한, 붕소 이온(25)을 이온 주입함으로써, 실리콘 기판(1) 내에 포켓 주입 영역(도시하지 않음)을 형성한다.
도 6을 참조하여, 이어서 CVD법으로 TEOS 막(26) 및 실리콘 질화막(27)을, 이 순서로 전면에 퇴적시킨다. 도 7을 참조하여, 이어서 실리콘 질화막(27) 및 TEOS 막(26)을 이방성 에칭함으로써, 측벽(9) 및 제2 오프셋막(8)을 형성한다. 제2 오프셋막(8)은 제1 오프셋막(7)의 측면 및 실리콘 기판(1)의 상면 상에 형성되어 있다. 측벽(9)은 제1 및 제2 오프셋막(7, 8)을 통해 게이트 전극(44)의 측면에 형성되어 있다. 이어서, 비소 이온(28)을 이온 주입함으로써, 실리콘 기판(1)의 상면 내에 소스 ·드레인 영역(11)을 형성한다. 이어서, 실리콘 기판(1) 내에 도입한 비소 이온(24, 28) 및 붕소 이온(25)을 전기적으로 활성화시키기 위해, 1100℃의 RTA를 행한다. 이러한 열처리에 의해, 이온 주입으로 실리콘 기판(1) 내에 발생한 결함은 회복된다.
도 8을 참조하여, 이어서 소스 ·드레인 영역(11)의 상면을 비정질화하기 위해, 즉 사전 비정질화를 행하기 위해, 게르마늄 이온(도시하지 않음)을 이온 주입한다. 이어서, 예를 들면 아르곤 분위기 하에서의 스퍼터링에 의해, 소스 ·드레인 영역(11)의 표면에 형성되어 있는 자연 산화막(도시하지 않음)을 제거한다. 이어서, 코발트막(29) 및 티탄니트라이드막(30)을 이 순서로 전면에 퇴적시킨다. 단, 티탄니트라이드막(30)을 대신하여 텅스텐니트라이드막을 형성해도 좋다.
도 9를 참조하여, 이어서 제1 RTA를 400℃에서 행한다. 이어서, 티탄니트라이드막(30)과, 미반응의 코발트막(29)을 제거한 후, 제2 RTA를 700℃에서 행한다.이에 따라, 게이트 전극(44)의 상면이 실리사이드화되어 코발트 실리사이드층(6)이 형성됨과 함께, 소스 ·드레인 영역(11)의 상면이 실리사이드화되어 코발트 실리사이드층(12)이 형성된다.
이와 같이 본 실시예1에 따른 MOSFET의 제조 방법에 따르면, 비정질 실리콘막(21) 내에 수소 이온(40)을 도입하여 수소 이온 주입층(41)을 형성함으로써, 그 후의 열처리에 의해 적어도 일부에 입자형 그레인층(42)을 갖는 폴리실리콘막(44a)을 형성한다. 도 3에 도시된 바와 같이, 입자형 그레인층(42)은 폴리실리콘막(44a)의 막 두께 방향을 따라 연장하지 않은 그레인 경계를 포함하여, 다방향으로 연장되는 다수의 그레인 경계를 갖고 있다. 따라서, 폴리실리콘막(44a)이나 게이트 전극(44) 내에 도입된 도우펀트는 입자형 그레인층(42) 내에서는 다방향으로 연장되는 다수의 그레인 경계를 따라 다방향으로 확산된다. 따라서, 게이트 전극(44)과 게이트 절연막(3)과의 계면에 도달하는 도우펀트의 량을 저감시킬 수 있다. 그 결과, 게이트 전극(44) 내의 불순물 농도를 저하시키지 않고, 도우펀트의 관통에 기인하는 임계치 전압의 변동을 적절하게 억제할 수 있다.
또한, 산소, 탄소, 불소 등의 불순물이 게이트 내에 수취된 경우, 이들 불순물이 실리콘과 결합하여 절연물을 형성하고, 게이트 전극이 고저항화한다는 문제가 생긴다. 그러나, 본 실시예1에 따른 MOSFET의 제조 방법에 의하면, 200℃이상의 열처리가 행해짐에 따라 게이트 내에 도입된 수소 원자(혹은 후술된 중수소 원자)가 이들 불순물과 결합하여 휘발됨으로써, 게이트 내로부터 상기 불순물을 제거할수 있다. 그 결과, 게이트 전극의 고저항화를 억제할 수 있다.
또한, 이상의 설명에서는 도 2에 나타낸 공정에서 비정질 실리콘막(21) 내에 수소 이온(40)을 이온 주입했었지만, 수소 이온(H+)을 대신하여 중수소 이온(D+)을 이온 주입해도 좋다. 후술된 실시예2, 3에 대해서도 마찬가지다. 결정화를 위한 열처리의 온도가 높아지면, Si-H 결합은 절단되고, 폴리실리콘막(44a) 내의 수소 원자는 수소 분자(H2)가 되어 막밖으로 휘발한다. 그리고, 남겨진 실리콘 원자는 다른 실리콘 원자 사이에서 Si-Si 결합을 형성하고, 폴리실리콘화가 과도하게 많이 진행된다. 그러나, Si-D 결합의 결합 에너지는 Si-H 결합의 결합 에너지보다도 크기 때문에, 동일한 온도에서 열처리를 행한 경우, 열처리에 의해 중수소 분자(D2)가 되어 휘발하는 량은 수소 분자의 휘발량보다도 억제된다. 그 결과, 과도한 폴리실리콘화(나아가서는 기둥형화)도 억제된다. 그렇기 때문에, 중수소 이온을 이용하는 편이 입자형 그레인을 형성할 때에 보다 높은 온도로 열처리를 행하는 것이 가능해진다.
또한, 이상의 설명에서는, 도 3에 나타낸 공정에서 결정화를 위한 열처리를 질소 분위기 혹은 아르곤 분위기 하에서 행했지만, 수소 분위기하(중수소 이온을 주입하는 경우에는 중수소 분위기하)에서 행해도 좋다. 이에 따라, 폴리실리콘막(44a) 내에 잔류하는 수소 혹은 중수소의 량을 증가시킬 수 있어, 입자형 그레인의 형성을 촉진시킬 수 있다.
실시예2.
도 11∼도 17은, 본 발명의 실시예2에 따른 N형 MOSFET의 제조 방법을 공정순으로 나타내는 단면도이다. 우선, 상기 실시예1과 동일한 공정을 거쳐, 도 1에 나타낸 구조를 얻는다. 도 11을 참조하여, 이어서 사진 제판법 및 이방성 드라이 에칭법으로 비정질 실리콘막(21) 및 실리콘 산화막(20)을 패터닝하여, 게이트 전극(50) 및 게이트 절연막(3)을 형성한다.
도 12를 참조하여, 이어서 CVD법으로 TEOS 막(23)을 전면에 퇴적시킨다. 단, TEOS 막(23)을 대신하여, HTO막, 산질화실리콘막, 실리콘 질화막, 혹은 이들의 다층막을 형성해도 좋다. 이어서, TEOS 막(23)을 이방성 에칭함으로써, 게이트 절연막(3) 및 게이트 전극(50)을 포함하는 게이트 구조의 측면에 제1 오프셋막(7)을 형성한다. 이어서, 비소 이온(24)을 이온 주입함으로써, 실리콘 기판(1)의 상면 내에 엑스텐션 영역(10)을 형성한다. 또한, 붕소 이온(25)을 이온 주입함으로써, 실리콘 기판(1) 내에 포켓 주입 영역(도시하지 않음)을 형성한다.
도 13을 참조하여, 이어서 이온 주입법으로 실리콘 기판(1) 내 및 게이트 전극(50) 내에 고농도의 수소 이온(51)을 주입한다. 수소 이온(51)의 도우즈량은 1×1013∼1×1015/㎠ 정도이다. 수소 이온(51)의 이온 주입으로, 수소 이온 주입층(52)이 게이트 전극(50)의 저부에 형성됨과 함께, 수소 이온 주입층(53)이 실리콘 기판(1) 내에 형성된다. 도 13에서, 수소 이온 주입층(53)은 STI(2)의 저면과 측면에 의해 규정되는 각부(角部) 부근을 포함하는 깊이로 형성되어 있다.
또한, 도 14를 참조하여, 도 13에 나타낸 공정 외에 혹은 도 13에 나타낸 공정을 대신하여, 다른 수소 이온 주입층(54, 55)을 형성해도 좋다. 수소 이온 주입층(54)은 게이트 전극(50)의 상면 내에 형성되어 있다. 또한, 수소 이온 주입층(55)은 STI(2)의 측면과 실리콘 기판(1)의 상면에 의해 규정되는 각부 부근, 및 게이트 전극(50)의 단부 부근을 포함하는 실리콘 기판(1)의 상면 내에 형성되어 있다.
도 15를 참조하여, 이어서 CVD법으로 TEOS 막 및 실리콘 질화막을 이 순서로 전면에 퇴적시킨 후, 이들의 막을 이방성 에칭함으로써, 측벽(9) 및 제2 오프셋막(8)을 형성한다. 비정질 실리콘을 포함하는 게이트 전극(50)은 TEOS 막 및 실리콘 질화막을 퇴적시킬 때의 온도에 의해 결정화하고, 입자형 그레인층을 갖는 게이트 전극(44)으로 변화한다. 이에 따라, 상기 실시예1과 동일한 효과를 얻을 수 있다.
또한, 도 13, 14에 나타낸 공정에서 실리콘 기판(1) 내에 도입된 수소 이온(51)은, TEOS 막 및 실리콘 질화막을 퇴적시킬 때의 온도에 의해 실리콘 기판(1) 내를 확산한다. 그리고, 일부의 수소 원자끼리는 상호 결합하여 수소 분자가 되어 휘발하지만, 다른 수소 원자는 STI(2)와 실리콘 기판(1)과의 계면 부근에 잔류한다. 이에 따라, 수소 확산층(57)이 형성된다. 또한, 또 다른 수소 원자는 제2 오프셋막(8)과 실리콘 기판(1)과의 계면 부근이나, 게이트 절연막(3)과 실리콘 기판(1)과의 계면 부근에 잔류한다. 이에 따라, 수소 확산층(56)이 형성된다.
도 16을 참조하여, 이어서 비소 이온을 이온 주입함으로써, 실리콘 기판(1)의 상면 내에 소스 ·드레인 영역(11)을 형성한다. 이어서, 실리콘 기판(1) 내에 도입한 도우펀트를 활성화시키기 위해 RTA를 행한다. 이어서, 사전 비정질화를 행하기 위해 게르마늄 이온을 이온 주입한다. 이어서, 소스 ·드레인 영역(11) 표면에 형성되어 있는 자연 산화막을 제거한다. 이어서, 코발트막 및 티탄니트라이드막을 이 순서로 전면에 퇴적시킨다. 이어서, 제1 RTA를 450℃에서 행한 후, 티탄니트라이드막과, 미반응의 코발트막을 제거한다. 그 후, 제2 RTA를 700℃에서 행한다. 이에 따라, 게이트 전극(44)의 상면이 실리사이드화되어 코발트 실리사이드층(6)이 형성됨과 함께, 소스 ·드레인 영역(11)의 상면이 실리사이드화되어 코발트 실리사이드층(58)이 형성된다.
또, 이상의 설명에서는, 제2 오프셋막(8) 및 측벽(9)을 형성하는 공정(도 15)보다도 전에 수소 이온(51)을 이온 주입하는 경우에 대해 설명했지만, 도 17에 도시된 바와 같이, 제2 오프셋막(8) 및 측벽(9)을 형성한 후에 수소 이온(51)을 이온 주입하여 200∼600℃의 열처리를 행해도 좋다.
이와 같이 본 실시예2에 따른 MOSFET의 제조 방법에 따르면, 상기 실시예1에 의한 효과 외에 이하의 효과를 얻을 수 있다. 제1 효과로서, 열처리에 의해 실리콘 기판(1) 내의 실리콘 원자끼리의 Si-Si 결합이 끊어져, 실리콘 원자가 응력을 완화시키도록 열 확산한다. 또한 그 때, 수소 확산층(56, 57) 내의 수소 원자가 일부의 실리콘 원자와 결합하여, 불포화 결합수를 종단하도록 Si-H 결합을 형성한다. 그 결과, 응력이 집중된 영역(STI(2)의 저면과 측면에 의해 규정되는 각부 부근, STI(2)의 측면과 실리콘 기판(1)의 상면에 의해 규정되는 각부 부근, 게이트전극(50)의 단부 부근)에서 실리콘 원자끼리의 왜곡된 결합이 개방된다.
또한, 제2 효과로서 산소, 탄소, 불소 등의 불순물이 예를 들면 소스 ·드레인 영역(11) 내에 수취된 경우, 이들 불순물이 실리콘과 결합하여 절연물을 형성하고, 소스와 드레인이 고저항화되거나 누설 전류를 증대시키는 요인이 된다는 문제가 생긴다. 그러나, 본 실시예2에 따른 MOSFET의 제조 방법에 의하면, 200℃ 이상의 열처리가 행해짐에 따라 실리콘 기판(1) 내에 도입된 수소 원자가 이들의 불순물과 결합하여 휘발됨으로써, 실리콘 기판(1) 내로부터 상기 불순물을 제거할 수 있다.
이러한 제2 효과에 따라 양호한 결정성을 갖는 코발트 실리사이드층(58)을 형성할 수 있으며, 그 결과 약 0.15㎛ 이하의 좁은 영역에 코발트 실리사이드층(58)을 형성하는 경우에도 단선의 발생이 방지된다.
또한, 제3 효과로서 제1 및 제2 오프셋막(7, 8)이나 게이트 절연막(3)의 하측에는 수소 확산층(56)이 형성되어 있고, STI(2)와 실리콘 기판(1)과의 계면 부근에는 수소 확산층(57)이 형성되어 있다. 수소 확산층(56, 57) 내에서는 실리콘 원자와 수소 원자가 결합하여 Si-H 결합이 형성되기 때문에, 이들 영역 내에서는 다른 영역과 비교하여 실리사이드 반응은 억제된다. 따라서, 종래 기술에서 문제가 되었던, 코발트 실리사이드층(112)의 잠입부(114, 115)의 발생을 억제시킬 수 있다.
또한, 제4 효과로서, 노출되어 있는 소스 ·드레인 영역(11) 상에 자연 산화막이 형성된 경우에도 그 자연 산화막은 실리콘 기판(1) 내에 도입된 수소이온(51)에 의해 환원되며, H2O가 되어 휘발된다. 그 때문에, 소스 ·드레인 영역(11) 상에 형성된 자연 산화막을 효과적으로 제거할 수 있다. 따라서, 그 후에 소스 ·드레인 영역(11) 상에 형성되는 코발트 실리사이드층(58)의 저항치를 저감시킬 수 있다.
또, 코발트 실리사이드층(58)을 형성하기 위한 RTA나 그 밖의 열처리를 수소 분위기하(중수소 이온을 주입하는 경우에는 중수소 분위기하)에서 행함으로써, 실리콘 기판(1) 내에 잔류하는 수소 혹은 중수소의 량을 증가시킬 수 있고, 상기된 효과를 높일 수 있다.
도 18은, 활성 영역의 피치와 pn 접합 누설과의 관계를 나타낸 그래프이다. 반도체 장치가 미세화되어 활성 영역의 피치가 좁아질수록, STI(2)의 저면과 측면에 의해 규정되는 각부 부근, 및 STI(2)의 측면과 실리콘 기판(1)의 상면에 의해 규정되는 각부 부근의 각 응력이 증대하기 때문에, pn 접합 누설도 증대한다. 그러나, 도 18을 참조하면, 본 실시예2에 따른 MOSFET의 제조 방법에 따르면, 주로 상기 제1 및 제2 효과에 의해 pn 접합 누설의 증대가 종래보다도 억제되는 것을 알 수 있다.
도 19는 실리콘 기판(1)의 상면으로부터의 소스 ·드레인 영역(11)의 깊이(pn 접합의 깊이)와, 누설 전류의 크기와의 관계를 나타낸 그래프이다. 종래에는 pn 접합의 깊이가 0.05㎛보다도 얕아지면, 도 35에 나타낸 코발트 실리사이드층(112)의 잠입부(115)가 pn 접합의 공핍층에까지 도달하기 때문에, 누설 전류가급격히 증대한다. 그러나, 도 19를 참조하면, 본 실시예2에 따른 MOSFET의 제조 방법에 따르면, 주로 상기 제1 및 제3 효과에 따라 pn 접합의 깊이가 0.05㎛ 이하의 영역에서 누설 전류가 저감되는 것을 알 수 있다.
또, 제1 및 제2 오프셋막(7, 8)의 유무에 따라 본 실시예2에 따른 발명의 효과는 변하지 않으므로, 적어도 본 실시예2에 따른 발명에 의한 효과를 얻은 후에는 이들 막은 있든 없든 상관없다.
실시예3.
도 20∼24는 본 발명의 실시예3에 따른 N형 MOSFET의 제조 방법을 공정순으로 나타내는 단면도이다. 도 20을 참조하여, 우선 주지된 트렌치 분리 기술에 의해 실리콘 기판(1)의 상면 내에 STI(2)를 선택적으로 형성한다. 이어서, 웰, 채널 스토퍼층, 및 채널 도핑층(모두 도시하지 않음)을 형성하기 위한 이온 주입을 행한다. 이어서, STI(2)에 의해 규정되는 소자 형성 영역 내에서 주지된 방법에 의해 실리콘 기판(1)의 상면 상에 게이트 구조를 선택적으로 형성한다. 게이트 구조는, 게이트 절연막(3), 도핑된 폴리실리콘층(60), 텅스텐 실리사이드층(61), 텅스텐니트라이드층(62), 텅스텐층(63), 및 절연막(64)이 이 순서로 적층된 폴리메탈 게이트 구조를 이루고 있다.
이어서, 게이트 구조의 측면에 제1 오프셋막(7)을 형성한다. 제1 오프셋막(7)은 TEOS 혹은 HTO (고온에서 퇴적된 산화막)를 포함한다. 이어서, 상기 게이트 구조를 주입 마스크에 이용하여, 0.1∼3keV 정도의 주입 에너지로 비소 이온을 이온 주입함으로써, 실리콘 기판(1)의 상면 내에 자기 정합적으로 엑스텐션영역(10)을 형성한다. 이어서, 비소 이온을 활성화하기 위해 RTA를 행한다. 이러한 열처리에 의해 이온 주입에 의해 실리콘 기판(1) 내에 발생한 결함이 회복하여, 실리콘 기판(1)의 상면은 재결정화된다.
여기서, 도 20에서는 N형 MOSFET를 제조하는 경우의 예에 대하여 나타내고 있지만, P형 MOSFET를 형성하는 경우에는 비소 이온을 대신하여 인듐 이온, 붕소 이온, 혹은 BF2이온을 이온 주입함으로써, 엑스텐션 영역을 형성한다. 또한, N형 MOSFET 및 P형 MOSFET를 동일한 실리콘 기판(1) 상에 형성하는 경우에는 각 MOSFET의 형성 예정 영역을 순서대로 포토레지스트로 피복하며, 다른 도전형의 엑스텐션 영역을 각각의 영역 내에 순서대로 형성한다. 이러한 경우, 실리콘 기판(1)을 재결정화하기 위한 RTA는 양 영역의 이온 주입이 종료된 후에 행한다.
도 21을 참조하여, 이어서 노출되는 실리콘을 결정원으로 이용한 선택적 에피택셜 성장법으로 엑스텐션 영역(10) 상에 에피택셜 성장층(65)을 형성한다. 게이트 구조의 단부 주변에서는 [111]컷트된 평면이 나타나기 쉽고, 에피택셜 성장에 있어서, [111]컷트된 평면은 [100]컷트된 평면보다도 에피택셜 성장의 속도가 느리다. 그 때문에, 게이트 구조의 단부 주변에서의 에피택셜 성장층(65)의 막 두께는 다른 부분에서의 막 두께보다도 얇아진다.
이어서, 이온 주입법으로 저저항화를 위한 비소 이온(66)을 에피택셜 성장층(65) 내로 도입한다. 단, P형 MOSFET를 형성하는 경우에는 비소 이온(66)을 대신하여 인듐 이온, 붕소 이온, 혹은 BF2이온을 이온 주입한다. 에피택셜성장층(65)의 불순물 농도는 엑스텐션 영역(10)의 불순물 농도보다도 높게 설정한다.
이어서, 이온 주입법으로 수소 이온(51)을 에피택셜 성장층(65) 내로 도입한다. 이에 따라, 상기 실시예2에 의한 효과를 얻을 수 있다. 단, 본 실시예3에서 수소 이온(51)의 주입은 반드시 행할 필요는 없으며, 생략하는 것도 가능하다. 또한, 수소 이온(51)의 주입을 행하는 경우에 있어서, 게이트 전극의 구조를 상기 실시예2와 동일한 구조로 함으로써, 도우펀트의 관통에 기인하는 임계치 전압의 변동을 억제시킬 수 있는 효과도 얻을 수 있다. 또한, 수소 이온(51)을 주입한 후, 예를 들면 수소 분위기 하에서 열처리를 행해도 좋다. 이에 따라, 에피택셜 성장층(65) 내의 실리콘 원자가 확산하여, 게이트 구조의 단부 주변에서의 에피택셜 성장층(65)의 막 두께가 약간 두꺼워지기 때문에, 에피택셜 성장층(65)의 막 두께를 어느 정도 균일화할 수 있다.
도 22를 참조하여, 이어서 에피택셜 성장층(65)에 관하여 사전 비정질화를 행하기 위해 게르마늄 이온을 이온 주입한다. 이어서, 에피택셜 성장층(65)의 표면에 형성되어 있는 자연 산화막을 제거한다. 이어서, 코발트막(67) 및 텅스텐니트라이드막(68)을 이 순서로 전면에 퇴적시킨다.
도 23을 참조하여, 이어서 제1 RTA를 400℃에서 행한 후 텅스텐니트라이드막(68)과, 미반응의 코발트막(67)을 제거한다. 그 후, 제2 RTA를 550∼700℃에서 행한다. 이에 따라, 에피택셜 성장층(65)의 상면이 실리사이드화되어 코발트 실리사이드층(69)이 형성된다. 또한, 이 때의 열처리에 의해 에피택셜 성장층(65) 내에 대한 이온 주입으로 생긴 결함이 회복됨과 함께, 주입된 도우펀트가 활성화된다.
도 24를 참조하여, 이어서 TEOS 막(혹은 HTO 막)을 10㎚ 정도의 막 두께로 전면에 퇴적시킨 후, 실리콘 질화막을 40∼60㎚ 정도의 막 두께로 전면에 퇴적시킨다. 이어서, 실리콘 질화막 및 TEOS 막을 이방성 에칭함으로써, 제2 오프셋막(70) 및 측벽(71)을 형성한다. 여기서, 실리콘 질화막의 비유전률이 7∼9 정도인 데 비해 TEOS 막이나 HTO 막의 비유전률은 3.9∼4.1 정도이다. 이와 같이, 측벽(71)의 재질보다도 비유전률이 작은 재질로 제2 오프셋막(70)을 형성함으로써, 게이트와 소스와 드레인을 포함하는 기생 용량을 저감시킬 수 있고, 회로의 동작 속도를 고속화시킬 수 있다.
또, 이상의 설명에서는, 실리콘 기판(1)의 상면 내에 엑스텐션 영역(10)을 형성(도 20)한 후, 불순물이 도입된 에피택셜 성장층(65)을 엑스텐션 영역(10) 상에 형성(도 21)하는 경우에 대해 설명하였다. 그러나, 도 20에 나타낸 공정에서 엑스텐션 영역(10)을 형성하지 않고, 실리콘 기판(1)의 상면 상에 비도핑의 에피택셜 성장층(65)을 형성해도 좋다. 이 경우에는, 비소 이온(66)의 주입 에너지 및 도우즈량을 조정함으로써, 실리콘 기판(1)의 상면 내에 엑스텐션 영역(10)을, 에피택셜 성장층(65) 내에 고농도의 불순물 확산층을 각각 형성하면 좋다.
이와 같이 본 실시예3에 따른 MOSFET의 제조 방법에 따르면, 불순물이 고농도로 도입된 에피택셜 성장층(65)이 엑스텐션 영역(10)이 형성되어 있는 부분의 실리콘 기판(1)의 상면 상에 형성된다. 따라서, 쇼트 채널 효과의 발생을 억제시키기 위해 실리콘 기판(1) 내에 얕은 엑스텐션 영역(10)이 형성된 경우에도 저저항의 에피택셜 성장층(65)에 의해 엑스텐션 영역(10)의 시트 저항이 증대되는 것을 억제시킬 수 있다. 그 결과, MOSFET의 전류 구동 능력을 향상시킬 수 있다.
또한, 에피택셜 성장층(65) 상에 코발트 실리사이드층(69)을 형성하기 위해, 코발트 실리사이드층(69)을 에피택셜 성장층(65)의 막 두께만큼 실리콘 기판(1)의 상면으로부터 멀리 떨어져 형성할 수 있다. 그 결과, 이상 성장에 의해 스파이크형의 금속 실리사이드가 형성된 경우에도 스파이크형의 금속 실리사이드에 기인하는 누설 전류를 종래의 MOSFET보다도 억제시킬 수 있다.
도 25는 본 실시예3의 제1 변형예에 따른 MOSFET의 제조 방법의 일공정을 나타내는 단면도이다. 도 24에 나타낸 구조를 얻은 후, 비소 이온(72)을 이온 주입한다. 주입된 비소 이온(72)은 그 후의 열처리에 의해 활성화되며, 소스 ·드레인 영역(73)이 자기 정합적으로 형성된다. 소스 ·드레인 영역(73)의 불순물 농도는 에피택셜 성장층(65)의 불순물 농도보다도 높게 설정한다. 또한, 수소 이온(51)을 이온 주입함으로써, 상기 실시예2와 동일한 효과를 얻을 수 있다. 예를 들면, 코발트 실리사이드층(69) 내에 혼입되어 있는 불순물이 수소 원자와 결합하여 휘발되기 때문에, 코발트 실리사이드층(69)의 단선을 방지할 수 있다.
도 26, 도 27은 본 실시예3의 제2 변형예에 따른 MOSFET의 제조 방법을 공정순으로 나타내는 단면도이다. 도 26을 참조하여, 우선 도 21에 나타낸 구조를 얻은 후, 제2 오프셋막(70) 및 측벽(71)을 형성한다. 이어서, 비소 이온(72)을 이온 주입한 후에 열처리를 행함으로써, 자기 정합적으로 소스 ·드레인 영역(73)을 형성한다. 이 때, 수소 이온(51)을 주입해도 좋다. 도 27을 참조하여, 이어서 코발트막과 산화 방지막(텅스텐니트라이드막이나 티탄니트라이드막 등)을 퇴적시킨 후, RTA를 행함으로써, 측벽(71)으로부터 노출되어 있는 부분의 에피택셜 성장층(65)의 상면 상에 자기 정합적으로 코발트 실리사이드층(74)을 형성한다.
본 실시예3의 제1 및 제2 변형예에 따른 MOSFET의 제조 방법에 따르면, 에피택셜 성장층(65)보다도 고농도의 소스 ·드레인 영역(73)을 형성함으로써, 소스·드레인부의 시트 저항을 더 저감시킬 수 있고, 한층 더 고속 동작을 실현할 수 있다.
또, 상기 실시예1∼3에서는, 통상의 실리콘 기판을 이용하는 경우에 대해 설명했지만 주지된 SOI(Silicon On Insulator) 기판이나 SON(Silicon On Nothing) 기판을 이용하여 본 발명을 적용한 경우에도, 상기된 바와 같은 효과를 얻을 수 있다.
또한, 상기 실시예1∼3에서는 금속 실리사이드 게이트나 폴리메탈 게이트의 게이트 전극을 이용하는 경우에 대해 설명했지만, 메탈 게이트나 그 밖의 주지된 게이트 전극을 이용하여 본 발명을 적용한 경우에도, 상기된 바와 같은 효과를 얻을 수 있다.
본 발명에 따르면, 반도체막 내에 수소 이온 혹은 중수소 이온을 도입함으로써, 그 후의 열처리에 의해 적어도 일부에 입자형 그레인층을 갖는 다결정막을 형성할 수 있다. 입자형 그레인층은, 다결정막의 막 두께 방향을 따라 연장하지 않는 그레인 경계를 포함하는, 다방향으로 연장되는 다수의 그레인 경계를 갖고 있다. 따라서, 다결정막 내에 도입된 도우펀트는 입자형 그레인층 내에서는 다방향으로 연장되는 다수의 그레인 경계를 따라 다방향으로 확산한다. 따라서, 게이트 전극과 게이트 절연막과의 계면에 도달하는 도우펀트의 량을 저감시킬 수 있다. 그 결과, 게이트 전극 내의 불순물 농도를 저하시키지 않고, 도우펀트의 관통에 기인하는 임계치 전압의 변동을 적절하게 억제할 수 있다.
또한, 산소, 탄소, 불소 등의 불순물이 게이트 내에 수취된 경우에도 열처리가 행해짐에 따라 게이트 중에 도입된 수소 원자 혹은 중수소 원자가 이들의 불순물과 결합하여 휘발됨으로써, 게이트 중으로부터 상기 불순물을 제거할 수 있다. 그 결과, 게이트 전극의 고저항화를 억제할 수 있다.
또한, 본 발명에 따르면, 응력이 집중된 영역에서 반도체 원자끼리의 왜곡된 결합이 개방된다는 효과를 얻을 수 있다. 또한, 소스 ·드레인 영역 내에 수취된 불순물을, 수소 원자 혹은 중수소 원자에 의해 제거할 수 있다는 효과도 얻을 수 있다. 또한, 게이트 절연막의 하측 부근이나, 소자 분리 절연막과 반도체 기판과의 계면 부근에서, 금속-반도체 화합물층의 잠입부의 발생을 억제시킬 수 있다는 효과도 얻을 수 있다. 또한, 소스 ·드레인 영역 상에 형성된 자연 산화막을, 수소 이온 혹은 중수소 이온에 의해 제거할 수 있다는 효과도 얻을 수 있다.
또한, 본 발명에 따르면, 반도체막 내로 수소 이온 혹은 중수소 이온을 도입하는 공정과, 반도체 기판 내로 수소 이온 혹은 중수소 이온을 도입하는 공정을 동일 공정으로 실행함으로써, 다른 공정에서 실행하는 경우와 비교하여 제조 공정의간략화를 도모할 수 있다.
또한, 본 발명에 따르면, 불순물이 도입된 반도체층이 엑스텐션 영역 상에 형성되기 때문에, 쇼트 채널 효과의 발생을 억제시키기 위해 반도체 기판 내에 얕은 엑스텐션 영역이 형성된 경우에도 저저항의 반도체층에 의해 엑스텐션 영역의 시트 저항이 증대되는 것을 억제시킬 수 있다.
또한, 본 발명에 따르면, 제1 효과로서, 열처리에 의해 반도체 기판 내의 반도체 원자끼리의 결합이 끊어져, 반도체 원자가 응력을 완화시키도록 열 확산한다. 또한 그 때, 반도체 기판 내에 도입된 수소 원자 혹은 중수소 원자가 일부의 반도체 원자와 결합하여, 불포화 결합수를 종단시킨다. 그 결과, 응력이 집중된 영역(소자 분리 절연막의 저면과 측면에 의해 규정되는 각부 부근, 소자 분리 절연막의 측면과 반도체 기판의 상면에 의해 규정되는 각부 부근, 게이트 전극의 단부 부근)에서 반도체 원자끼리의 왜곡된 결합이 개방된다.
또한, 제2 효과로서, 산소, 탄소, 불소 등의 불순물이 예를 들면 소스 ·드레인 영역 내에 수취된 경우에도 열처리가 행해짐에 따라 반도체 기판 내에 도입된 수소 원자 혹은 중수소 원자가 이들 불순물과 결합하여 휘발됨으로써, 반도체 기판 중으로부터 상기 불순물을 제거할 수 있다.
또한, 제3 효과로서, 게이트 절연막의 하측 부근이나, 소자 분리 절연막과 반도체 기판과의 계면 부근에는, 수소 확산층 혹은 중수소 확산층이 형성된다. 이 영역 내에서는, 다른 영역과 비교하여 실리사이드 반응이 억제되기 때문에, 금속-반도체 화합물층의 잠입부의 발생을 억제시킬 수 있다.
또한, 제4 효과로서, 노출되어 있는 소스 ·드레인 영역 상에 자연 산화막이 형성된 경우에도 그 자연 산화막은 반도체 기판 내에 도입된 수소 이온 혹은 중수소 이온에 의해 환원되며, H2O가 되어 휘발된다. 그 때문에, 소스 ·드레인 영역 상에 형성된 자연 산화막을 효과적으로 제거할 수 있다. 따라서, 그 후에 소스 ·드레인 영역 상에 형성되는 금속-반도체 화합물층의 저항치를 저감시킬 수 있다.
또한, 본 발명에 따르면, 응력이 집중된 영역인, 소자 분리 절연막의 저면과 측면에 의해 규정되는 각부 부근에 있어서 반도체 원자끼리의 왜곡된 결합을 개방할 수 있다.
또한, 본 발명에 따르면, 응력이 집중된 영역인, 소자 분리 절연막의 측면과 반도체 기판의 주면에 의해 규정되는 각부 부근에서 반도체 원자끼리의 왜곡된 결합을 개방할 수 있다.
또한, 본 발명에 따르면, 응력이 집중된 영역인, 게이트 전극의 단부 부근에서 반도체 원자끼리의 왜곡된 결합을 개방할 수 있다.
또한, 본 발명에 따르면, 열처리시에 휘발하지 않고 반도체 기판 내에 잔류하는 수소 혹은 중수소의 량을 증가시킬 수 있다.
또한, 본 발명에 따르면, 불순물이 도입된 반도체층이 엑스텐션 영역 상에 형성되기 때문에, 쇼트 채널 효과의 발생을 억제시키기 위해 반도체 기판 내에 얕은 엑스텐션 영역이 형성된 경우에도 저저항의 반도체층에 의해 엑스텐션 영역의 시트 저항이 증대되는 것을 억제시킬 수 있다.
또한, 본 발명에 따르면, 응력이 집중된 영역에서, 반도체 원자끼리의 왜곡된 결합이 개방된다는 효과를 얻을 수 있다. 또한, 반도체층 내에 수취된 불순물을, 수소 원자 혹은 중수소 원자에 의해 제거할 수 있다는 효과도 얻을 수 있다. 또한, 게이트 절연막의 하측 부근 등에 있어서, 금속-반도체 화합물층의 잠입부의 발생을 억제시킬 수 있는 효과도 얻을 수 있다. 또한, 반도체층 상에 형성된 자연 산화막을, 수소 이온 혹은 중수소 이온에 의해 제거할 수 있다는 효과도 얻을 수 있다.
또한, 본 발명에 따르면, 소스 ·드레인 영역을 형성함으로써, 소스·드레인부의 시트 저항을 더 저감시킬 수 있고, 한층 더 고속 동작을 실현할 수 있다.
또한, 본 발명에 따르면, 반도체 장치의 제조 공정에서, 게이트 전극에 도입된 도우펀트는 입자형 그레인층 내에서는 다방향으로 연장되는 다수의 그레인 경계를 따라 다방향으로 확산된다. 따라서, 게이트 전극과 게이트 절연막과의 계면에 도달하는 도우펀트의 량이 저감된다. 그 때문에, 도우펀트의 관통에 기인하는 임계치 전압의 변동이 억제된 반도체 장치를 얻을 수 있다.
또한, 본 발명에 따르면, 반도체 장치의 제조 공정에서, 응력이 집중된 영역에서 반도체 원자끼리의 왜곡된 결합이 개방된다는 효과를 얻을 수 있다. 또한, 소스 ·드레인 영역 내에 수취된 불순물을, 수소 원자 혹은 중수소 원자에 의해 제거할 수 있다는 효과도 얻을 수 있다. 또한, 게이트 절연막의 하측 부근이나, 소자 분리 절연막과 반도체 기판과의 계면 부근에서, 금속-반도체 화합물층의 잠입부의 발생을 억제시킬 수 있다는 효과도 얻을 수 있다. 또한, 소스 ·드레인 영역상에 형성된 자연 산화막을, 수소 이온 혹은 중수소 이온에 의해 제거할 수 있다는 효과도 얻을 수 있다. 그 때문에, 누설 전류가 저감된 반도체 장치를 얻을 수 있다.
또한, 본 발명에 따르면, 불순물이 도입된 반도체층이 엑스텐션 영역 상에 형성되기 때문에, 쇼트 채널 효과의 발생을 억제시키기 위해 반도체 기판 내에 얕은 엑스텐션 영역이 형성되는 경우에도, 저저항의 반도체층에 의해 엑스텐션 영역의 시트 저항이 증대되는 것을 억제시킬 수 있다.
또한, 본 발명에 따르면, 반도체 장치의 제조 공정에서, 응력이 집중된 영역에서 반도체 원자끼리의 왜곡된 결합이 개방된다는 효과를 얻을 수 있다. 또한, 소스 ·드레인 영역 내에 수취된 불순물을, 수소 원자 혹은 중수소 원자에 의해 제거할 수 있다는 효과도 얻을 수 있다. 또한, 게이트 절연막의 하측 부근이나, 소자 분리 절연막과 반도체 기판과의 계면 부근에서 금속-반도체 화합물층의 잠입부의 발생을 억제시킬 수 있다는 효과도 얻을 수 있다. 또한, 소스 ·드레인 영역 상에 형성된 자연 산화막을, 수소 이온 혹은 중수소 이온에 의해 제거할 수 있다는 효과도 얻을 수 있다. 그 때문에, 누설 전류가 저감된 반도체 장치를 얻을 수 있다.
또한, 본 발명에 따르면, 응력이 집중된 영역인, 소자 분리 절연막의 저면과 측면에 의해 규정되는 각부 부근에서 반도체 원자끼리의 왜곡된 결합이 개방된다.
또한, 본 발명에 따르면, 응력이 집중된 영역인, 소자 분리 절연막의 측면과 반도체 기판의 주면에 의해 규정되는 각부 부근에서 반도체 원자끼리의 왜곡된 결합이 개방된다.
또한, 본 발명에 따르면, 응력이 집중된 영역인, 게이트 전극의 단부 부근에서 반도체 원자끼리의 왜곡된 결합이 개방된다.
또한, 본 발명에 따르면, 불순물이 도입된 반도체층이 엑스텐션 영역 상에 형성되기 때문에, 쇼트 채널 효과의 발생을 억제시키기 위해 반도체 기판 내에 얕은 엑스텐션 영역이 형성된 경우에도 저저항의 반도체층에 의해 엑스텐션 영역의 시트 저항이 증대되는 것을 억제시킬 수 있다.
또한, 본 발명에 따르면, 반도체 장치의 제조 공정에서 응력이 집중된 영역에서 반도체 원자끼리의 왜곡된 결합이 개방된다는 효과를 얻을 수 있다. 또한, 반도체층 내에 수취된 불순물을, 수소 원자 혹은 중수소 원자에 의해 제거할 수 있다는 효과도 얻을 수 있다. 또한, 게이트 절연막의 하측 부근 등에 있어서, 금속-반도체 화합물층의 잠입부의 발생을 억제시킬 수 있는 효과도 얻을 수 있다. 또한, 반도체층 상에 형성된 자연 산화막을, 수소 이온 혹은 중수소 이온에 의해 제거할 수 있다는 효과도 얻을 수 있다. 그 때문에, 누설 전류가 저감된 반도체 장치를 얻을 수 있다.
또한, 본 발명에 따르면, 소스 ·드레인 영역을 형성함으로써, 소스·드레인부의 시트 저항을 더 저감시킬 수 있고, 한층 더 고속 동작을 실현할 수 있다.

Claims (3)

  1. (a) 반도체 기판을 준비하는 공정과,
    (b) 비정질의 반도체막을, 절연막을 통해 상기 반도체 기판의 주면 상에 형성하는 공정과,
    (c) 저저항화를 위한 불순물을, 상기 반도체막 내에 도입하는 공정과,
    (d) 상기 반도체막 내에 수소 이온 혹은 중수소 이온을 도입하는 공정과,
    (e) 상기 공정(d)보다도 나중에 실행되고 열처리를 실시함으로써, 상기 비정질을 다결정화하는 공정과,
    (f) 상기 반도체막을 패터닝함으로써, 상기 반도체 기판의 상기 주면 상에, 게이트 절연막을 통해 게이트 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. (a) 반도체 기판을 준비하는 공정과,
    (b) 상기 반도체 기판의 주면 내에, 소자 분리 절연막을 선택적으로 형성하는 공정과
    (c) 상기 소자 분리 절연막에 의해 규정되는 소자 형성 영역 내에서, 상기 반도체 기판의 상기 주면 상에 게이트 전극을, 게이트 절연막을 통해 선택적으로 형성하는 공정과,
    (d) 상기 반도체 기판 내에, 수소 이온 혹은 중수소 이온을 도입하는 공정과,
    (e) 상기 소자 형성 영역 내에서, 상기 반도체 기판의 상기 주면 내에, 상기 게이트 전극을 사이에 두고 쌍을 이루는 소스 ·드레인 영역을 형성하는 공정과,
    (f) 상기 소스 ·드레인 영역 상에 금속-반도체 화합물층을 형성하는 공정
    을 포함하는, 반도체 장치의 제조 방법.
  3. (a) 반도체 기판을 준비하는 공정과,
    (b) 상기 반도체 기판의 주면 상에 게이트 구조를 선택적으로 형성하는 공정과,
    (c) 상기 반도체 기판의 상기 주면 내에 상기 게이트 구조를 사이에 두고 쌍을 이루는 엑스텐션 영역을 형성하는 공정과,
    (d) 상기 엑스텐션 영역 상에 저저항화를 위한 불순물이 도입된 반도체 층을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
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