JPH1083980A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1083980A JPH1083980A JP23613996A JP23613996A JPH1083980A JP H1083980 A JPH1083980 A JP H1083980A JP 23613996 A JP23613996 A JP 23613996A JP 23613996 A JP23613996 A JP 23613996A JP H1083980 A JPH1083980 A JP H1083980A
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】
【課題】 配線および接合部分の抵抗を減少させ、プロ
セスの低温化を行うことにより、高性能な半導体装置の
製造方法を実現する。 【解決手段】 シリコン基板１に酸化シリコン２で素子
分離し、ｎ型ウェル３、ｐ型ウェル４上にそれぞれソ−
ス・ドレイン５、ソ−ス・ドレイン６を形成する。その
上に金属原子の５０ｎｍ程度の膜をスパッタ蒸着し、急
速加熱アニ−ル処理により選択的にソ−ス・ドレインの
シリコン基板露出部に金属シリサイド１０を形成する。
アニ−ル処理中に原子状水素１２等を照射することによ
り、シリコンと金属のシリサイド化反応を低温化するこ
とができ、金属シリサイド１０のクリーニングも同時に
行うことができる。 【効果】 半導体装置の高速化、高集積化に好適な半導
体装置の製造方法を得ることができる。
セスの低温化を行うことにより、高性能な半導体装置の
製造方法を実現する。 【解決手段】 シリコン基板１に酸化シリコン２で素子
分離し、ｎ型ウェル３、ｐ型ウェル４上にそれぞれソ−
ス・ドレイン５、ソ−ス・ドレイン６を形成する。その
上に金属原子の５０ｎｍ程度の膜をスパッタ蒸着し、急
速加熱アニ−ル処理により選択的にソ−ス・ドレインの
シリコン基板露出部に金属シリサイド１０を形成する。
アニ−ル処理中に原子状水素１２等を照射することによ
り、シリコンと金属のシリサイド化反応を低温化するこ
とができ、金属シリサイド１０のクリーニングも同時に
行うことができる。 【効果】 半導体装置の高速化、高集積化に好適な半導
体装置の製造方法を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に半導体装置の製造過程における金属配
線等のクリーニングに好適な半導体装置の製造方法に関
する。
方法に係り、特に半導体装置の製造過程における金属配
線等のクリーニングに好適な半導体装置の製造方法に関
する。
【０００２】
【従来の技術】半導体装置には従来からアルミ配線が主
に使用されているが、低抵抗やエレクトロマイグレショ
ン耐性の要求から、現在、研究レベルにおいて銅配線の
埋め込み技術として次のものが検討されている。銅配線
では、リフロ−スパッタ法と有機金属化学気相成長法の
２つが使用されている。前者は水素ガス雰囲気中で４０
０〜５００℃の高温アニ−ルすることにより配線溝およ
び孔への金属埋め込みを行っている。後者はCu(hfac: h
exafluoro acetylacetone)2や(hfac)Cu(tmvs: trimethy
l-vinysilane)の有機金属を使用し、１２０〜４００℃
温度で配線溝および孔への金属埋め込みを行っている。
に使用されているが、低抵抗やエレクトロマイグレショ
ン耐性の要求から、現在、研究レベルにおいて銅配線の
埋め込み技術として次のものが検討されている。銅配線
では、リフロ−スパッタ法と有機金属化学気相成長法の
２つが使用されている。前者は水素ガス雰囲気中で４０
０〜５００℃の高温アニ−ルすることにより配線溝およ
び孔への金属埋め込みを行っている。後者はCu(hfac: h
exafluoro acetylacetone)2や(hfac)Cu(tmvs: trimethy
l-vinysilane)の有機金属を使用し、１２０〜４００℃
温度で配線溝および孔への金属埋め込みを行っている。
【０００３】
【発明が解決しようとする課題】上記従来技術では、多
層配線においてデバイスの微細化に伴って顕著になる配
線抵抗の増大は、電源線の電圧降下や信号遅延の原因と
なり、問題となっている。そのため、低抵抗化やエレク
トロンマイグレ−ション耐性の優れた銅等の配線材料が
必要となる。更に、将来、低誘電率を有する有機系の層
間絶縁膜を使用する場合、配線埋め込みの低温化や短時
間プロセスが必要になる。最も有力視されている銅配線
埋め込み技術では、リフロ−スパッタ法と有機金属化学
気相成長法の２つがあるが、前者は０．２マイクロメ−
タ−以下の細い溝や孔への埋め込み性が悪いという問題
がある。後者は埋め込み性は前者に比べ優れているが、
埋め込み時間が長く、できた配線の抵抗、エレクトロン
マイグレ−ション耐性が前者に比べ悪い。また、多層配
線を行う場合、各層間つまり素子−配線間もしくは配線
−配線間の接続部を無損傷で且つ低温、短時間にクリ−
ニングし、接続抵抗を低減させる必要がある。論理回路
デバイスの微細化に伴いゲ−トとソ−ス・ドレインの低
抵抗が重要になっており、ソ−ス・ドレイン上を低温で
シリサイド化する必要がある。
層配線においてデバイスの微細化に伴って顕著になる配
線抵抗の増大は、電源線の電圧降下や信号遅延の原因と
なり、問題となっている。そのため、低抵抗化やエレク
トロンマイグレ−ション耐性の優れた銅等の配線材料が
必要となる。更に、将来、低誘電率を有する有機系の層
間絶縁膜を使用する場合、配線埋め込みの低温化や短時
間プロセスが必要になる。最も有力視されている銅配線
埋め込み技術では、リフロ−スパッタ法と有機金属化学
気相成長法の２つがあるが、前者は０．２マイクロメ−
タ−以下の細い溝や孔への埋め込み性が悪いという問題
がある。後者は埋め込み性は前者に比べ優れているが、
埋め込み時間が長く、できた配線の抵抗、エレクトロン
マイグレ−ション耐性が前者に比べ悪い。また、多層配
線を行う場合、各層間つまり素子−配線間もしくは配線
−配線間の接続部を無損傷で且つ低温、短時間にクリ−
ニングし、接続抵抗を低減させる必要がある。論理回路
デバイスの微細化に伴いゲ−トとソ−ス・ドレインの低
抵抗が重要になっており、ソ−ス・ドレイン上を低温で
シリサイド化する必要がある。
【０００４】本発明の目的は、上述のような金属配線埋
め込み技術における課題を解決し、高速、高集積化に対
応する半導体装置の製造方法を提供することにある。
め込み技術における課題を解決し、高速、高集積化に対
応する半導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】多層配線における各層間
の接続抵抗を低減させるために、活性ガスの雰囲気下で
無損傷で且つ低温、短時間にクリ−ニングすることによ
り、接続部の汚染物を除去し、結晶性を向上させること
ができる。活性ガスの雰囲気下は、例えば原子状水素、
酸素、塩素等のラジカルビ−ムや低速のイオンビ−ムを
照射することで得られる。金属配線形成における有機金
属化学気相成長法の埋め込み時間、配線抵抗やエレクト
ロンマイグレ−ション耐性を向上させるために金属埋め
込みと同時に原子状水素、酸素、塩素等のラジカルビ−
ムを照射することにより、金属配線中の不純物を除去
し、気相成長反応を促進させる。
の接続抵抗を低減させるために、活性ガスの雰囲気下で
無損傷で且つ低温、短時間にクリ−ニングすることによ
り、接続部の汚染物を除去し、結晶性を向上させること
ができる。活性ガスの雰囲気下は、例えば原子状水素、
酸素、塩素等のラジカルビ−ムや低速のイオンビ−ムを
照射することで得られる。金属配線形成における有機金
属化学気相成長法の埋め込み時間、配線抵抗やエレクト
ロンマイグレ−ション耐性を向上させるために金属埋め
込みと同時に原子状水素、酸素、塩素等のラジカルビ−
ムを照射することにより、金属配線中の不純物を除去
し、気相成長反応を促進させる。
【０００６】本発明によれば、原子状水素等が酸化膜や
炭素等の表面汚染物と直接反応し除去する効果があるた
め、表面や膜中の不純物混入による金属配線抵抗増大を
防ぐことができる。有機金属化学気相成長時に原子状水
素等を照射することにより有機金属の分解反応が促進さ
れ、細い溝や孔への埋め込み性を維持したまま、堆積速
度が向上する。一方、原子状水素によって金属のシリサ
イド化現象が促進され、サリサイドプロセスの低温化が
可能となる。
炭素等の表面汚染物と直接反応し除去する効果があるた
め、表面や膜中の不純物混入による金属配線抵抗増大を
防ぐことができる。有機金属化学気相成長時に原子状水
素等を照射することにより有機金属の分解反応が促進さ
れ、細い溝や孔への埋め込み性を維持したまま、堆積速
度が向上する。一方、原子状水素によって金属のシリサ
イド化現象が促進され、サリサイドプロセスの低温化が
可能となる。
【０００７】
【発明の実施の形態】以下に、本発明を実施例に基づき
詳細に説明する。
詳細に説明する。
【０００８】（実施例１）本実施例では原子状水素によ
る金属の低温シリサイド化技術について具体的に説明す
る。図１にその実施例を論理回路(例として、ＣＭＯＳ
ＦＥＴ)デバイス上で示した。シリコン基板１に酸化シ
リコン２で素子分離し、ｎ型ウェル３、ｐ型ウェル４上
にそれぞれｐ型拡散層のソ−ス・ドレイン５、ｎ型拡散
層のソ−ス・ドレイン６を形成している。その上にＴ
ｉ，Ｃｏ，Ｎｉ，Ｗ等の金属原子の５０ｎｍ程度の膜を
スパッタ蒸着し、急速加熱アニ−ル処理により選択的に
ソ−ス・ドレインのシリコン基板露出部に金属シリサイ
ド１０を形成する。アニ−ル処理中に原子状水素１２等
を照射することにより、シリコンと金属のシリサイド化
反応を低温化することができ、金属シリサイド１０のク
リーニングも同時に行うことができる。一例としてＴｉ
の場合を述べる。チタンシリサイド（TiSi2)は４００℃
程度で形成される高抵抗相（６０μΩ・ｃｍ）から８０
０℃程度で形成される低抵抗相（１３〜２０μΩ・ｃ
ｍ）からなり、一般に低抵抗相を使用する。しかしなが
ら、微細化に伴い低抵抗相への相転位温度が上昇し、高
温加熱時にシリサイドの凝集が起こり断線するという問
題点が現状技術ではある。しかし、原子状水素により約
２００℃、相転位温度を下げ、凝集を起こすこと無く結
晶性の良い低抵抗相を形成するができた。また、この原
子状水素のクリ−ニング効果により、シリサイド表面の
接続抵抗の上昇原因となる不純物を除去することが出来
た。ゲ−トは薄い酸化膜の上に形成され、ポリサイド
（poly-Si）７、ＷＮ系等のバリヤ膜８、Ｗ等の金属電
極９から構成される。バリヤ膜は急速加熱アニ−ル処理
時における接続抵抗増大となる金属電極とポリサイドの
シリサイド化反応を抑えるためのもので、原子状水素に
よりアニ−ル処理温度を低減することができるため、更
にバリヤ膜の薄膜化ができ、ゲ−トの抵抗も下げること
が出来た。原子状水素等のラジカルビ−ムはＥＣＲプラ
ズマ源、ＲＦプラズマ源や熱フィラメント方式により生
成した。ＥＣＲプラズマ源やＲＦプラズマ源は一つのソ
−ス源で大面積を照射することができるが、ラジカルビ
−ム以外にイオンや電子を同時に照射するのでダメ−ジ
に弱い材料が含まれる場合は熱フィラメント方式の方が
良い。また、熱フィラメント方式では水素ラジカルビ−
ムの並進エネルギ−が熱的に高く、同時に振動励起され
た水素分子を含むため、これらによる表面化学反応の増
幅効果もある。
る金属の低温シリサイド化技術について具体的に説明す
る。図１にその実施例を論理回路(例として、ＣＭＯＳ
ＦＥＴ)デバイス上で示した。シリコン基板１に酸化シ
リコン２で素子分離し、ｎ型ウェル３、ｐ型ウェル４上
にそれぞれｐ型拡散層のソ−ス・ドレイン５、ｎ型拡散
層のソ−ス・ドレイン６を形成している。その上にＴ
ｉ，Ｃｏ，Ｎｉ，Ｗ等の金属原子の５０ｎｍ程度の膜を
スパッタ蒸着し、急速加熱アニ−ル処理により選択的に
ソ−ス・ドレインのシリコン基板露出部に金属シリサイ
ド１０を形成する。アニ−ル処理中に原子状水素１２等
を照射することにより、シリコンと金属のシリサイド化
反応を低温化することができ、金属シリサイド１０のク
リーニングも同時に行うことができる。一例としてＴｉ
の場合を述べる。チタンシリサイド（TiSi2)は４００℃
程度で形成される高抵抗相（６０μΩ・ｃｍ）から８０
０℃程度で形成される低抵抗相（１３〜２０μΩ・ｃ
ｍ）からなり、一般に低抵抗相を使用する。しかしなが
ら、微細化に伴い低抵抗相への相転位温度が上昇し、高
温加熱時にシリサイドの凝集が起こり断線するという問
題点が現状技術ではある。しかし、原子状水素により約
２００℃、相転位温度を下げ、凝集を起こすこと無く結
晶性の良い低抵抗相を形成するができた。また、この原
子状水素のクリ−ニング効果により、シリサイド表面の
接続抵抗の上昇原因となる不純物を除去することが出来
た。ゲ−トは薄い酸化膜の上に形成され、ポリサイド
（poly-Si）７、ＷＮ系等のバリヤ膜８、Ｗ等の金属電
極９から構成される。バリヤ膜は急速加熱アニ−ル処理
時における接続抵抗増大となる金属電極とポリサイドの
シリサイド化反応を抑えるためのもので、原子状水素に
よりアニ−ル処理温度を低減することができるため、更
にバリヤ膜の薄膜化ができ、ゲ−トの抵抗も下げること
が出来た。原子状水素等のラジカルビ−ムはＥＣＲプラ
ズマ源、ＲＦプラズマ源や熱フィラメント方式により生
成した。ＥＣＲプラズマ源やＲＦプラズマ源は一つのソ
−ス源で大面積を照射することができるが、ラジカルビ
−ム以外にイオンや電子を同時に照射するのでダメ−ジ
に弱い材料が含まれる場合は熱フィラメント方式の方が
良い。また、熱フィラメント方式では水素ラジカルビ−
ムの並進エネルギ−が熱的に高く、同時に振動励起され
た水素分子を含むため、これらによる表面化学反応の増
幅効果もある。
【０００９】（実施例２）実施例１においては素子内お
よび素子−配線間の低温化、低抵抗化について述べた
が、多層配線形成時においても配線−配線間の低抵抗化
を実現することができる。その実施例を以下に述べる。
図１の素子に銅配線の多層配線を施すために図２に示す
絶縁層１３を形成し、エッチングプロセスにより配線溝
１４および接続孔１５を形成する。プロセス途中で大気
に曝すため酸化や窒化がおこり、その接続孔表面は酸化
膜等の薄い除去困難な不導体膜が形成され導電性が悪く
なるが、その後、真空中で２００℃以上の温度で原子状
水素等を真上から照射することにより、その不導体膜を
完全に除去することができた。２００℃以上の温度とし
た理由を図８により説明する。同図は、シリコン上に銅
を６００ｎｍ蒸着し、それによりできた膜に各アニ−ル
温度で５分間ラジカルビ−ムを照射した後、元素分析を
行った結果を示すものである。図のように２００℃以上
ではオ−ジュ微分強度比を極めて小さくできる、即ち上
記不導体をよく除去できるのである。
よび素子−配線間の低温化、低抵抗化について述べた
が、多層配線形成時においても配線−配線間の低抵抗化
を実現することができる。その実施例を以下に述べる。
図１の素子に銅配線の多層配線を施すために図２に示す
絶縁層１３を形成し、エッチングプロセスにより配線溝
１４および接続孔１５を形成する。プロセス途中で大気
に曝すため酸化や窒化がおこり、その接続孔表面は酸化
膜等の薄い除去困難な不導体膜が形成され導電性が悪く
なるが、その後、真空中で２００℃以上の温度で原子状
水素等を真上から照射することにより、その不導体膜を
完全に除去することができた。２００℃以上の温度とし
た理由を図８により説明する。同図は、シリコン上に銅
を６００ｎｍ蒸着し、それによりできた膜に各アニ−ル
温度で５分間ラジカルビ−ムを照射した後、元素分析を
行った結果を示すものである。図のように２００℃以上
ではオ−ジュ微分強度比を極めて小さくできる、即ち上
記不導体をよく除去できるのである。
【００１０】次に素子内への銅の拡散を防ぐためのバリ
ヤ膜１６を形成する。図３にその断面図を示す。本実施
例ではバリヤ膜としてＴｉＮの薄膜を使用した。銅の拡
散を防ぐ他のＴｉＷ，Ｔａ，ＷＮ等の高融点金属やＳｉ
Ｎ等の窒化膜を使用してもこれと同様な効果が得られ
た。その後、配線溝および接続孔へ銅の埋め込みを行っ
た。図４に埋め込み後の断面図を示す。銅の埋め込み
は、スパッタリフロ−法と有機金属化学気相成長法を使
用した。前者は溝や孔のアスペクト比（深さと幅の比：
深さ／幅）が小さい場合（＜５）、又は早い堆積速度が
必要な場合に使用し、後者はアスペクト比が高い場合に
適用した。この二つの埋め込み法を組み合わせて、５０
ｎｍスケ−ルの半導体プロセスまで対応できることを確
認した。
ヤ膜１６を形成する。図３にその断面図を示す。本実施
例ではバリヤ膜としてＴｉＮの薄膜を使用した。銅の拡
散を防ぐ他のＴｉＷ，Ｔａ，ＷＮ等の高融点金属やＳｉ
Ｎ等の窒化膜を使用してもこれと同様な効果が得られ
た。その後、配線溝および接続孔へ銅の埋め込みを行っ
た。図４に埋め込み後の断面図を示す。銅の埋め込み
は、スパッタリフロ−法と有機金属化学気相成長法を使
用した。前者は溝や孔のアスペクト比（深さと幅の比：
深さ／幅）が小さい場合（＜５）、又は早い堆積速度が
必要な場合に使用し、後者はアスペクト比が高い場合に
適用した。この二つの埋め込み法を組み合わせて、５０
ｎｍスケ−ルの半導体プロセスまで対応できることを確
認した。
【００１１】それぞれの埋め込み法について以下に説明
する。スパッタリフロ−法では銅をスパッタ蒸着により
薄膜を着ける。しかし、スパッタだけでは完全に溝や孔
に埋め込みできないため、その後、アニ−ル処理を施
し、銅の埋め込み（リフロ−）を行う。このアニ−ル処
理中、原子状水素を照射することにより、銅原子の表面
拡散を増大させ、低温化、高堆積化を実現出来た。ま
た、この低温化により、この絶縁層に低誘電率絶縁材料
を使用することが可能となった。他方、有機金属化学気
相成長法ではCu(hfac: hexafluoro acetylacetone)2や
(hfac)Cu(tmvs: trimethylvinysilane)の有機金属ソ−
スを使用し、それぞれ次の反応式で気相成長する。
する。スパッタリフロ−法では銅をスパッタ蒸着により
薄膜を着ける。しかし、スパッタだけでは完全に溝や孔
に埋め込みできないため、その後、アニ−ル処理を施
し、銅の埋め込み（リフロ−）を行う。このアニ−ル処
理中、原子状水素を照射することにより、銅原子の表面
拡散を増大させ、低温化、高堆積化を実現出来た。ま
た、この低温化により、この絶縁層に低誘電率絶縁材料
を使用することが可能となった。他方、有機金属化学気
相成長法ではCu(hfac: hexafluoro acetylacetone)2や
(hfac)Cu(tmvs: trimethylvinysilane)の有機金属ソ−
スを使用し、それぞれ次の反応式で気相成長する。
【００１２】 Cu(hfac)2＋H2→Cu＋2H(hfac) (1) 2(hfac)Cu(tmvs)→Cu＋Cu(hfac)2＋2(tmvs) (2) (1)の場合２５０〜４００℃、(2)で１２０〜２５０℃の
成膜温度で形成されるが、膜中に炭素、フッ素、水素等
の不純物が多く取り込まれ、比抵抗やエレクトロマイグ
レ−ション耐性がスパッタリフロ−法と比較し悪くなっ
てしまう問題点があった。本実施例では気相成長中に原
子状水素(H)、酸素(O)、塩素(Cl)等を照射し、(1)式の
水素分子(H2)よりも反応性の高い原子状水素により、成
膜温度の低温化、高堆積化を実現することができ、更
に、不純物の除去も成膜中に原子状水素等によって同時
に行うことにより、低抵抗化やエレクトロマイグレ−シ
ョン耐性を向上させることが出来た。
成膜温度で形成されるが、膜中に炭素、フッ素、水素等
の不純物が多く取り込まれ、比抵抗やエレクトロマイグ
レ−ション耐性がスパッタリフロ−法と比較し悪くなっ
てしまう問題点があった。本実施例では気相成長中に原
子状水素(H)、酸素(O)、塩素(Cl)等を照射し、(1)式の
水素分子(H2)よりも反応性の高い原子状水素により、成
膜温度の低温化、高堆積化を実現することができ、更
に、不純物の除去も成膜中に原子状水素等によって同時
に行うことにより、低抵抗化やエレクトロマイグレ−シ
ョン耐性を向上させることが出来た。
【００１３】銅の埋め込み後、科学的機械研磨（ＣＭ
Ｐ：Chemical Mechanical Polishing）技術により、金
属膜と絶縁膜を同時に除去、平坦化を行う。その断面を
図５に示す。ＣＭＰは、大気中で過酸化水素水とグリシ
ンの研磨剤を使用するため、研磨後の表面は酸化膜等の
除去困難な不導体膜で覆われるため、金属膜上では導電
性が悪く、絶縁膜上では絶縁破壊の原因となる汚染物が
着いてしまう。本実施例ではＣＭＰ処理後、真空中にお
いて２００℃以上の基板温度で原子状水素(H)、酸素
(O)、塩素(Cl)等を照射し、これらの不導体膜を完全に
除去出来た。その後、銅の絶縁層への拡散を低減するた
め、原子状酸素を照射し、銅表面に酸化膜を形成した。
これに図２〜図５で説明した手法を用いて、多層配線を
形成した。図６にその実施例を示す。図５の処理後、絶
縁層１８に配線溝、接続孔を作成し、接続部分を絶縁層
１３の層で行ったことと同様に、原子状水素等により酸
化膜を除去し、バリヤ膜１６を形成し、銅の埋め込みを
行った。同様にして上部の層間絶縁層１９、２０も配線
形成を行い、最上部に保護用の絶縁膜をつけることによ
り多層配線を構築した。従来技術では層数が増加するに
従い接続部分の抵抗増大の効果は大きくなり遅延時間等
が問題になるが、本実施例では、接合部分の低抵抗化を
実現し、更に、各プロセス温度の低温化を行うことによ
り有機材料系の低誘電率層間絶縁膜の使用ができるよう
になった。これにより、高性能デバイスを実現すること
が可能となった。本実施例では、ロ−カル配線に絶縁層
１３、１８の下部２層を使い配線容量低減のために配線
膜厚を薄くし低誘電率層間絶縁膜を用いた。一方、クロ
ック等のグロ−バル配線には上部２層を使い配線ＲＣ遅
延を低減し、高許容電流（＞１ＭＡ／ｃｍ2）を実現す
るために厚膜幅広銅配線を使用することにより、高性能
デバイスの実現を可能とした。また、本実施例では高速
論理回路（ロジックＬＳＩ）の例で説明したが、大容量
メモリ（ＤＲＡＭ）も同様に本提案手法により実現する
ことができる。更にロジックＬＳＩとＤＲＡＭを混載し
た素子を形成することにより、１つの素子上にシステム
を構築することが可能となった。本実施例では、銅材料
について述べたが、他のアルミ、銀、金、白金、タング
ステン、タンタル、チタン等の金属、もしくは合金につ
いても同じ効果が見られた。
Ｐ：Chemical Mechanical Polishing）技術により、金
属膜と絶縁膜を同時に除去、平坦化を行う。その断面を
図５に示す。ＣＭＰは、大気中で過酸化水素水とグリシ
ンの研磨剤を使用するため、研磨後の表面は酸化膜等の
除去困難な不導体膜で覆われるため、金属膜上では導電
性が悪く、絶縁膜上では絶縁破壊の原因となる汚染物が
着いてしまう。本実施例ではＣＭＰ処理後、真空中にお
いて２００℃以上の基板温度で原子状水素(H)、酸素
(O)、塩素(Cl)等を照射し、これらの不導体膜を完全に
除去出来た。その後、銅の絶縁層への拡散を低減するた
め、原子状酸素を照射し、銅表面に酸化膜を形成した。
これに図２〜図５で説明した手法を用いて、多層配線を
形成した。図６にその実施例を示す。図５の処理後、絶
縁層１８に配線溝、接続孔を作成し、接続部分を絶縁層
１３の層で行ったことと同様に、原子状水素等により酸
化膜を除去し、バリヤ膜１６を形成し、銅の埋め込みを
行った。同様にして上部の層間絶縁層１９、２０も配線
形成を行い、最上部に保護用の絶縁膜をつけることによ
り多層配線を構築した。従来技術では層数が増加するに
従い接続部分の抵抗増大の効果は大きくなり遅延時間等
が問題になるが、本実施例では、接合部分の低抵抗化を
実現し、更に、各プロセス温度の低温化を行うことによ
り有機材料系の低誘電率層間絶縁膜の使用ができるよう
になった。これにより、高性能デバイスを実現すること
が可能となった。本実施例では、ロ−カル配線に絶縁層
１３、１８の下部２層を使い配線容量低減のために配線
膜厚を薄くし低誘電率層間絶縁膜を用いた。一方、クロ
ック等のグロ−バル配線には上部２層を使い配線ＲＣ遅
延を低減し、高許容電流（＞１ＭＡ／ｃｍ2）を実現す
るために厚膜幅広銅配線を使用することにより、高性能
デバイスの実現を可能とした。また、本実施例では高速
論理回路（ロジックＬＳＩ）の例で説明したが、大容量
メモリ（ＤＲＡＭ）も同様に本提案手法により実現する
ことができる。更にロジックＬＳＩとＤＲＡＭを混載し
た素子を形成することにより、１つの素子上にシステム
を構築することが可能となった。本実施例では、銅材料
について述べたが、他のアルミ、銀、金、白金、タング
ステン、タンタル、チタン等の金属、もしくは合金につ
いても同じ効果が見られた。
【００１４】（実施例３）本実施例では接合部分の清浄
化と平坦化技術を利用し、素子同志を接合させて集積度
の向上を計る例を示す。図７にその実施例を示す。実施
例２で作成した図６の素子で最上層の配線回路の保護用
絶縁膜を形成する前に、真空内で２００℃以上の温度で
原子状水素(H)、酸素(O)、塩素(Cl)等を照射し、接合部
分２１を活性化し、２つの素子を張り合わせることによ
り、接着材なしに機械的強度を保った高集積素子を作製
することが出来た。本実施例では最上層の配線回路は、
クロック、電源等のグロ−バル配線として使用している
ため、２つの素子で共通に使用でき、配線数の低減を計
ることが出来た。また、これらの配線寸法は数十〜数百
μｍサイズであるので、張り合わせ精度は現状の技術で
十分にできる範囲である。図７ではロジックＬＳＩ同志
の集積化であるが、ロジックＬＳＩとＤＲＡＭの張り合
わせにより、１つの素子上に高集積度のシステムを構築
することが可能となった。本手法は、その他の組合せも
可能であるため、回路設計の自由度を向上できる。
化と平坦化技術を利用し、素子同志を接合させて集積度
の向上を計る例を示す。図７にその実施例を示す。実施
例２で作成した図６の素子で最上層の配線回路の保護用
絶縁膜を形成する前に、真空内で２００℃以上の温度で
原子状水素(H)、酸素(O)、塩素(Cl)等を照射し、接合部
分２１を活性化し、２つの素子を張り合わせることによ
り、接着材なしに機械的強度を保った高集積素子を作製
することが出来た。本実施例では最上層の配線回路は、
クロック、電源等のグロ−バル配線として使用している
ため、２つの素子で共通に使用でき、配線数の低減を計
ることが出来た。また、これらの配線寸法は数十〜数百
μｍサイズであるので、張り合わせ精度は現状の技術で
十分にできる範囲である。図７ではロジックＬＳＩ同志
の集積化であるが、ロジックＬＳＩとＤＲＡＭの張り合
わせにより、１つの素子上に高集積度のシステムを構築
することが可能となった。本手法は、その他の組合せも
可能であるため、回路設計の自由度を向上できる。
【００１５】
【発明の効果】従来技術では多層配線における接続部分
の抵抗増加による遅延時間の問題等については考慮され
ておらず、これらの要求に対応するプロセス技術は開発
されていない。本発明では従来の水素分子より反応効率
が３桁高い水素原子等のラジカル原子を用い、表面での
還元や拡散反応等の化学反応を利用した理想的なもので
ある。銅材料に限らず他の金属材料などにも利用でき
る。また、本発明は今後の低温化、低損傷プロセスに対
応し、新材料の適用も可能としたものである。本発明の
適用によって、ギガビット級ＬＳＩプロセス技術開発の
進展や表面反応利用の新分野の構築が期待される。
の抵抗増加による遅延時間の問題等については考慮され
ておらず、これらの要求に対応するプロセス技術は開発
されていない。本発明では従来の水素分子より反応効率
が３桁高い水素原子等のラジカル原子を用い、表面での
還元や拡散反応等の化学反応を利用した理想的なもので
ある。銅材料に限らず他の金属材料などにも利用でき
る。また、本発明は今後の低温化、低損傷プロセスに対
応し、新材料の適用も可能としたものである。本発明の
適用によって、ギガビット級ＬＳＩプロセス技術開発の
進展や表面反応利用の新分野の構築が期待される。
【図１】原子状水素等のラジカルビ−ムによるソ−ス・
ドレインのシリサイドプロセスの低温化を説明するため
の断面図である。
ドレインのシリサイドプロセスの低温化を説明するため
の断面図である。
【図２】多層配線における配線溝および接続孔の形成方
法を示すための概略構成図である。
法を示すための概略構成図である。
【図３】銅の素子内への拡散を防ぐためのバリヤ膜の断
面図である。
面図である。
【図４】銅等の金属原子の配線溝および接続孔埋め込み
後の断面図である。
後の断面図である。
【図５】ＣＭＰ処理後の配線構成を示す断面図である。
【図６】多層配線形成時のロジックＬＳＩのデバイス構
造を示す断面図である。
造を示す断面図である。
【図７】ロジックＬＳＩの張り合わせ技術による高集積
化を説明するためのデバイス構造を示す断面図である。
化を説明するためのデバイス構造を示す断面図である。
【図８】アニ−ル温度とオ−ジュ微分強度比の関係を示
す図である。
す図である。
１ シリコン基板，２ 素子分離用酸化シリコン，３
ｎ型ウェル，４ ｐ型ウェル，５ ｐ型拡散層のソ−ス
・ドレイン，６ ｎ型拡散層のソ−ス・ドレイン，７
ポリサイド，８ バリヤ膜，９ 金属電極，１０ シリ
サイド，１１ 絶縁膜，１２ 原子状水素，１３ 層間
絶縁膜，１４ 配線溝，１５ 接続孔，１６ 拡散防止
バリヤ膜，１７ 銅等の配線材料，１８ 層間絶縁膜，
１９ 層間絶縁膜，２０ 層間絶縁膜，２１ 接合部
分。
ｎ型ウェル，４ ｐ型ウェル，５ ｐ型拡散層のソ−ス
・ドレイン，６ ｎ型拡散層のソ−ス・ドレイン，７
ポリサイド，８ バリヤ膜，９ 金属電極，１０ シリ
サイド，１１ 絶縁膜，１２ 原子状水素，１３ 層間
絶縁膜，１４ 配線溝，１５ 接続孔，１６ 拡散防止
バリヤ膜，１７ 銅等の配線材料，１８ 層間絶縁膜，
１９ 層間絶縁膜，２０ 層間絶縁膜，２１ 接合部
分。
Claims (7)
- 【請求項１】半導体膜を形成する工程と上記半導体膜上
に金属膜を形成する工程とを含む半導体装置の製造方法
であって、上記金属膜を活性ガス雰囲気下でクリーニン
グする工程を有することを特徴とする半導体装置の製造
方法。 - 【請求項２】上記活性ガスは、原子状水素、酸素、塩素
等のラジカルビ−ム又はイオンビ−ムであることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】上記金属膜は有機金属化学気相成長法によ
り形成されたものであることを特徴とする請求項１又は
２記載の半導体装置の製造方法。 - 【請求項４】上記金属膜は半導体素子間を結ぶ金属配線
であることを特徴とする請求項１、２又は３記載の半導
体装置の製造方法。 - 【請求項５】シリコン基板上に金属膜を蒸着しアニ−ル
処理を行うことにより金属シリサイドを形成する工程を
含む半導体装置の製造方法であって、上記アニ−ル処理
中に上記金属膜にラジカルビ−ム又はイオンビ−ムを照
射する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項６】上記金属シリサイド上に絶縁層を形成する
工程と、上記絶縁層をエッチングすることにより上記金
属シリサイドとの接続孔を形成する工程と、上記接続孔
にラジカルビ−ム又はイオンビ−ムを照射する工程とを
含むことを特徴とする請求項５記載の半導体装置の製造
方法。 - 【請求項７】上記接続孔に金属を埋め込む工程と、上記
埋め込んだ金属を平坦化する工程と、上記平坦化した金
属にラジカルビ−ム又はイオンビ−ムを照射する工程と
を含むことを特徴とする請求項６記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23613996A JPH1083980A (ja) | 1996-09-06 | 1996-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23613996A JPH1083980A (ja) | 1996-09-06 | 1996-09-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083980A true JPH1083980A (ja) | 1998-03-31 |
Family
ID=16996343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23613996A Pending JPH1083980A (ja) | 1996-09-06 | 1996-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1083980A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6500720B2 (en) | 2001-03-22 | 2002-12-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| KR100438163B1 (ko) * | 2000-07-05 | 2004-07-01 | 가부시끼가이샤 도시바 | 반도체 장치 및 그의 제조방법 |
| KR100773615B1 (ko) * | 1999-04-13 | 2007-11-05 | 오끼 덴끼 고오교 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| JP4972257B2 (ja) * | 1999-06-01 | 2012-07-11 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-09-06 JP JP23613996A patent/JPH1083980A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100773615B1 (ko) * | 1999-04-13 | 2007-11-05 | 오끼 덴끼 고오교 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| JP4972257B2 (ja) * | 1999-06-01 | 2012-07-11 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| KR100438163B1 (ko) * | 2000-07-05 | 2004-07-01 | 가부시끼가이샤 도시바 | 반도체 장치 및 그의 제조방법 |
| US6500720B2 (en) | 2001-03-22 | 2002-12-31 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
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