JP2002016248A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 ポリメタルゲート電極に熱処理を施してもゲ
ート電極のシート抵抗の上昇を防ぐことができ、ゲート
電極を微細化し得る半導体装置の製造方法および半導体
装置を提供する。 【解決手段】 半導体基板１の表面上にゲート絶縁膜２
を介して多結晶質または非晶質のシリコン膜３ｐを成膜
する。このシリコン膜３ｐの表面は外気に曝されるため
その表面に自然酸化膜９が生成される。またそのシリコ
ン膜３ｐの上に前記自然酸化膜９を介して、還元性金属
原子を添加された金属窒化物からなるバリア膜４ｐが形
成される。バリア膜４ｐの上に金属膜５ｐを形成し、こ
の金属膜５ｐの上にバリア膜６ｐと絶縁膜７を順次堆積
する。こうして堆積されたゲート電極８ｐに熱処理を施
すと、還元性金属原子で自然酸化膜９が還元されて消滅
すると共に、バリア膜４ｐにおいて熱分解した金属窒化
物の窒素原子と前記還元性金属原子とが反応してバリア
メタルが形成される。
ート電極のシート抵抗の上昇を防ぐことができ、ゲート
電極を微細化し得る半導体装置の製造方法および半導体
装置を提供する。 【解決手段】 半導体基板１の表面上にゲート絶縁膜２
を介して多結晶質または非晶質のシリコン膜３ｐを成膜
する。このシリコン膜３ｐの表面は外気に曝されるため
その表面に自然酸化膜９が生成される。またそのシリコ
ン膜３ｐの上に前記自然酸化膜９を介して、還元性金属
原子を添加された金属窒化物からなるバリア膜４ｐが形
成される。バリア膜４ｐの上に金属膜５ｐを形成し、こ
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する。こうして堆積されたゲート電極８ｐに熱処理を施
すと、還元性金属原子で自然酸化膜９が還元されて消滅
すると共に、バリア膜４ｐにおいて熱分解した金属窒化
物の窒素原子と前記還元性金属原子とが反応してバリア
メタルが形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ（Metal-Ox
ide-Semiconductor）構造を有する電界効果トランジス
タ（Field effect transistor;FET）などの半導体装置
のゲート電極の構造に関する。
ide-Semiconductor）構造を有する電界効果トランジス
タ（Field effect transistor;FET）などの半導体装置
のゲート電極の構造に関する。
【０００２】
【従来の技術】近年、ＭＯＳ構造を有する電界効果トラ
ンジスタ（以下、ＭＯＳＦＥＴと呼ぶ。）の微細化が進
行している。これに伴い、例えばゲート電極の長さであ
るゲート長が短くなるにつれてゲート電極の細線抵抗や
コンタクト抵抗が大きくなるという問題が生じている。
その細線抵抗やコンタクト抵抗が大きくなると、回路動
作速度が遅延するという問題の他に、ＤＲＡＭ（Dynami
c Random-Access Memory）などのメモリでは一本のワー
ド線を共有できるメモリセルの数が減少し、ワード線の
分割数が増えると同時に周辺回路の数も増え、チップ面
積が大きくなるという問題が生じる。チップ面積が大き
くなると、ウェハ一枚当たりの理論チップ数が低減する
ため生産コストが高くなり、チップの価格競争力が低下
してしまう。したがって、前記の細線抵抗やコンタクト
抵抗を低減することは、半導体装置の微細化を実現さ
せ、チップ面積を削減することにつながるため、半導体
事業上重要な開発項目である。
ンジスタ（以下、ＭＯＳＦＥＴと呼ぶ。）の微細化が進
行している。これに伴い、例えばゲート電極の長さであ
るゲート長が短くなるにつれてゲート電極の細線抵抗や
コンタクト抵抗が大きくなるという問題が生じている。
その細線抵抗やコンタクト抵抗が大きくなると、回路動
作速度が遅延するという問題の他に、ＤＲＡＭ（Dynami
c Random-Access Memory）などのメモリでは一本のワー
ド線を共有できるメモリセルの数が減少し、ワード線の
分割数が増えると同時に周辺回路の数も増え、チップ面
積が大きくなるという問題が生じる。チップ面積が大き
くなると、ウェハ一枚当たりの理論チップ数が低減する
ため生産コストが高くなり、チップの価格競争力が低下
してしまう。したがって、前記の細線抵抗やコンタクト
抵抗を低減することは、半導体装置の微細化を実現さ
せ、チップ面積を削減することにつながるため、半導体
事業上重要な開発項目である。
【０００３】従来のＭＯＳＦＥＴのゲート電極として
は、不純物元素を高濃度に添加したポリシリコンのみの
単層電極や、ＷＳｉx（ｘ＝２．４〜２．８）／ポリシ
リコン構造もしくはＣｏＳｉ2／ポリシリコン構造に代
表される、ゲート抵抗が比較的小さい金属シリサイド／
ポリシリコン構造を有する多層電極が使用されている。
しかしながら、このような従来構造のゲート電極は、例
えば０．１２μｍ以下の微細パターンを有するトランジ
スタのゲート電極に使用することが難しい。これは、ゲ
ート電極を微細化するとその細線抵抗やコンタクト抵抗
が過大となるからである。
は、不純物元素を高濃度に添加したポリシリコンのみの
単層電極や、ＷＳｉx（ｘ＝２．４〜２．８）／ポリシ
リコン構造もしくはＣｏＳｉ2／ポリシリコン構造に代
表される、ゲート抵抗が比較的小さい金属シリサイド／
ポリシリコン構造を有する多層電極が使用されている。
しかしながら、このような従来構造のゲート電極は、例
えば０．１２μｍ以下の微細パターンを有するトランジ
スタのゲート電極に使用することが難しい。これは、ゲ
ート電極を微細化するとその細線抵抗やコンタクト抵抗
が過大となるからである。
【０００４】そこで、従来のゲート電極よりも低い抵抗
をもつポリメタルゲート電極が注目されている。一般的
なポリメタルゲート電極は、例えば特開平１１−２３３
４５１号公報に開示されている。
をもつポリメタルゲート電極が注目されている。一般的
なポリメタルゲート電極は、例えば特開平１１−２３３
４５１号公報に開示されている。
【０００５】図２１は、従来のポリメタルゲート電極の
断面構造を示す模式図である。ゲート電極１０６は、シ
リコン基板１００の主表面上にゲート絶縁膜１０１を介
して、ポリシリコン膜１０２、バリアメタル膜１０３、
金属膜１０４および絶縁膜１０５を順次堆積して構成さ
れる。バリアメタル膜１０３は窒化タングステン（Ｗ
Ｎ）や窒化チタン（ＴｉＮ）などからなり、金属膜１０
４はタングステンなどからなる。またポリシリコン膜１
０２には不純物元素が高濃度にドープされており、この
不純物元素としては、ＮＭＯＳＦＥＴ（ｎチャンネル型
ＭＯＳＦＥＴ）を作製する場合、リンや砒素などのｎ型
ドーパント、ＰＭＯＳＦＥＴ（ｐチャンネル型ＭＯＳＦ
ＥＴ）を作製する場合、ボロンやインジウムなどのｐ型
ドーパントが採用される。ポリメタルゲート電極構造
は、このような金属膜／バリアメタル膜／ポリシリコン
膜の３層構造を意味している。ポリシリコン膜１０２と
金属膜１０４との間にバリアメタル膜１０３が介在しな
いと、ゲート電極１０６を堆積後このゲート電極を熱処
理したときに、ポリシリコン膜１０２から熱拡散したポ
リシリコンと金属膜１０４の金属原子とが反応して金属
シリサイドを形成し、ゲート電極１０６の抵抗が上昇す
るという問題が生ずる。
断面構造を示す模式図である。ゲート電極１０６は、シ
リコン基板１００の主表面上にゲート絶縁膜１０１を介
して、ポリシリコン膜１０２、バリアメタル膜１０３、
金属膜１０４および絶縁膜１０５を順次堆積して構成さ
れる。バリアメタル膜１０３は窒化タングステン（Ｗ
Ｎ）や窒化チタン（ＴｉＮ）などからなり、金属膜１０
４はタングステンなどからなる。またポリシリコン膜１
０２には不純物元素が高濃度にドープされており、この
不純物元素としては、ＮＭＯＳＦＥＴ（ｎチャンネル型
ＭＯＳＦＥＴ）を作製する場合、リンや砒素などのｎ型
ドーパント、ＰＭＯＳＦＥＴ（ｐチャンネル型ＭＯＳＦ
ＥＴ）を作製する場合、ボロンやインジウムなどのｐ型
ドーパントが採用される。ポリメタルゲート電極構造
は、このような金属膜／バリアメタル膜／ポリシリコン
膜の３層構造を意味している。ポリシリコン膜１０２と
金属膜１０４との間にバリアメタル膜１０３が介在しな
いと、ゲート電極１０６を堆積後このゲート電極を熱処
理したときに、ポリシリコン膜１０２から熱拡散したポ
リシリコンと金属膜１０４の金属原子とが反応して金属
シリサイドを形成し、ゲート電極１０６の抵抗が上昇す
るという問題が生ずる。
【０００６】このようなポリメタルゲート電極の第１の
従来例として、金属膜１０４としてＷ、バリアメタル膜
１０３としてＷＮxを用いた例を挙げ、ポリシリコン膜
１０２、バリアメタル膜１０３および金属膜１０４に含
まれる各種元素の濃度分布を図２２，２３に示す。図２
２，２３は、図２１に示すＡ１−Ａ２線方向の濃度分布
を示しており、図２２は、ポリシリコン膜１０２、バリ
アメタル膜１０３および金属膜１０４を堆積した直後の
グラフ、図２３は後工程でゲート電極１０６を熱処理し
た後のグラフである。図２２，２３の中で横軸は距離、
縦軸は単位立方センチメートル当たりの原子数の対数ス
ケールの値を示している。尚、熱処理としては１０００
℃のＲＴＡ（Rapid Thermal Annealing；短時間アニー
ル）が実行された。
従来例として、金属膜１０４としてＷ、バリアメタル膜
１０３としてＷＮxを用いた例を挙げ、ポリシリコン膜
１０２、バリアメタル膜１０３および金属膜１０４に含
まれる各種元素の濃度分布を図２２，２３に示す。図２
２，２３は、図２１に示すＡ１−Ａ２線方向の濃度分布
を示しており、図２２は、ポリシリコン膜１０２、バリ
アメタル膜１０３および金属膜１０４を堆積した直後の
グラフ、図２３は後工程でゲート電極１０６を熱処理し
た後のグラフである。図２２，２３の中で横軸は距離、
縦軸は単位立方センチメートル当たりの原子数の対数ス
ケールの値を示している。尚、熱処理としては１０００
℃のＲＴＡ（Rapid Thermal Annealing；短時間アニー
ル）が実行された。
【０００７】図２２によれば、熱処理前ではバリアメタ
ル膜１０３において窒素原子（Ｎ）とタングステン原子
（Ｗ）は略一様に分布している。他方、熱処理後では、
図２３に示すように、バリアメタル膜１０３中の窒化タ
ングステン（ＷＮx）はＲＴＡによりタングステン原子
（Ｗ）と窒素原子（Ｎ）とに分解し、その窒素原子の一
部は窒素分子となって蒸発し、他の一部は金属膜１０４
側へ偏析（Segregation）し、更に他の一部はＷ2Ｎを形
成する。Ｗ2ＮはＷＮxよりも低抵抗の導電体である。ま
た図２３に示すようにシリコン原子（Ｓｉ）の濃度分布
は、熱処理でバリアメタル膜１０３の中へシフトしてお
り、ポリシリコン膜１０２からバリアメタル膜１０３中
へシリコン原子が拡散していることが分かる。よって、
バリアメタル膜１０３において、拡散したＳｉとＷやＮ
とが反応し、窒化シリコン（ＳｉＮ）やＷＳｉＮなどの
絶縁物、高融点金属（Ｗ，Ｍｏなど）と比べると高抵抗
のタングステンシリサイド（ＷＳｉx）が形成されると
考えられる。このため、バリアメタル膜１０３の抵抗
（シート抵抗およびコンタクト抵抗）が高くなるという
可能性がある。
ル膜１０３において窒素原子（Ｎ）とタングステン原子
（Ｗ）は略一様に分布している。他方、熱処理後では、
図２３に示すように、バリアメタル膜１０３中の窒化タ
ングステン（ＷＮx）はＲＴＡによりタングステン原子
（Ｗ）と窒素原子（Ｎ）とに分解し、その窒素原子の一
部は窒素分子となって蒸発し、他の一部は金属膜１０４
側へ偏析（Segregation）し、更に他の一部はＷ2Ｎを形
成する。Ｗ2ＮはＷＮxよりも低抵抗の導電体である。ま
た図２３に示すようにシリコン原子（Ｓｉ）の濃度分布
は、熱処理でバリアメタル膜１０３の中へシフトしてお
り、ポリシリコン膜１０２からバリアメタル膜１０３中
へシリコン原子が拡散していることが分かる。よって、
バリアメタル膜１０３において、拡散したＳｉとＷやＮ
とが反応し、窒化シリコン（ＳｉＮ）やＷＳｉＮなどの
絶縁物、高融点金属（Ｗ，Ｍｏなど）と比べると高抵抗
のタングステンシリサイド（ＷＳｉx）が形成されると
考えられる。このため、バリアメタル膜１０３の抵抗
（シート抵抗およびコンタクト抵抗）が高くなるという
可能性がある。
【０００８】また、ポリメタルゲート電極の第２の従来
例として、金属膜１０４にＷ、バリアメタル膜１０３に
ＴｉＮ／Ｔｉの２層を用いた例も提案されている。従来
の製造工程では、通常、シリコン基板１００の全面上に
ゲート絶縁膜１０１を介して、ポリシリコン膜１０２、
バリアメタル膜１０３および金属膜１０４を堆積した
後、窒化シリコンや酸窒化シリコンなどの絶縁膜１０５
を堆積し、次いでフォトリソグラフィを用いた異方性エ
ッチングによりゲート電極１０６が形成される。
例として、金属膜１０４にＷ、バリアメタル膜１０３に
ＴｉＮ／Ｔｉの２層を用いた例も提案されている。従来
の製造工程では、通常、シリコン基板１００の全面上に
ゲート絶縁膜１０１を介して、ポリシリコン膜１０２、
バリアメタル膜１０３および金属膜１０４を堆積した
後、窒化シリコンや酸窒化シリコンなどの絶縁膜１０５
を堆積し、次いでフォトリソグラフィを用いた異方性エ
ッチングによりゲート電極１０６が形成される。
【０００９】更に、前記異方性エッチングを実行した時
の損傷を回復するために、希釈された酸素雰囲気中で高
温熱処理を施すことによりゲート電極１０６の側壁に酸
化膜が形成される。この高温熱処理時に、バリアメタル
膜１０３においてチタンとポリシリコンとが反応して金
属シリサイド（ＴｉＳｉx）を形成する。この金属シリ
サイドは、前記高温熱処理時にポリシリコン膜１０２中
を拡散してゲート絶縁膜１０１に達し、ゲート絶縁膜１
０１の絶縁特性を著しく劣化させる問題や、ゲート絶縁
膜１０１まで達しないまでもポリシリコン膜１０２中で
結晶粒を形成して析出するためポリシリコン膜１０２の
抵抗が極めて高くなるという問題を引き起こす。
の損傷を回復するために、希釈された酸素雰囲気中で高
温熱処理を施すことによりゲート電極１０６の側壁に酸
化膜が形成される。この高温熱処理時に、バリアメタル
膜１０３においてチタンとポリシリコンとが反応して金
属シリサイド（ＴｉＳｉx）を形成する。この金属シリ
サイドは、前記高温熱処理時にポリシリコン膜１０２中
を拡散してゲート絶縁膜１０１に達し、ゲート絶縁膜１
０１の絶縁特性を著しく劣化させる問題や、ゲート絶縁
膜１０１まで達しないまでもポリシリコン膜１０２中で
結晶粒を形成して析出するためポリシリコン膜１０２の
抵抗が極めて高くなるという問題を引き起こす。
【００１０】
【発明が解決しようとする課題】上記した従来例のポリ
メタルゲート電極の問題は、以下の（１），（２）の２
点に整理される。
メタルゲート電極の問題は、以下の（１），（２）の２
点に整理される。
【００１１】（１）上記第１の従来例で述べた通り、ゲ
ート電極１０６を堆積した後の熱処理時に、ポリシリコ
ン膜１０２からバリアメタル膜１０３へＳｉが拡散し、
バリアメタル膜１０３において拡散したＳｉとＷやＮと
が反応し、ＳｉＮやＷＳｉx、ＷＳｉＮが形成され、バ
リアメタル膜１０３の抵抗が上昇するという問題点が懸
念される。
ート電極１０６を堆積した後の熱処理時に、ポリシリコ
ン膜１０２からバリアメタル膜１０３へＳｉが拡散し、
バリアメタル膜１０３において拡散したＳｉとＷやＮと
が反応し、ＳｉＮやＷＳｉx、ＷＳｉＮが形成され、バ
リアメタル膜１０３の抵抗が上昇するという問題点が懸
念される。
【００１２】（２）上記第２の従来例で述べた通り、バ
リアメタル膜１０３にＴｉＮ／Ｔｉを用いた場合、ゲー
ト電極１０６の高温熱処理工程で、チタンとポリシリコ
ンとが反応して金属シリサイドＴｉＳｉxを形成し、こ
の金属シリサイドがゲート絶縁膜１０１の特性を劣化さ
せ、ゲート電極１０６のシート抵抗を極めて高くすると
いう問題点がある。
リアメタル膜１０３にＴｉＮ／Ｔｉを用いた場合、ゲー
ト電極１０６の高温熱処理工程で、チタンとポリシリコ
ンとが反応して金属シリサイドＴｉＳｉxを形成し、こ
の金属シリサイドがゲート絶縁膜１０１の特性を劣化さ
せ、ゲート電極１０６のシート抵抗を極めて高くすると
いう問題点がある。
【００１３】更に、上記第１および第２の従来例に共通
の次の問題点がある。（３）一般に、バリアメタル膜１
０３をスパッタ法などで堆積する前に、ポリシリコン膜
１０２の表面に形成された自然酸化膜を弗化水素などの
薬液で除去しようとする。しかしその自然酸化膜は完全
に除去できず残留するため、残留した自然酸化膜により
バリアメタル膜１０３とポリシリコン膜１０２との界面
抵抗が意図した程度に下がらないという問題点である。
の次の問題点がある。（３）一般に、バリアメタル膜１
０３をスパッタ法などで堆積する前に、ポリシリコン膜
１０２の表面に形成された自然酸化膜を弗化水素などの
薬液で除去しようとする。しかしその自然酸化膜は完全
に除去できず残留するため、残留した自然酸化膜により
バリアメタル膜１０３とポリシリコン膜１０２との界面
抵抗が意図した程度に下がらないという問題点である。
【００１４】以上の問題点（１）〜（３）に鑑みて本発
明が解決しようとするところは、ポリメタルゲート電極
に熱処理を施してもそのシート抵抗の上昇を防ぐことが
でき、ゲート電極を微細化し得る半導体装置の製造方法
および半導体装置を提供する点にある。
明が解決しようとするところは、ポリメタルゲート電極
に熱処理を施してもそのシート抵抗の上昇を防ぐことが
でき、ゲート電極を微細化し得る半導体装置の製造方法
および半導体装置を提供する点にある。
【００１５】
【課題を解決するための手段】前記課題を解決するため
に、本発明の請求項１に係る半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を介して、ポリシリコン
膜、バリア膜および金属膜の積層体を有するゲート電極
を備えた半導体装置の製造方法であって、前記ゲート電
極の製造工程は、（ａ）前記半導体基板の表面上に前記
ゲート絶縁膜を介して多結晶質または非晶質のシリコン
膜を成膜するステップと、（ｂ）前記シリコン膜の上
に、自然酸化膜であるシリコン酸化膜を介して、該シリ
コン酸化膜を還元する還元性金属原子を添加された金属
窒化物からなるバリア膜を形成するステップと、（ｃ）
前記バリア膜の上に前記金属膜を形成するステップと、
（ｄ）前記ステップ（ａ）〜（ｃ）の実行後に熱処理を
実行するステップと、を備えることを特徴としたもので
ある。
に、本発明の請求項１に係る半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を介して、ポリシリコン
膜、バリア膜および金属膜の積層体を有するゲート電極
を備えた半導体装置の製造方法であって、前記ゲート電
極の製造工程は、（ａ）前記半導体基板の表面上に前記
ゲート絶縁膜を介して多結晶質または非晶質のシリコン
膜を成膜するステップと、（ｂ）前記シリコン膜の上
に、自然酸化膜であるシリコン酸化膜を介して、該シリ
コン酸化膜を還元する還元性金属原子を添加された金属
窒化物からなるバリア膜を形成するステップと、（ｃ）
前記バリア膜の上に前記金属膜を形成するステップと、
（ｄ）前記ステップ（ａ）〜（ｃ）の実行後に熱処理を
実行するステップと、を備えることを特徴としたもので
ある。
【００１６】請求項２に係る発明は、請求項１記載の半
導体装置の製造方法であって、前記ステップ（ｂ）で、
前記バリア膜中に、前記シリコン酸化膜の生成エンタル
ピーよりも高い酸化物の生成エンタルピーを有する還元
性金属を添加してなるものである。
導体装置の製造方法であって、前記ステップ（ｂ）で、
前記バリア膜中に、前記シリコン酸化膜の生成エンタル
ピーよりも高い酸化物の生成エンタルピーを有する還元
性金属を添加してなるものである。
【００１７】請求項３に係る発明は、請求項１または２
記載の半導体装置の製造方法であって、前記ステップ
（ｂ）で、前記還元性金属原子として、チタン、モリブ
デン、タンタル、ニオブ、バナジウムおよびクロムの中
から選択した少なくとも一つの金属原子を用いるもので
ある。
記載の半導体装置の製造方法であって、前記ステップ
（ｂ）で、前記還元性金属原子として、チタン、モリブ
デン、タンタル、ニオブ、バナジウムおよびクロムの中
から選択した少なくとも一つの金属原子を用いるもので
ある。
【００１８】請求項４に係る発明は、請求項３記載の半
導体装置の製造方法であって、前記還元性金属原子とし
てチタンを用い、且つ前記バリア膜中の前記還元性金属
原子の含有率を原子百分率で１〜６０％の範囲内に設定
してなるものである。
導体装置の製造方法であって、前記還元性金属原子とし
てチタンを用い、且つ前記バリア膜中の前記還元性金属
原子の含有率を原子百分率で１〜６０％の範囲内に設定
してなるものである。
【００１９】請求項５に係る発明は、請求項３記載の半
導体装置の製造方法であって、前記還元性金属原子とし
てモリブデン、タンタル、ニオブ、バナジウムおよびク
ロムの中から選択した少なくとも一つの金属原子を用
い、且つ前記バリア膜中の前記還元性金属原子の含有率
を原子百分率で１〜３０％の範囲内に設定してなるもの
である。
導体装置の製造方法であって、前記還元性金属原子とし
てモリブデン、タンタル、ニオブ、バナジウムおよびク
ロムの中から選択した少なくとも一つの金属原子を用
い、且つ前記バリア膜中の前記還元性金属原子の含有率
を原子百分率で１〜３０％の範囲内に設定してなるもの
である。
【００２０】請求項６に係る発明は、請求項１〜５の何
れか１項に記載の半導体装置の製造方法であって、前記
ステップ（ｂ）で、前記バリア膜を構成する前記金属窒
化物として窒化タングステンを用いるものである。
れか１項に記載の半導体装置の製造方法であって、前記
ステップ（ｂ）で、前記バリア膜を構成する前記金属窒
化物として窒化タングステンを用いるものである。
【００２１】請求項７に係る発明は、請求項１〜６の何
れか１項に記載の半導体装置の製造方法であって、前記
ステップ（ｂ）で、複数のターゲット材料をモザイク状
に配列してなるターゲットを用いたスパッタリングで前
記バリア膜を堆積するものである。
れか１項に記載の半導体装置の製造方法であって、前記
ステップ（ｂ）で、複数のターゲット材料をモザイク状
に配列してなるターゲットを用いたスパッタリングで前
記バリア膜を堆積するものである。
【００２２】請求項８に係る発明は、請求項１〜７の何
れか１項に記載の半導体装置の製造方法であって、前記
ステップ（ｂ）で、前記バリア膜にアルゴンを導入する
ものである。
れか１項に記載の半導体装置の製造方法であって、前記
ステップ（ｂ）で、前記バリア膜にアルゴンを導入する
ものである。
【００２３】請求項９に係る発明は、請求項１〜８の何
れか１項に記載の半導体装置の製造方法であって、前記
ステップ（ｂ）でバリア膜形成後、更に、該バリア膜中
に、前記シリコン膜との界面付近に濃度分布のピークを
形成するように前記還元性金属原子および窒素原子を導
入するものである。
れか１項に記載の半導体装置の製造方法であって、前記
ステップ（ｂ）でバリア膜形成後、更に、該バリア膜中
に、前記シリコン膜との界面付近に濃度分布のピークを
形成するように前記還元性金属原子および窒素原子を導
入するものである。
【００２４】
【発明の実施の形態】図１は、本発明の実施の形態に係
るゲート電極の断面構造を示す模式図である。図示した
ゲート電極８は、ｐ型またはｎ型のシリコン半導体基板
１の主表面上にゲート絶縁膜２を介して、不純物元素を
高濃度にドープされたポリシリコン膜３、バリア膜４、
高融点金属などからなる金属膜５、バリア膜６および絶
縁膜７を順次積層して構成されている。
るゲート電極の断面構造を示す模式図である。図示した
ゲート電極８は、ｐ型またはｎ型のシリコン半導体基板
１の主表面上にゲート絶縁膜２を介して、不純物元素を
高濃度にドープされたポリシリコン膜３、バリア膜４、
高融点金属などからなる金属膜５、バリア膜６および絶
縁膜７を順次積層して構成されている。
【００２５】ポリシリコン膜３と金属膜５との間に介在
するバリア膜４は、シリコン酸化物を熱処理で還元する
チタンなどの還元性金属原子を含む、窒化タングステン
などのバリアメタルからなる。前記還元性金属原子とし
ては、チタン（Ｔｉ）の他に、モリブデン（Ｍｏ），タ
ンタル（Ｔａ），ニオブ（Ｎｂ），バナジウム（Ｖ），
クロム（Ｃｒ）などが例示される。このような還元性金
属原子は窒化物や酸化物としてバリア膜４中に含まれて
おり、後述するようにその酸化物はシリコン酸化物と比
べると生成エンタルピーΔＨの絶対値が大きいため高い
熱力学的安定性を有することが好ましい。
するバリア膜４は、シリコン酸化物を熱処理で還元する
チタンなどの還元性金属原子を含む、窒化タングステン
などのバリアメタルからなる。前記還元性金属原子とし
ては、チタン（Ｔｉ）の他に、モリブデン（Ｍｏ），タ
ンタル（Ｔａ），ニオブ（Ｎｂ），バナジウム（Ｖ），
クロム（Ｃｒ）などが例示される。このような還元性金
属原子は窒化物や酸化物としてバリア膜４中に含まれて
おり、後述するようにその酸化物はシリコン酸化物と比
べると生成エンタルピーΔＨの絶対値が大きいため高い
熱力学的安定性を有することが好ましい。
【００２６】また前記バリア膜６はＴｉＮなどのバリア
メタルからなり、また絶縁膜７としては酸化シリコン、
酸窒化シリコン、窒化シリコン、ＴＥＯＳ（テトラエチ
ルオルソシリケート；Tetra-Ethyl-Orth-Silicate）ま
たはＢＰＴＥＯＳ（Boro-Phospho TEOS）などを用いれ
ばよい。
メタルからなり、また絶縁膜７としては酸化シリコン、
酸窒化シリコン、窒化シリコン、ＴＥＯＳ（テトラエチ
ルオルソシリケート；Tetra-Ethyl-Orth-Silicate）ま
たはＢＰＴＥＯＳ（Boro-Phospho TEOS）などを用いれ
ばよい。
【００２７】このようなゲート電極８を有する半導体装
置の製造方法の一実施形態を図２〜図１１を参照しつつ
以下に詳説する。
置の製造方法の一実施形態を図２〜図１１を参照しつつ
以下に詳説する。
【００２８】図２に示すように、先ず、ｐ型またはｎ型
のシリコン半導体基板１を形成した後、活性領域の両端
部に素子分離領域１０，１１を形成する。素子分離領域
１０，１１は、公知技術を用いて形成されればよい。公
知の素子分離法としては、例えば、耐酸化性膜であるシ
リコン窒化膜をマスク材料として、そのシリコン窒化膜
で被覆されていないシリコン半導体基板１の領域を選択
的に厚く酸化し、分離酸化膜からなる素子分離領域を形
成するＬＯＣＯＳ（Local Oxidation Of Silicon）法や
ＳＩＬＯ（Sealed Interface Local Oxidation）法が挙
げられる。特に微細化の点で有利な素子分離法としてＳ
ＴＩ（Shallow Trench Isolation）法を用いてもよい。
ＳＴＩ法は、シリコン半導体基板１にエッチングなどで
トレンチ開口部を形成後、そのトレンチ開口部に、ＨＤ
Ｐ−ＣＶＤ（High density Plasma-Chemical Vapor Dep
osition）法などで絶縁膜を埋設して素子分離領域を形
成する方法である。
のシリコン半導体基板１を形成した後、活性領域の両端
部に素子分離領域１０，１１を形成する。素子分離領域
１０，１１は、公知技術を用いて形成されればよい。公
知の素子分離法としては、例えば、耐酸化性膜であるシ
リコン窒化膜をマスク材料として、そのシリコン窒化膜
で被覆されていないシリコン半導体基板１の領域を選択
的に厚く酸化し、分離酸化膜からなる素子分離領域を形
成するＬＯＣＯＳ（Local Oxidation Of Silicon）法や
ＳＩＬＯ（Sealed Interface Local Oxidation）法が挙
げられる。特に微細化の点で有利な素子分離法としてＳ
ＴＩ（Shallow Trench Isolation）法を用いてもよい。
ＳＴＩ法は、シリコン半導体基板１にエッチングなどで
トレンチ開口部を形成後、そのトレンチ開口部に、ＨＤ
Ｐ−ＣＶＤ（High density Plasma-Chemical Vapor Dep
osition）法などで絶縁膜を埋設して素子分離領域を形
成する方法である。
【００２９】次に、シリコン半導体基板１の主表面を酸
化してゲート絶縁膜２を成膜し、次いでＣＶＤ法などに
よりゲート絶縁膜２の上に、膜厚が１０ｎｍ〜１００ｎ
ｍ、より好適には２０ｎｍ〜４０ｎｍの多結晶質もしく
は非晶質のシリコン膜３ｐを堆積する。このシリコン膜
３ｐの表面は外気に曝されるため、その表面には自然酸
化膜９が形成される。シリコン膜３ｐとしてアモルファ
スシリコン膜を堆積した場合、その非晶質シリコン膜は
後述する高温熱処理工程で結晶化してポリシリコン膜と
なる。
化してゲート絶縁膜２を成膜し、次いでＣＶＤ法などに
よりゲート絶縁膜２の上に、膜厚が１０ｎｍ〜１００ｎ
ｍ、より好適には２０ｎｍ〜４０ｎｍの多結晶質もしく
は非晶質のシリコン膜３ｐを堆積する。このシリコン膜
３ｐの表面は外気に曝されるため、その表面には自然酸
化膜９が形成される。シリコン膜３ｐとしてアモルファ
スシリコン膜を堆積した場合、その非晶質シリコン膜は
後述する高温熱処理工程で結晶化してポリシリコン膜と
なる。
【００３０】次に、マスクパターニングを実行し、前記
シリコン膜３ｐのゲート電極形成領域に選択的に不純物
をイオン注入する。すなわち、ＰＭＯＳＦＥＴを作製す
る場合、前記シリコン膜３ｐに不純物としてホウ素もし
くはリンを導入し、ＮＭＯＳＦＥＴを作製する場合は、
前記シリコン膜３ｐに不純物としてリンを導入すればよ
い。次に、シリコン膜３ｐの表面に成膜した自然酸化膜
９の除去処理を実行する。具体的には、弗化水素などの
薬液を用いたエッチングやアルゴン雰囲気下でのスパッ
タエッチングなどを行うが、自然酸化膜９は完全には除
去されずに残留する。
シリコン膜３ｐのゲート電極形成領域に選択的に不純物
をイオン注入する。すなわち、ＰＭＯＳＦＥＴを作製す
る場合、前記シリコン膜３ｐに不純物としてホウ素もし
くはリンを導入し、ＮＭＯＳＦＥＴを作製する場合は、
前記シリコン膜３ｐに不純物としてリンを導入すればよ
い。次に、シリコン膜３ｐの表面に成膜した自然酸化膜
９の除去処理を実行する。具体的には、弗化水素などの
薬液を用いたエッチングやアルゴン雰囲気下でのスパッ
タエッチングなどを行うが、自然酸化膜９は完全には除
去されずに残留する。
【００３１】次に、図３に示すように、前記自然酸化膜
９の上に、スパッタリングなどにより、上記還元性金属
原子を添加された窒化タングステン（ＷＮx）などの金
属窒化物からなるバリア膜４ｐを堆積する。バリア膜４
ｐの厚みは２ｎｍ〜１０ｎｍ、特には３ｎｍ〜７ｎｍの
範囲内に調節されるのが望ましい。続けてスパッタリン
グなどによりバリア膜４ｐの上にタングステンなどの高
融点金属からなる金属膜５ｐを堆積する。金属膜５ｐの
厚みは１０ｎｍ〜１００ｎｍ、特には２０ｎｍ〜６０ｎ
ｍの範囲内に調整されるのが望ましい。
９の上に、スパッタリングなどにより、上記還元性金属
原子を添加された窒化タングステン（ＷＮx）などの金
属窒化物からなるバリア膜４ｐを堆積する。バリア膜４
ｐの厚みは２ｎｍ〜１０ｎｍ、特には３ｎｍ〜７ｎｍの
範囲内に調節されるのが望ましい。続けてスパッタリン
グなどによりバリア膜４ｐの上にタングステンなどの高
融点金属からなる金属膜５ｐを堆積する。金属膜５ｐの
厚みは１０ｎｍ〜１００ｎｍ、特には２０ｎｍ〜６０ｎ
ｍの範囲内に調整されるのが望ましい。
【００３２】尚、上記シリコン膜３ｐの上に成膜したバ
リア膜４ｐは、堆積された直後はアモルファス状態にあ
る。上記シリコン膜３ｐとしてポリシリコン膜を堆積し
た場合、ポリシリコン膜中に含まれる結晶粒の結晶方位
は種々の方向を向いており、そのポリシリコン膜上に成
膜されるバリア膜４ｐはその結晶方位の影響を受ける。
このため、後述する熱処理でバリア膜４ｐが結晶化した
とき、結晶化したバリア膜とポリシリコン膜との界面付
近ではバリア膜の結晶性は一様になり難い。これに対
し、上記シリコン膜３ｐとしてアモルファスシリコン膜
を堆積した場合、そのアモルファスシリコン膜とその上
に成膜したアモルファス状態のバリア膜４ｐとは後述す
る熱処理で多結晶化するため、両膜の界面付近では結晶
化したバリア膜の結晶性が一様になり易い。このため、
上記シリコン膜３ｐとしてポリシリコン膜よりもアモル
ファスシリコン膜を選択する方が、ゲート電極のシート
抵抗を低く抑えることができる。
リア膜４ｐは、堆積された直後はアモルファス状態にあ
る。上記シリコン膜３ｐとしてポリシリコン膜を堆積し
た場合、ポリシリコン膜中に含まれる結晶粒の結晶方位
は種々の方向を向いており、そのポリシリコン膜上に成
膜されるバリア膜４ｐはその結晶方位の影響を受ける。
このため、後述する熱処理でバリア膜４ｐが結晶化した
とき、結晶化したバリア膜とポリシリコン膜との界面付
近ではバリア膜の結晶性は一様になり難い。これに対
し、上記シリコン膜３ｐとしてアモルファスシリコン膜
を堆積した場合、そのアモルファスシリコン膜とその上
に成膜したアモルファス状態のバリア膜４ｐとは後述す
る熱処理で多結晶化するため、両膜の界面付近では結晶
化したバリア膜の結晶性が一様になり易い。このため、
上記シリコン膜３ｐとしてポリシリコン膜よりもアモル
ファスシリコン膜を選択する方が、ゲート電極のシート
抵抗を低く抑えることができる。
【００３３】ここで、バリア膜４ｐを堆積するためのス
パッタリングで用いるターゲットの好適な例を図１２〜
図１７に示す。各図にはターゲット材料の金属元素記号
を付した。図１２〜図１５は、窒化物の合金領域と単体
の金属領域とを３行３列でモザイク状に配列した例を示
す概略図である。図１２に示すターゲット３１は、窒化
タングステン（ＷＮ）の７領域とチタン（Ｔｉ）の２領
域との組み合わせ、また図１３に示すターゲット３２
は、窒化タングステン（ＷＮ）の７領域と窒化チタン
（ＴｉＮ）の１領域とチタン（Ｔｉ）の１領域との組み
合わせ、また図１４に示すターゲット３３は、窒化タン
グステン（ＷＮ）の６領域と窒化チタン（ＴｉＮ）の１
領域とチタン（Ｔｉ）の１領域とタングステン（Ｗ）の
１領域との組み合わせである。
パッタリングで用いるターゲットの好適な例を図１２〜
図１７に示す。各図にはターゲット材料の金属元素記号
を付した。図１２〜図１５は、窒化物の合金領域と単体
の金属領域とを３行３列でモザイク状に配列した例を示
す概略図である。図１２に示すターゲット３１は、窒化
タングステン（ＷＮ）の７領域とチタン（Ｔｉ）の２領
域との組み合わせ、また図１３に示すターゲット３２
は、窒化タングステン（ＷＮ）の７領域と窒化チタン
（ＴｉＮ）の１領域とチタン（Ｔｉ）の１領域との組み
合わせ、また図１４に示すターゲット３３は、窒化タン
グステン（ＷＮ）の６領域と窒化チタン（ＴｉＮ）の１
領域とチタン（Ｔｉ）の１領域とタングステン（Ｗ）の
１領域との組み合わせである。
【００３４】そして、図１５に示すターゲット３４は、
ＷＮやＴｉＮなどの合金領域をもたず、タングステン
（Ｗ）の６領域とチタン（Ｔｉ）の３領域とを配列した
例である。このターゲット３４の場合、窒素の活性ガス
とアルゴンの混合ガスの雰囲気下で活性ガスの分圧調節
をしながらターゲット材料の化合物薄膜を形成するとい
う反応性スパッタリングを用いてバリア膜４ｐが成膜さ
れる。このように複数のターゲット材料をモザイク状に
配列し、各ターゲット材料の占める表面領域の割合を調
節することで、バリア膜４ｐの組成を制御し、バリア膜
４ｐ中の還元性金属原子の含有量を簡易に調節できる。
ＷＮやＴｉＮなどの合金領域をもたず、タングステン
（Ｗ）の６領域とチタン（Ｔｉ）の３領域とを配列した
例である。このターゲット３４の場合、窒素の活性ガス
とアルゴンの混合ガスの雰囲気下で活性ガスの分圧調節
をしながらターゲット材料の化合物薄膜を形成するとい
う反応性スパッタリングを用いてバリア膜４ｐが成膜さ
れる。このように複数のターゲット材料をモザイク状に
配列し、各ターゲット材料の占める表面領域の割合を調
節することで、バリア膜４ｐの組成を制御し、バリア膜
４ｐ中の還元性金属原子の含有量を簡易に調節できる。
【００３５】また、図１６に示すターゲット３５はＷ−
Ｎ−Ｔｉ合金からなる。また図１７に示すターゲット３
６はＷ−Ｔｉ合金からなり、前述の図１５に示したター
ゲット３４の場合と同様に、窒化物を成膜するために窒
素の活性ガスを用いた反応性スパッタリングと共に使用
される。
Ｎ−Ｔｉ合金からなる。また図１７に示すターゲット３
６はＷ−Ｔｉ合金からなり、前述の図１５に示したター
ゲット３４の場合と同様に、窒化物を成膜するために窒
素の活性ガスを用いた反応性スパッタリングと共に使用
される。
【００３６】尚、図１２〜図１７に示したターゲットの
形状は全て正方形状であるが、本発明ではこれに限ら
ず、長方形状または円形状でもよい。
形状は全て正方形状であるが、本発明ではこれに限ら
ず、長方形状または円形状でもよい。
【００３７】また、バリア膜４ｐは前述のスパッタリン
グの代わりに、ＰＥＣＶＤ（プラズマ強化ＣＶＤ；Plas
ma Enhanced Chemical Vapor Deposition）を用いて、
原料ガスを上記自然酸化膜９の表面上に供給し、自然酸
化膜９の表面付近で化学反応を起こすことでも成膜でき
る。その原料ガスとしては、ＷＦ6＋ＴｉＣｌ4＋Ｈ2＋
Ｎ2＋Ａｒの混合物を用いることができる。この混合物
中、ＴｉＣｌ4に代表されるチタンの塩化物の代わりに
チタンの窒化物や弗化物を用いてもよい。このような原
料ガスの流量を調節することによりバリア膜４ｐ中の還
元性金属原子の含有量を制御できる。
グの代わりに、ＰＥＣＶＤ（プラズマ強化ＣＶＤ；Plas
ma Enhanced Chemical Vapor Deposition）を用いて、
原料ガスを上記自然酸化膜９の表面上に供給し、自然酸
化膜９の表面付近で化学反応を起こすことでも成膜でき
る。その原料ガスとしては、ＷＦ6＋ＴｉＣｌ4＋Ｈ2＋
Ｎ2＋Ａｒの混合物を用いることができる。この混合物
中、ＴｉＣｌ4に代表されるチタンの塩化物の代わりに
チタンの窒化物や弗化物を用いてもよい。このような原
料ガスの流量を調節することによりバリア膜４ｐ中の還
元性金属原子の含有量を制御できる。
【００３８】更に、ゲート電極の高抵抗化を防ぐには、
バリア膜４ｐにアルゴンを添加することが好ましい。バ
リア膜４ｐにアルゴンを導入すると、後述する高温熱処
理工程でバリア膜４ｐを構成する原子が膜中を移動し難
くなり、バリア膜４ｐの熱的安定性が高まる。また、後
述する高温熱処理工程でシリコン膜３ｐからバリア膜４
ｐへシリコンや不純物元素が拡散することが防止され
る。シリコン膜３ｐからバリア膜４ｐへシリコンが拡散
した場合、バリア膜３ｐにおいて金属シリサイドが形成
され、シリコン膜３ｐからバリア膜４ｐへ不純物元素が
拡散した場合は、シリコン膜中の不純物元素濃度がシリ
コン膜３ｐとの界面付近で低下するため、何れの場合も
ゲート電極が高抵抗化する。アルゴンは、前述のスパッ
タリングやＰＥＣＶＤにおいてバリア膜４ｐを成膜する
際に膜中に導入されてもよいし、もしくはバリア膜４ｐ
を成膜した後に膜中にイオン注入されてもよい。
バリア膜４ｐにアルゴンを添加することが好ましい。バ
リア膜４ｐにアルゴンを導入すると、後述する高温熱処
理工程でバリア膜４ｐを構成する原子が膜中を移動し難
くなり、バリア膜４ｐの熱的安定性が高まる。また、後
述する高温熱処理工程でシリコン膜３ｐからバリア膜４
ｐへシリコンや不純物元素が拡散することが防止され
る。シリコン膜３ｐからバリア膜４ｐへシリコンが拡散
した場合、バリア膜３ｐにおいて金属シリサイドが形成
され、シリコン膜３ｐからバリア膜４ｐへ不純物元素が
拡散した場合は、シリコン膜中の不純物元素濃度がシリ
コン膜３ｐとの界面付近で低下するため、何れの場合も
ゲート電極が高抵抗化する。アルゴンは、前述のスパッ
タリングやＰＥＣＶＤにおいてバリア膜４ｐを成膜する
際に膜中に導入されてもよいし、もしくはバリア膜４ｐ
を成膜した後に膜中にイオン注入されてもよい。
【００３９】次に、スパッタリングにより上記金属膜５
ｐの上に窒化チタン（ＴｉＮ）などのバリアメタルから
なるバリア膜６ｐを成膜する。バリア膜６ｐの厚みは２
ｎｍ〜１０ｎｍ、より好適には３ｎｍ〜７ｎｍの範囲内
に調節される。続いてＬＰＣＶＤ（Low Pressure CVD）
装置またはＰＥＣＶＤ装置により、前記バリア膜６ｐの
上に窒化シリコンなどからなる絶縁膜７を堆積する。
ｐの上に窒化チタン（ＴｉＮ）などのバリアメタルから
なるバリア膜６ｐを成膜する。バリア膜６ｐの厚みは２
ｎｍ〜１０ｎｍ、より好適には３ｎｍ〜７ｎｍの範囲内
に調節される。続いてＬＰＣＶＤ（Low Pressure CVD）
装置またはＰＥＣＶＤ装置により、前記バリア膜６ｐの
上に窒化シリコンなどからなる絶縁膜７を堆積する。
【００４０】金属膜５ｐと絶縁膜７との間にバリア膜６
ｐを介在させる理由は、絶縁膜７と金属膜５ｐとが剥離
しないように密着性を高めるためと、後述する高温熱処
理工程の際に金属膜５ｐ中の金属原子が絶縁膜７に拡散
して絶縁膜７の絶縁性を低下させるのを防ぐためであ
る。尚、上記バリア膜４ｐ、金属膜５ｐおよびバリア膜
６ｐは成膜時にはアモルファス状態にある。上記バリア
膜４ｐ、金属膜５ｐおよびバリア膜６ｐは、前記絶縁膜
７の堆積工程や後述する高温熱処理工程を通じて結晶化
される。
ｐを介在させる理由は、絶縁膜７と金属膜５ｐとが剥離
しないように密着性を高めるためと、後述する高温熱処
理工程の際に金属膜５ｐ中の金属原子が絶縁膜７に拡散
して絶縁膜７の絶縁性を低下させるのを防ぐためであ
る。尚、上記バリア膜４ｐ、金属膜５ｐおよびバリア膜
６ｐは成膜時にはアモルファス状態にある。上記バリア
膜４ｐ、金属膜５ｐおよびバリア膜６ｐは、前記絶縁膜
７の堆積工程や後述する高温熱処理工程を通じて結晶化
される。
【００４１】次に、レジストパターニングを実行して異
方性エッチングを行い、図４に示すようにゲート電極８
ｐが形成される。この異方性エッチング時にゲート電極
８ｐやゲート絶縁膜２の側壁およびシリコン半導体基板
１の表面に損傷が生じる。この損傷は、後述する選択酸
化工程で成膜する酸化膜に含められて取り除かれる。ま
た、上記絶縁膜７は、そのレジストパターニング工程に
おいてレジスト面を露光する際、光が下地の金属膜５ｐ
で反射してハレーション（halation）を引き起こすのを
防止する反射防止膜（ＡＲＣ；Anti Reflection Coatin
g）の機能をもつ。レジストの種類は、ポジ型、ネガ型
のどちらでも構わない。異方性エッチングが終了した後
は、マスクとして使用したレジスト（図示せず）は剥離
除去される。
方性エッチングを行い、図４に示すようにゲート電極８
ｐが形成される。この異方性エッチング時にゲート電極
８ｐやゲート絶縁膜２の側壁およびシリコン半導体基板
１の表面に損傷が生じる。この損傷は、後述する選択酸
化工程で成膜する酸化膜に含められて取り除かれる。ま
た、上記絶縁膜７は、そのレジストパターニング工程に
おいてレジスト面を露光する際、光が下地の金属膜５ｐ
で反射してハレーション（halation）を引き起こすのを
防止する反射防止膜（ＡＲＣ；Anti Reflection Coatin
g）の機能をもつ。レジストの種類は、ポジ型、ネガ型
のどちらでも構わない。異方性エッチングが終了した後
は、マスクとして使用したレジスト（図示せず）は剥離
除去される。
【００４２】次に、図５に示すように、ゲート電極８ｐ
をマスクとしてシリコン半導体基板１に不純物をイオン
注入することによりエクステンション領域２１Ａ，２１
Ｂを自己整合的に形成し、更にイオン注入し、これらエ
クステンション領域２１Ａ，２１Ｂの下の領域にシリコ
ン半導体基板１と同じ極性で不純物濃度の高いポケット
領域２０Ａ，２０Ｂを形成する。エクステンション領域
とポケット領域に導入する不純物元素の型は、ＮＭＯＳ
ＦＥＴを作製する場合、それぞれｎ型とｐ型であり、Ｐ
ＭＯＳＦＥＴを作製する場合、それぞれｐ型とｎ型であ
る。ｎ型不純物元素としてはリンと砒素とアンチモンを
用い、ｐ型不純物元素としてはホウ素やインジウムを用
いればよい。エクステンション領域２１Ａ，２１Ｂとポ
ケット領域２０Ａ，２０Ｂは、主に短チャンネル効果を
抑制するための拡散層であり、その形成手段はイオン注
入法に限らず、プラズマドーピング法やクラスタイオン
ビーム法などの他の既知の形成手段を使用してもよい。
をマスクとしてシリコン半導体基板１に不純物をイオン
注入することによりエクステンション領域２１Ａ，２１
Ｂを自己整合的に形成し、更にイオン注入し、これらエ
クステンション領域２１Ａ，２１Ｂの下の領域にシリコ
ン半導体基板１と同じ極性で不純物濃度の高いポケット
領域２０Ａ，２０Ｂを形成する。エクステンション領域
とポケット領域に導入する不純物元素の型は、ＮＭＯＳ
ＦＥＴを作製する場合、それぞれｎ型とｐ型であり、Ｐ
ＭＯＳＦＥＴを作製する場合、それぞれｐ型とｎ型であ
る。ｎ型不純物元素としてはリンと砒素とアンチモンを
用い、ｐ型不純物元素としてはホウ素やインジウムを用
いればよい。エクステンション領域２１Ａ，２１Ｂとポ
ケット領域２０Ａ，２０Ｂは、主に短チャンネル効果を
抑制するための拡散層であり、その形成手段はイオン注
入法に限らず、プラズマドーピング法やクラスタイオン
ビーム法などの他の既知の形成手段を使用してもよい。
【００４３】次に、前記シリコン半導体基板１の表面、
ゲート電極８ｐの側壁およびゲート絶縁膜２の側壁を選
択酸化して酸化膜（図示せず）を成膜する。この選択酸
化工程により、上記異方性エッチングをした際にゲート
電極８ｐやゲート絶縁膜２の側壁およびシリコン半導体
基板１の表面に生じた損傷を酸化膜に含めることがで
き、同時に、ポケット領域２０Ａ，２０Ｂとエクステン
ション領域２１Ａ，２１Ｂを導入したシリコン半導体基
板１のイオン照射領域の結晶性を回復させることができ
る。金属膜５ｐがタングステンからなる場合、タングス
テンは約３５０℃以上の酸化雰囲気中で容易に酸化され
るため、タングステンの酸化を防ぐには、例えばＨ2Ｏ
／Ｈ2雰囲気下、８００℃〜１２００℃の温度範囲で、
Ｈ2Ｏの分圧をＨ2分圧の１０-10〜１０-3程度に制限す
ればシリコンのみを選択酸化することができる。ここ
で、Ｈ2Ｏ／Ｈ2雰囲気の代わりに、Ｎ2Ｏ／Ｈ2雰囲気ま
たはＮＯ／Ｈ2雰囲気を用いてもよい。
ゲート電極８ｐの側壁およびゲート絶縁膜２の側壁を選
択酸化して酸化膜（図示せず）を成膜する。この選択酸
化工程により、上記異方性エッチングをした際にゲート
電極８ｐやゲート絶縁膜２の側壁およびシリコン半導体
基板１の表面に生じた損傷を酸化膜に含めることがで
き、同時に、ポケット領域２０Ａ，２０Ｂとエクステン
ション領域２１Ａ，２１Ｂを導入したシリコン半導体基
板１のイオン照射領域の結晶性を回復させることができ
る。金属膜５ｐがタングステンからなる場合、タングス
テンは約３５０℃以上の酸化雰囲気中で容易に酸化され
るため、タングステンの酸化を防ぐには、例えばＨ2Ｏ
／Ｈ2雰囲気下、８００℃〜１２００℃の温度範囲で、
Ｈ2Ｏの分圧をＨ2分圧の１０-10〜１０-3程度に制限す
ればシリコンのみを選択酸化することができる。ここ
で、Ｈ2Ｏ／Ｈ2雰囲気の代わりに、Ｎ2Ｏ／Ｈ2雰囲気ま
たはＮＯ／Ｈ2雰囲気を用いてもよい。
【００４４】次にアニール工程を行う。具体的には、例
えばＮ2雰囲気下で７００〜１２００℃程度でＲＴＡを
実行し、図６に示すようにシリコン半導体基板１の表面
およびゲート電極８ｐの表面に窒化膜２２を形成する。
その窒化膜２２のうちシリコン膜３ｐの側壁とシリコン
半導体基板１の表面とにはシリコン窒化膜２２ａＡ，２
２ａＢ，２２ｂＡ，２２ｂＢが形成され、金属膜５ｐの
側壁には金属窒化膜２２ｃＡ，２２ｃＢが形成されてい
る。またシリコン膜３ｐの側壁に成膜したシリコン窒化
膜２２ａＡ，２２ａＢは、次工程で酸化処理をする際
に、シリコン膜３ｐが必要以上に酸化されゲート抵抗が
高くなるのを防止する役目を果たすものである。
えばＮ2雰囲気下で７００〜１２００℃程度でＲＴＡを
実行し、図６に示すようにシリコン半導体基板１の表面
およびゲート電極８ｐの表面に窒化膜２２を形成する。
その窒化膜２２のうちシリコン膜３ｐの側壁とシリコン
半導体基板１の表面とにはシリコン窒化膜２２ａＡ，２
２ａＢ，２２ｂＡ，２２ｂＢが形成され、金属膜５ｐの
側壁には金属窒化膜２２ｃＡ，２２ｃＢが形成されてい
る。またシリコン膜３ｐの側壁に成膜したシリコン窒化
膜２２ａＡ，２２ａＢは、次工程で酸化処理をする際
に、シリコン膜３ｐが必要以上に酸化されゲート抵抗が
高くなるのを防止する役目を果たすものである。
【００４５】続いて酸化工程を行う。具体的には、例え
ばＨ2Ｏ／Ｈ2雰囲気下で急速加熱法により８００〜１２
００℃のＲＴＯ（Rapid Thermal Oxidation）を実行す
ると、図７に示すように窒化膜２２は酸化されて酸窒化
膜２３が形成される。その酸窒化膜２３のうち、シリコ
ン膜３の側壁とシリコン半導体基板１の表面とにはシリ
コン酸窒化膜２３ａＡ，２３ａＢ，２３ｂＡ，２３ｂＢ
が形成され、金属膜５の側壁には金属酸窒化膜２３ｃ
Ａ，２３ｃＢが形成されている。このＲＴＯは選択酸化
条件で実行されるから、金属膜５を構成するタングステ
ンは酸化されない。またこの酸化処理工程の前のアニー
ル工程でＲＴＡにより、シリコン膜３ｐの側壁にシリコ
ン窒化膜２２ａＡ，２２ａＢが成膜されたため、シリコ
ン膜３ｐは、そのシリコン窒化膜２２ａＡ，２２ａＢに
より保護され大きく酸化されることが防止される。これ
により、シリコン膜３ｐが酸化によりゲート長方向に短
くなり、ゲート電極の抵抗が上昇し、回路の遅延時間が
大きくなるという問題を回避することができる。
ばＨ2Ｏ／Ｈ2雰囲気下で急速加熱法により８００〜１２
００℃のＲＴＯ（Rapid Thermal Oxidation）を実行す
ると、図７に示すように窒化膜２２は酸化されて酸窒化
膜２３が形成される。その酸窒化膜２３のうち、シリコ
ン膜３の側壁とシリコン半導体基板１の表面とにはシリ
コン酸窒化膜２３ａＡ，２３ａＢ，２３ｂＡ，２３ｂＢ
が形成され、金属膜５の側壁には金属酸窒化膜２３ｃ
Ａ，２３ｃＢが形成されている。このＲＴＯは選択酸化
条件で実行されるから、金属膜５を構成するタングステ
ンは酸化されない。またこの酸化処理工程の前のアニー
ル工程でＲＴＡにより、シリコン膜３ｐの側壁にシリコ
ン窒化膜２２ａＡ，２２ａＢが成膜されたため、シリコ
ン膜３ｐは、そのシリコン窒化膜２２ａＡ，２２ａＢに
より保護され大きく酸化されることが防止される。これ
により、シリコン膜３ｐが酸化によりゲート長方向に短
くなり、ゲート電極の抵抗が上昇し、回路の遅延時間が
大きくなるという問題を回避することができる。
【００４６】このように上記アニール工程と酸化工程と
からなる高温熱処理工程を通して、バリア膜４ｐを構成
するＷＮxなどの金属窒化物は分解すると同時に、バリ
ア膜４ｐに含まれる還元性金属原子の一部は自然酸化膜
９を還元し、その残部は分解した金属窒化物の窒素原子
と反応して窒化チタン（ＴｉＮ）などのバリアメタルを
形成する。このようなバリアメタルは、高温熱処理工程
でシリコン膜３ｐ中のポリシリコンと金属膜５ｐ中の金
属とが相互拡散して反応し、金属シリサイドを形成する
のを防止する役目を果たす。このため、シリコン膜３と
バリア膜４との間の界面抵抗は低く抑えられる。またシ
リコン膜３ｐとしてアモルファスシリコン膜を堆積した
場合、前記高温熱処理工程を通してアモルファスシリコ
ン膜は多結晶化してポリシリコン膜となる。
からなる高温熱処理工程を通して、バリア膜４ｐを構成
するＷＮxなどの金属窒化物は分解すると同時に、バリ
ア膜４ｐに含まれる還元性金属原子の一部は自然酸化膜
９を還元し、その残部は分解した金属窒化物の窒素原子
と反応して窒化チタン（ＴｉＮ）などのバリアメタルを
形成する。このようなバリアメタルは、高温熱処理工程
でシリコン膜３ｐ中のポリシリコンと金属膜５ｐ中の金
属とが相互拡散して反応し、金属シリサイドを形成する
のを防止する役目を果たす。このため、シリコン膜３と
バリア膜４との間の界面抵抗は低く抑えられる。またシ
リコン膜３ｐとしてアモルファスシリコン膜を堆積した
場合、前記高温熱処理工程を通してアモルファスシリコ
ン膜は多結晶化してポリシリコン膜となる。
【００４７】ところで、バリア膜４ｐ中に、高温熱処理
工程で自然酸化膜９の還元反応に寄与せず、バリアメタ
ルも形成しない未反応の還元性金属原子が多数存在する
と、未反応の還元性金属原子は熱拡散したシリコン原子
と反応してＴｉＳｉxやＭｏＳｉxなどの金属シリサイド
を形成する。この種の金属シリサイドは、シリコン膜３
ｐを突き抜けてゲート絶縁膜２にまで拡散し、ゲート絶
縁膜２の特性を劣化させる原因となるため好ましくな
い。以上の観点から、バリア膜４ｐ中の還元性金属原子
の含有量を規制するのが好ましい。具体的には、還元性
金属原子がチタンの場合、バリア膜４中のＴｉ原子の濃
度は、１〜６０原子％（原子百分率；atomic percen
t）、特に２０〜４０原子％の範囲が好適である。また
バリア膜４中にＴｉ原子の代わりにＭｏ，Ｔａ，Ｎｂ，
Ｖ，Ｃｒの金属原子を含有させる場合は、バリア膜４中
の原子濃度は１〜３０原子％、特に５〜２０原子％の範
囲が好適である。
工程で自然酸化膜９の還元反応に寄与せず、バリアメタ
ルも形成しない未反応の還元性金属原子が多数存在する
と、未反応の還元性金属原子は熱拡散したシリコン原子
と反応してＴｉＳｉxやＭｏＳｉxなどの金属シリサイド
を形成する。この種の金属シリサイドは、シリコン膜３
ｐを突き抜けてゲート絶縁膜２にまで拡散し、ゲート絶
縁膜２の特性を劣化させる原因となるため好ましくな
い。以上の観点から、バリア膜４ｐ中の還元性金属原子
の含有量を規制するのが好ましい。具体的には、還元性
金属原子がチタンの場合、バリア膜４中のＴｉ原子の濃
度は、１〜６０原子％（原子百分率；atomic percen
t）、特に２０〜４０原子％の範囲が好適である。また
バリア膜４中にＴｉ原子の代わりにＭｏ，Ｔａ，Ｎｂ，
Ｖ，Ｃｒの金属原子を含有させる場合は、バリア膜４中
の原子濃度は１〜３０原子％、特に５〜２０原子％の範
囲が好適である。
【００４８】以上の工程により、図１に示したようなシ
リコン膜３、バリア膜４、金属膜５、バリア膜６および
絶縁膜７からなるゲート電極８が形成される。尚、上記
したエクステンション領域２１Ａ，２１Ｂを形成する工
程、ポケット領域２０Ａ，２０Ｂを形成する工程、およ
び上記アニール工程と酸化工程とからなる高温熱処理工
程は、この順序で実行される必要は無く、これら３工程
の順序を並べ替えた６通りの順列の何れを採用しても構
わない。
リコン膜３、バリア膜４、金属膜５、バリア膜６および
絶縁膜７からなるゲート電極８が形成される。尚、上記
したエクステンション領域２１Ａ，２１Ｂを形成する工
程、ポケット領域２０Ａ，２０Ｂを形成する工程、およ
び上記アニール工程と酸化工程とからなる高温熱処理工
程は、この順序で実行される必要は無く、これら３工程
の順序を並べ替えた６通りの順列の何れを採用しても構
わない。
【００４９】上記還元性金属原子としてＴｉを用いた場
合、自然酸化膜９の還元反応は次の化学反応式で表現さ
れる。
合、自然酸化膜９の還元反応は次の化学反応式で表現さ
れる。
【００５０】 ＳｉＯ2＋Ｔｉ→ＴｉＯ2＋Ｓｉ （１） 例えば、上記バリア膜４ｐ中の金属窒化物ＷＮxが熱処
理により分解した場合を考えると、上式（１）の還元反
応と同時に、高温熱処理工程でＷＮxの分解により生じ
たＷ原子の一部は酸化物ＷＯ3を形成する反応が生じ
る。ＴｉＯ2、ＳｉＯ2、ＷＯ3の酸化物の生成エンタル
ピー（ΔＨ）の絶対値は、それぞれ、９４４ｋＪ／ｍｏ
ｌ、９１１ｋＪ／ｍｏｌ、８３９ｋＪ／ｍｏｌである。
生成エンタルピーの絶対値が高い酸化物の方が熱力学的
安定性が高いので、バリア膜４ｐとシリコン膜３ｐとの
間の界面近傍においては上式（１）の反応が支配的とな
り、高温熱処理工程を通して自然酸化膜９のＳｉＯ2を
ほぼ消滅させることができる。したがって、バリア膜４
ｐに含有される還元性金属原子としては、その酸化物の
生成エンタルピーの絶対値がゲート材料を構成するシリ
コンなどの半導体の酸化物のそれよりも高いものを選択
するのが好ましい。
理により分解した場合を考えると、上式（１）の還元反
応と同時に、高温熱処理工程でＷＮxの分解により生じ
たＷ原子の一部は酸化物ＷＯ3を形成する反応が生じ
る。ＴｉＯ2、ＳｉＯ2、ＷＯ3の酸化物の生成エンタル
ピー（ΔＨ）の絶対値は、それぞれ、９４４ｋＪ／ｍｏ
ｌ、９１１ｋＪ／ｍｏｌ、８３９ｋＪ／ｍｏｌである。
生成エンタルピーの絶対値が高い酸化物の方が熱力学的
安定性が高いので、バリア膜４ｐとシリコン膜３ｐとの
間の界面近傍においては上式（１）の反応が支配的とな
り、高温熱処理工程を通して自然酸化膜９のＳｉＯ2を
ほぼ消滅させることができる。したがって、バリア膜４
ｐに含有される還元性金属原子としては、その酸化物の
生成エンタルピーの絶対値がゲート材料を構成するシリ
コンなどの半導体の酸化物のそれよりも高いものを選択
するのが好ましい。
【００５１】次に、上記高温熱処理工程の前後における
ゲート電極を構成する原子の濃度分布の例を図１８と図
１９に示す。図１８は、上記高温熱処理工程前におけ
る、金属膜５ｐ、バリア膜４ｐおよびシリコン膜３ｐの
中の各種原子（Ｎ：窒素，Ｗ：タングステン，Ｓｉ：シ
リコン，Ｔｉ：チタン）の濃度分布の一例を示すグラ
フ、図１９は、図１８に示す濃度分布を有するゲート電
極８ｐを高温熱処理した後における、金属膜５、バリア
膜４およびシリコン膜３の中の各種原子の濃度分布を示
すグラフである。図１８と図１９に示すグラフでは、横
軸は距離、縦軸は単位立方センチメートル当たりの原子
数の対数スケールの値を示している。
ゲート電極を構成する原子の濃度分布の例を図１８と図
１９に示す。図１８は、上記高温熱処理工程前におけ
る、金属膜５ｐ、バリア膜４ｐおよびシリコン膜３ｐの
中の各種原子（Ｎ：窒素，Ｗ：タングステン，Ｓｉ：シ
リコン，Ｔｉ：チタン）の濃度分布の一例を示すグラ
フ、図１９は、図１８に示す濃度分布を有するゲート電
極８ｐを高温熱処理した後における、金属膜５、バリア
膜４およびシリコン膜３の中の各種原子の濃度分布を示
すグラフである。図１８と図１９に示すグラフでは、横
軸は距離、縦軸は単位立方センチメートル当たりの原子
数の対数スケールの値を示している。
【００５２】図１８に示すように高温熱処理前ではバリ
ア膜４ｐにおけるＮ原子とＴｉ原子は膜厚方向に亘って
ほぼ一様に分布している。他方、図１９に示すように高
温熱処理後ではバリア膜４におけるＴｉ原子とＮ原子の
分布の一様性は崩れ、バリア膜４において金属膜５側に
偏った分布曲線が形成されている。またＳｉ原子の分布
は主にシリコン膜３に存在し、シリコン膜３からバリア
膜４へのＳｉ原子の拡散が抑制されている。
ア膜４ｐにおけるＮ原子とＴｉ原子は膜厚方向に亘って
ほぼ一様に分布している。他方、図１９に示すように高
温熱処理後ではバリア膜４におけるＴｉ原子とＮ原子の
分布の一様性は崩れ、バリア膜４において金属膜５側に
偏った分布曲線が形成されている。またＳｉ原子の分布
は主にシリコン膜３に存在し、シリコン膜３からバリア
膜４へのＳｉ原子の拡散が抑制されている。
【００５３】バリア膜４ｐ中の窒化タングステン（ＷＮ
x）は熱処理で分解すると、そのＮ原子の一部は窒素ガ
ス（Ｎ2）として外気へ抜け出る。ゲート電極８ｐ中に
留まる窒素原子は、金属膜５ｐとバリア膜４ｐとの仕事
関数の差や化学ポテンシャルの差などに起因して金属膜
５ｐ側へ輸送される。金属膜５ｐ中に輸送された窒素原
子の大半は窒素ガスとして外気へ抜け出る。またバリア
膜４ｐに添加されたＴｉ原子も金属膜５ｐとバリア膜４
ｐとの仕事関数の差や化学ポテンシャルの差などに起因
して金属膜５ｐ側へ輸送される。このため、図１９に示
したように、Ｎ原子とＴｉ原子はバリア膜４において金
属膜５側へ偏析すると考えられている。
x）は熱処理で分解すると、そのＮ原子の一部は窒素ガ
ス（Ｎ2）として外気へ抜け出る。ゲート電極８ｐ中に
留まる窒素原子は、金属膜５ｐとバリア膜４ｐとの仕事
関数の差や化学ポテンシャルの差などに起因して金属膜
５ｐ側へ輸送される。金属膜５ｐ中に輸送された窒素原
子の大半は窒素ガスとして外気へ抜け出る。またバリア
膜４ｐに添加されたＴｉ原子も金属膜５ｐとバリア膜４
ｐとの仕事関数の差や化学ポテンシャルの差などに起因
して金属膜５ｐ側へ輸送される。このため、図１９に示
したように、Ｎ原子とＴｉ原子はバリア膜４において金
属膜５側へ偏析すると考えられている。
【００５４】また、高温熱処理工程においては、バリア
膜４ｐ中のＷＮxの一部はより低抵抗のＷ2Ｎへ転移す
る。またその高温熱処理工程の早い段階で熱分解したＷ
ＮxのＮ原子とＴｉ原子とが反応してバリア膜４中にバ
リアメタル（ＴｉＮ）を形成するため、シリコン膜３か
らバリア膜４へのシリコン原子の拡散が防止されると考
えられる。またそのＴｉ−Ｎ結合は、拡散したＳｉとＷ
やＮとの反応を抑制するため、ＳｉＮやＷＳｉＮなどの
絶縁物、比較的高抵抗のＷＳｉxの形成が抑制される。
この結果、熱処理後のゲート電極８のシート抵抗やコン
タクト抵抗を低く抑えることが可能となる。
膜４ｐ中のＷＮxの一部はより低抵抗のＷ2Ｎへ転移す
る。またその高温熱処理工程の早い段階で熱分解したＷ
ＮxのＮ原子とＴｉ原子とが反応してバリア膜４中にバ
リアメタル（ＴｉＮ）を形成するため、シリコン膜３か
らバリア膜４へのシリコン原子の拡散が防止されると考
えられる。またそのＴｉ−Ｎ結合は、拡散したＳｉとＷ
やＮとの反応を抑制するため、ＳｉＮやＷＳｉＮなどの
絶縁物、比較的高抵抗のＷＳｉxの形成が抑制される。
この結果、熱処理後のゲート電極８のシート抵抗やコン
タクト抵抗を低く抑えることが可能となる。
【００５５】また、図２０は、高温熱処理工程前におけ
る、金属膜５ｐ、バリア膜４ｐおよびシリコン膜３ｐの
中の各種原子（Ｎ，Ｗ，Ｓｉ，Ｔｉ）の濃度分布の他の
例を示すグラフである。図１８に示した例では、バリア
膜４ｐにおけるＴｉ原子とＮ原子の濃度分布は略一様で
あるが、図２０ではＴｉ原子とＮ原子の濃度は、シリコ
ン膜３ｐの側へ逆行（retrograde）する偏った分布をも
つように調節されている。このようにバリア膜４ｐにお
いてＴｉ原子およびＮ原子の濃度分布曲線がシリコン膜
３ｐ近傍でピークをもつため、この種の濃度分布を有す
るゲート電極８ｐを高温熱処理すると、バリア膜４にお
いてバリアメタルである窒化チタンの濃度が高くなり、
バリア膜４のバリア性能を高めることが可能となる。図
２０に示す濃度分布を実現するには、ＣＶＤ装置あるい
はスパッタ装置でシリコン膜３ｐの上に、還元性金属原
子（Ｔｉ）を含まない金属窒化膜あるいは還元性金属原
子を一様に含有する金属窒化膜を成膜後、更に、その金
属窒化膜に還元性金属原子および窒素原子をイオン注入
すればよい。そのイオンの注入エネルギーはその金属窒
化膜の厚みに依存し、注入イオンの射影飛程（projecte
d range）は、注入イオンの濃度分布のピークがバリア
膜４ｐとシリコン膜３ｐとの界面付近に位置するように
設定される。尚、射影飛程とは、注入イオンの入射点か
ら停止点までを直線で結び、イオンが打ち込まれた方向
へ射影した長さをいう。
る、金属膜５ｐ、バリア膜４ｐおよびシリコン膜３ｐの
中の各種原子（Ｎ，Ｗ，Ｓｉ，Ｔｉ）の濃度分布の他の
例を示すグラフである。図１８に示した例では、バリア
膜４ｐにおけるＴｉ原子とＮ原子の濃度分布は略一様で
あるが、図２０ではＴｉ原子とＮ原子の濃度は、シリコ
ン膜３ｐの側へ逆行（retrograde）する偏った分布をも
つように調節されている。このようにバリア膜４ｐにお
いてＴｉ原子およびＮ原子の濃度分布曲線がシリコン膜
３ｐ近傍でピークをもつため、この種の濃度分布を有す
るゲート電極８ｐを高温熱処理すると、バリア膜４にお
いてバリアメタルである窒化チタンの濃度が高くなり、
バリア膜４のバリア性能を高めることが可能となる。図
２０に示す濃度分布を実現するには、ＣＶＤ装置あるい
はスパッタ装置でシリコン膜３ｐの上に、還元性金属原
子（Ｔｉ）を含まない金属窒化膜あるいは還元性金属原
子を一様に含有する金属窒化膜を成膜後、更に、その金
属窒化膜に還元性金属原子および窒素原子をイオン注入
すればよい。そのイオンの注入エネルギーはその金属窒
化膜の厚みに依存し、注入イオンの射影飛程（projecte
d range）は、注入イオンの濃度分布のピークがバリア
膜４ｐとシリコン膜３ｐとの界面付近に位置するように
設定される。尚、射影飛程とは、注入イオンの入射点か
ら停止点までを直線で結び、イオンが打ち込まれた方向
へ射影した長さをいう。
【００５６】このように本実施の形態に係るゲート電極
８が形成された後は、前工程で形成した酸窒化膜２３の
表面上に、ＴＥＯＳ（Tetra-Ethyl-Orth-Silicate）酸
化膜などからなる絶縁層を堆積する。次いで異方性エッ
チングを実行して、図８に示すようにゲート電極８の両
側に、酸窒化膜２３を介してサイドウォールスペーサ２
４Ａ，２４Ｂを自己整合的に形成する。前記絶縁層とし
ては、単層に限らず複数層でもよい。複数層の構成例と
してはＳｉＮ／ＢＰＳＧ（Boro-Phosph-Silicate Glas
s）またはＳｉＮ／ＳｉＯ2の２層構成などが挙げられ
る。
８が形成された後は、前工程で形成した酸窒化膜２３の
表面上に、ＴＥＯＳ（Tetra-Ethyl-Orth-Silicate）酸
化膜などからなる絶縁層を堆積する。次いで異方性エッ
チングを実行して、図８に示すようにゲート電極８の両
側に、酸窒化膜２３を介してサイドウォールスペーサ２
４Ａ，２４Ｂを自己整合的に形成する。前記絶縁層とし
ては、単層に限らず複数層でもよい。複数層の構成例と
してはＳｉＮ／ＢＰＳＧ（Boro-Phosph-Silicate Glas
s）またはＳｉＮ／ＳｉＯ2の２層構成などが挙げられ
る。
【００５７】次に、ゲート電極８およびサイドウォール
スペーサ２４Ａ，２４Ｂをマスクとしてシリコン半導体
基板１に不純物をイオン注入して、図９に示すようにゲ
ート電極８の両側のシリコン半導体基板１にソース／ド
レイン拡散領域２６Ａ，２６Ｂを自己整合的に形成す
る。不純物の導入方法は、上記したエクステンション領
域２１Ａ，２１Ｂおよびポケット領域２０Ａ，２０Ｂの
場合と同じ方法を採用すればよい。尚、「ソース／ドレ
イン」という表現は、一方の領域がキャリアの供給源
（ソース）として機能し、他方の領域がキャリアの取出
口（ドレイン）として機能することを意味する。
スペーサ２４Ａ，２４Ｂをマスクとしてシリコン半導体
基板１に不純物をイオン注入して、図９に示すようにゲ
ート電極８の両側のシリコン半導体基板１にソース／ド
レイン拡散領域２６Ａ，２６Ｂを自己整合的に形成す
る。不純物の導入方法は、上記したエクステンション領
域２１Ａ，２１Ｂおよびポケット領域２０Ａ，２０Ｂの
場合と同じ方法を採用すればよい。尚、「ソース／ドレ
イン」という表現は、一方の領域がキャリアの供給源
（ソース）として機能し、他方の領域がキャリアの取出
口（ドレイン）として機能することを意味する。
【００５８】またサイドウォールスペーサ２４Ａ，２４
Ｂを形成した後、ソース／ドレイン拡散領域２６Ａ，２
６Ｂの上のシリコン半導体基板１の表面は外気に曝さ
れ、その表面に自然酸化膜２５Ａ，２５Ｂが形成され
る。次いで、例えばアルゴン雰囲気下でシリコン半導体
基板１の表面をスパッタ・エッチングなどして前記自然
酸化膜２５Ａ、２５Ｂを除去した後、図１０に示すよう
に全表面上にＣｏやＴｉなどの高融点金属からなる金属
膜２７を堆積する。
Ｂを形成した後、ソース／ドレイン拡散領域２６Ａ，２
６Ｂの上のシリコン半導体基板１の表面は外気に曝さ
れ、その表面に自然酸化膜２５Ａ，２５Ｂが形成され
る。次いで、例えばアルゴン雰囲気下でシリコン半導体
基板１の表面をスパッタ・エッチングなどして前記自然
酸化膜２５Ａ、２５Ｂを除去した後、図１０に示すよう
に全表面上にＣｏやＴｉなどの高融点金属からなる金属
膜２７を堆積する。
【００５９】次に、Ｎ2雰囲気下でＲＴＡなどの熱処理
を実行することにより、ソース／ドレイン拡散領域２６
Ａ，２６Ｂの表面上に成膜した金属膜２７ａ，２７ｂ
は、シリコン半導体基板１のシリコンと反応してＴｉＳ
ｉ2やＣｏＳｉ2などのシリサイドを形成し、金属膜２７
のＮ2雰囲気に露出した部分には窒化金属膜が形成され
る。その後、その窒化金属膜をエッチングで除去する
と、図１１に示すようにソース／ドレイン拡散領域２６
Ａ，２６Ｂの表面付近に、ＣｏＳｉ2やＴｉＳｉ2などの
シリサイド層２８Ａ，２８Ｂが形成される。尚、上記自
然酸化膜２５Ａ，２５Ｂを除去せずにシリコン半導体基
板１の上に金属膜２７を堆積することは、シリコン半導
体基板１と金属膜２７とが一様に反応できず、金属膜２
７とシリコン半導体基板１との界面においてスパイク状
のシリサイドが形成されたり欠陥が発生したりするた
め、リーク電流が増大する一要因となる。
を実行することにより、ソース／ドレイン拡散領域２６
Ａ，２６Ｂの表面上に成膜した金属膜２７ａ，２７ｂ
は、シリコン半導体基板１のシリコンと反応してＴｉＳ
ｉ2やＣｏＳｉ2などのシリサイドを形成し、金属膜２７
のＮ2雰囲気に露出した部分には窒化金属膜が形成され
る。その後、その窒化金属膜をエッチングで除去する
と、図１１に示すようにソース／ドレイン拡散領域２６
Ａ，２６Ｂの表面付近に、ＣｏＳｉ2やＴｉＳｉ2などの
シリサイド層２８Ａ，２８Ｂが形成される。尚、上記自
然酸化膜２５Ａ，２５Ｂを除去せずにシリコン半導体基
板１の上に金属膜２７を堆積することは、シリコン半導
体基板１と金属膜２７とが一様に反応できず、金属膜２
７とシリコン半導体基板１との界面においてスパイク状
のシリサイドが形成されたり欠陥が発生したりするた
め、リーク電流が増大する一要因となる。
【００６０】
【発明の効果】以上の如く、本発明の請求項１に係る半
導体装置の製造方法によれば、ステップ（ｄ）の熱処理
工程を通して、シリコン膜とバリア膜との間に介在し得
る自然酸化膜は還元性金属原子により還元されて消滅す
る。またその熱処理の際に、バリア膜中の金属窒化物が
分解して生じた窒素原子は還元性金属原子と反応してバ
リアメタルを形成するから、シリコン膜からバリア膜へ
シリコン原子が拡散して高抵抗のシリコン化合物を形成
することが抑制される。このため、ゲート電極を低抵抗
化することができ、且つ微細化することが可能となる。
導体装置の製造方法によれば、ステップ（ｄ）の熱処理
工程を通して、シリコン膜とバリア膜との間に介在し得
る自然酸化膜は還元性金属原子により還元されて消滅す
る。またその熱処理の際に、バリア膜中の金属窒化物が
分解して生じた窒素原子は還元性金属原子と反応してバ
リアメタルを形成するから、シリコン膜からバリア膜へ
シリコン原子が拡散して高抵抗のシリコン化合物を形成
することが抑制される。このため、ゲート電極を低抵抗
化することができ、且つ微細化することが可能となる。
【００６１】請求項２によれば、還元性金属原子の酸化
物の熱力学的安定性が自然酸化物よりも高いため、還元
性金属原子による自然酸化物の還元反応が支配的にな
り、自然酸化物を除去することの実効を上げることがで
きる。
物の熱力学的安定性が自然酸化物よりも高いため、還元
性金属原子による自然酸化物の還元反応が支配的にな
り、自然酸化物を除去することの実効を上げることがで
きる。
【００６２】請求項３に記載した還元性金属原子を用い
ることで、自然酸化物の還元反応をより確実に進めるこ
とができる。
ることで、自然酸化物の還元反応をより確実に進めるこ
とができる。
【００６３】請求項４，５に記載した数値範囲に還元性
金属原子の含有率を調節することで、自然酸化膜の還元
反応を進めてその自然酸化膜をほぼ消滅させることがで
きると同時に、還元反応に寄与せず、分解した金属窒化
物の窒素原子と反応もしない未反応の還元性金属原子の
残存量を低減させることができる。このためその未反応
の還元性金属原子とシリコン膜から熱拡散したシリコン
とが反応して金属シリサイドを形成することを防止でき
る。よってゲート電極の低抵抗化とゲート電極の微細化
とを確実に達成することが可能となる。
金属原子の含有率を調節することで、自然酸化膜の還元
反応を進めてその自然酸化膜をほぼ消滅させることがで
きると同時に、還元反応に寄与せず、分解した金属窒化
物の窒素原子と反応もしない未反応の還元性金属原子の
残存量を低減させることができる。このためその未反応
の還元性金属原子とシリコン膜から熱拡散したシリコン
とが反応して金属シリサイドを形成することを防止でき
る。よってゲート電極の低抵抗化とゲート電極の微細化
とを確実に達成することが可能となる。
【００６４】請求項６によれば、タングステンの酸化物
の生成エンタルピーの絶対値は比較的低いため、還元性
金属原子による自然酸化物の還元反応を有利に進めるこ
とができる。
の生成エンタルピーの絶対値は比較的低いため、還元性
金属原子による自然酸化物の還元反応を有利に進めるこ
とができる。
【００６５】請求項７によれば、バリア膜の所望の組成
に応じてターゲット材料の組み合わせを選択または変更
すればよいのでバリア膜の組成を簡易に制御でき、バリ
ア膜中の還元性金属原子の含有量を容易に調節すること
ができる。
に応じてターゲット材料の組み合わせを選択または変更
すればよいのでバリア膜の組成を簡易に制御でき、バリ
ア膜中の還元性金属原子の含有量を容易に調節すること
ができる。
【００６６】請求項８によれば、アルゴンによりバリア
膜の熱的安定性が高くなり、ステップ（ｄ）で熱処理を
実行する際に、シリコン膜からバリア膜へシリコンや不
純物元素が拡散してゲート電極が高抵抗化することが防
止されるため、更に低抵抗のゲート電極を実現すること
が可能となる。
膜の熱的安定性が高くなり、ステップ（ｄ）で熱処理を
実行する際に、シリコン膜からバリア膜へシリコンや不
純物元素が拡散してゲート電極が高抵抗化することが防
止されるため、更に低抵抗のゲート電極を実現すること
が可能となる。
【００６７】請求項９によれば、ステップ（ｄ）で熱処
理を実行すると、バリア膜において窒化チタンの濃度が
高くなるため、バリア膜のバリア性能を高めることが可
能となる。
理を実行すると、バリア膜において窒化チタンの濃度が
高くなるため、バリア膜のバリア性能を高めることが可
能となる。
【図１】 本発明の実施の形態に係るゲート電極の断面
構造を示す模式図である。
構造を示す模式図である。
【図２】 実施の形態に係る半導体装置の製造方法の一
工程を説明するための模式図である。
工程を説明するための模式図である。
【図３】 実施の形態に係る半導体装置の製造方法の一
工程を説明するための模式図である。
工程を説明するための模式図である。
【図４】 実施の形態に係る半導体装置の製造方法の一
工程を説明するための模式図である。
工程を説明するための模式図である。
【図５】 実施の形態に係る半導体装置の製造方法の一
工程を説明するための模式図である。
工程を説明するための模式図である。
【図６】 実施の形態に係る半導体装置の製造方法の一
工程を説明するための模式図である。
工程を説明するための模式図である。
【図７】 実施の形態に係る半導体装置の製造方法の一
工程を説明するための模式図である。
工程を説明するための模式図である。
【図８】 実施の形態に係る半導体装置の製造方法の一
工程を説明するための模式図である。
工程を説明するための模式図である。
【図９】 実施の形態に係る半導体装置の製造方法の一
工程を説明するための模式図である。
工程を説明するための模式図である。
【図１０】 実施の形態に係る半導体装置の製造方法の
一工程を説明するための模式図である。
一工程を説明するための模式図である。
【図１１】 実施の形態に係る半導体装置の製造方法の
一工程を説明するための模式図である。
一工程を説明するための模式図である。
【図１２】 窒化タングステンとチタンとからなるター
ゲットの例を示す図である。
ゲットの例を示す図である。
【図１３】 窒化タングステンとチタンと窒化チタンと
からなるターゲットの例を示す図である。
からなるターゲットの例を示す図である。
【図１４】 窒化タングステンとタングステンとチタン
と窒化チタンとからなるターゲットの例を示す図であ
る。
と窒化チタンとからなるターゲットの例を示す図であ
る。
【図１５】 チタンとタングステンとからなるターゲッ
トの例を示す図である。
トの例を示す図である。
【図１６】 タングステン−窒素−チタン合金からなる
ターゲットの例を示す図である。
ターゲットの例を示す図である。
【図１７】 タングステン−チタン合金からなるターゲ
ットの例を示す図である。
ットの例を示す図である。
【図１８】 熱処理前における、ゲート電極を構成する
金属膜、バリア膜およびシリコン膜の中に含まれる各種
原子の濃度分布を示す図である。
金属膜、バリア膜およびシリコン膜の中に含まれる各種
原子の濃度分布を示す図である。
【図１９】 熱処理後における、ゲート電極を構成する
金属膜、バリア膜およびポリシリコン膜の中に含まれる
各種原子の濃度分布を示す図である。
金属膜、バリア膜およびポリシリコン膜の中に含まれる
各種原子の濃度分布を示す図である。
【図２０】 熱処理前における、ゲート電極を構成する
金属膜、バリア膜およびシリコン膜の中に含まれる各種
原子の濃度分布を示す図である。
金属膜、バリア膜およびシリコン膜の中に含まれる各種
原子の濃度分布を示す図である。
【図２１】 従来の半導体装置のゲート電極の断面構造
を示す模式図である。
を示す模式図である。
【図２２】 熱処理前における、従来のゲート電極を構
成する金属膜、バリア膜およびポリシリコン膜の中に含
まれる各種原子の濃度分布を示す図である。
成する金属膜、バリア膜およびポリシリコン膜の中に含
まれる各種原子の濃度分布を示す図である。
【図２３】 熱処理後における、従来のゲート電極を構
成する金属膜、バリア膜およびポリシリコン膜の中に含
まれる各種原子の濃度分布を示す図である。
成する金属膜、バリア膜およびポリシリコン膜の中に含
まれる各種原子の濃度分布を示す図である。
１ シリコン半導体基板、２ ゲート絶縁膜、３ ポリ
シリコン膜、４ バリア膜、５ 金属膜、６ バリア
膜、７ 絶縁膜、８ ゲート電極。
シリコン膜、４ バリア膜、５ 金属膜、６ バリア
膜、７ 絶縁膜、８ ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/76 Ｈ０１Ｌ 21/76 Ｍ 29/43 29/62 Ｇ Ｆターム(参考） 4K029 BD01 CA05 DC03 DC04 DC05 DC12 4M104 AA01 BB01 BB30 BB33 BB38 BB40 CC05 DD23 DD40 DD41 DD42 DD43 DD45 DD78 DD82 DD86 EE05 EE09 EE14 EE17 FF16 GG09 HH09 HH16 5F032 AA13 AA34 AA43 CA11 CA17 DA02 DA03 DA04 DA07 DA25 DA43 DA53 DA74 5F040 DA00 DA01 DC01 EC02 EC04 EC06 EC07 EF02 EK00 EK01 EK05 EM01 FA05 FA10 FA11 FA18 FB02 FB04 FC14 FC19 FC21
Claims (9)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して、
ポリシリコン膜、バリア膜および金属膜の積層体を有す
るゲート電極を備えた半導体装置の製造方法であって、 前記ゲート電極の製造工程は、（ａ）前記半導体基板の
表面上に前記ゲート絶縁膜を介して多結晶質または非晶
質のシリコン膜を成膜するステップと、（ｂ）前記シリ
コン膜の上に、自然酸化膜であるシリコン酸化膜を介し
て、該シリコン酸化膜を還元する還元性金属原子を添加
された金属窒化物からなるバリア膜を形成するステップ
と、（ｃ）前記バリア膜の上に前記金属膜を形成するス
テップと、（ｄ）前記ステップ（ａ）〜（ｃ）の実行後
に熱処理を実行するステップと、を備えることを特徴と
する半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法で
あって、前記ステップ（ｂ）で、前記バリア膜中に、前
記シリコン酸化膜の生成エンタルピーよりも高い酸化物
の生成エンタルピーを有する還元性金属を添加してなる
半導体装置の製造方法。 - 【請求項３】 請求項１または２記載の半導体装置の製
造方法であって、前記ステップ（ｂ）で、前記還元性金
属原子として、チタン、モリブデン、タンタル、ニオ
ブ、バナジウムおよびクロムの中から選択した少なくと
も一つの金属原子を用いる半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法で
あって、前記還元性金属原子としてチタンを用い、且つ
前記バリア膜中の前記還元性金属原子の含有率を原子百
分率で１〜６０％の範囲内に設定してなる半導体装置の
製造方法。 - 【請求項５】 請求項３記載の半導体装置の製造方法で
あって、前記還元性金属原子としてモリブデン、タンタ
ル、ニオブ、バナジウムおよびクロムの中から選択した
少なくとも一つの金属原子を用い、且つ前記バリア膜中
の前記還元性金属原子の含有率を原子百分率で１〜３０
％の範囲内に設定してなる半導体装置の製造方法。 - 【請求項６】 請求項１〜５の何れか１項に記載の半導
体装置の製造方法であって、前記ステップ（ｂ）で、前
記バリア膜を構成する前記金属窒化物として窒化タング
ステンを用いる半導体装置の製造方法。 - 【請求項７】 請求項１〜６の何れか１項に記載の半導
体装置の製造方法であって、前記ステップ（ｂ）で、複
数のターゲット材料をモザイク状に配列してなるターゲ
ットを用いたスパッタリングで前記バリア膜を堆積する
半導体装置の製造方法。 - 【請求項８】 請求項１〜７の何れか１項に記載の半導
体装置の製造方法であって、前記ステップ（ｂ）で、前
記バリア膜にアルゴンを導入する半導体装置の製造方
法。 - 【請求項９】 請求項１〜８の何れか１項に記載の半導
体装置の製造方法であって、前記ステップ（ｂ）でバリ
ア膜形成後、更に、該バリア膜中に、前記シリコン膜と
の界面付近に濃度分布のピークを形成するように前記還
元性金属原子および窒素原子を導入する半導体装置の製
造方法。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002073697A1 (fr) * | 2001-03-12 | 2002-09-19 | Hitachi, Ltd. | Dispositif a circuit integre a semiconducteur, et procede d'elaboration |
| DE102004003618A8 (de) * | 2003-01-17 | 2006-08-10 | Elpida Memory, Inc. | Halbleitereinrichtung mit einer Gateelektrode einer Polymetall-Gatestruktur, verarbeitet mittels Seitennitridieren in Ammoniakatmosphäre |
| KR100673902B1 (ko) * | 2005-06-30 | 2007-01-25 | 주식회사 하이닉스반도체 | 텅스텐폴리메탈게이트 및 그의 제조 방법 |
| JP2008166770A (ja) * | 2006-12-27 | 2008-07-17 | Hynix Semiconductor Inc | 多重拡散防止膜を備える半導体素子 |
| WO2010150331A1 (ja) * | 2009-06-24 | 2010-12-29 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| US8922017B2 (en) | 2011-08-10 | 2014-12-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614083B1 (en) * | 1999-03-17 | 2003-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Wiring material and a semiconductor device having wiring using the material, and the manufacturing method |
| US6221708B1 (en) * | 1999-07-23 | 2001-04-24 | Micron Technology, Inc. | Field effect transistor assemblies, integrated circuitry, and methods of forming field effect transistors and integrated circuitry |
| JP2001102580A (ja) * | 1999-09-30 | 2001-04-13 | Nec Corp | 半導体装置及びその製造方法 |
| KR100456314B1 (ko) * | 2000-06-30 | 2004-11-10 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트전극 형성 방법 |
| JP3305301B2 (ja) * | 2000-08-02 | 2002-07-22 | 松下電器産業株式会社 | 電極構造体の形成方法及び半導体装置の製造方法 |
| US6548341B2 (en) * | 2000-08-09 | 2003-04-15 | Infineon Technologies, Ag | Process for producing a first electrode and a second electrode, electronic component and electronic memory element |
| JP2002280550A (ja) | 2001-03-22 | 2002-09-27 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| US6688584B2 (en) * | 2001-05-16 | 2004-02-10 | Micron Technology, Inc. | Compound structure for reduced contact resistance |
| DE10148491B4 (de) * | 2001-10-01 | 2006-09-07 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Halbleiteranordnung mit Hilfe einer thermischen Oxidation und Halbleiteranordnung |
| US6734099B2 (en) * | 2001-12-28 | 2004-05-11 | Texas Insturments Incorporated | System for preventing excess silicon consumption in ultra shallow junctions |
| US6682997B1 (en) * | 2002-08-28 | 2004-01-27 | Micron Technology, Inc. | Angled implant in a fabrication technique to improve conductivity of a base material |
| WO2004073071A1 (ja) * | 2003-02-12 | 2004-08-26 | Hitachi, Ltd. | 半導体集積回路装置およびその製造方法 |
| US7371637B2 (en) * | 2003-09-26 | 2008-05-13 | Cypress Semiconductor Corporation | Oxide-nitride stack gate dielectric |
| US7273794B2 (en) | 2003-12-11 | 2007-09-25 | International Business Machines Corporation | Shallow trench isolation fill by liquid phase deposition of SiO2 |
| US7351663B1 (en) * | 2004-06-25 | 2008-04-01 | Cypress Semiconductor Corporation | Removing whisker defects |
| US20060068556A1 (en) * | 2004-09-27 | 2006-03-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP4671201B2 (ja) * | 2005-07-19 | 2011-04-13 | パイオニア株式会社 | 保護膜製造方法、無機膜製造方法 |
| US8252640B1 (en) | 2006-11-02 | 2012-08-28 | Kapre Ravindra M | Polycrystalline silicon activation RTA |
| US8124515B2 (en) * | 2009-05-20 | 2012-02-28 | Globalfoundries Inc. | Gate etch optimization through silicon dopant profile change |
| US20140273525A1 (en) * | 2013-03-13 | 2014-09-18 | Intermolecular, Inc. | Atomic Layer Deposition of Reduced-Leakage Post-Transition Metal Oxide Films |
| KR20160130897A (ko) * | 2015-05-04 | 2016-11-15 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR102389819B1 (ko) | 2015-06-17 | 2022-04-22 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| US9461137B1 (en) * | 2015-09-11 | 2016-10-04 | Applied Materials, Inc. | Tungsten silicide nitride films and methods of formation |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204171A (ja) | 1993-01-07 | 1994-07-22 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US5733816A (en) * | 1995-12-13 | 1998-03-31 | Micron Technology, Inc. | Method for depositing a tungsten layer on silicon |
| JPH10237662A (ja) * | 1996-12-24 | 1998-09-08 | Sony Corp | 金属膜のプラズマｃｖｄ方法、および金属窒化物膜の形成方法ならびに半導体装置 |
| US6001718A (en) | 1997-09-30 | 1999-12-14 | Kabushiki Kaisha Toshiba | Semiconductor device having a ternary compound low resistive electrode |
| DE69840399D1 (de) | 1997-10-07 | 2009-02-12 | Texas Instruments Inc | Verfahren zur Herstellung einer Gate-Elektrode |
| US6218311B1 (en) * | 1998-06-30 | 2001-04-17 | Texas Instruments Incorporated | Post-etch treatment of a semiconductor device |
-
2000
- 2000-06-30 JP JP2000198360A patent/JP2002016248A/ja active Pending
-
2001
- 2001-01-08 US US09/755,119 patent/US6303483B1/en not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002073697A1 (fr) * | 2001-03-12 | 2002-09-19 | Hitachi, Ltd. | Dispositif a circuit integre a semiconducteur, et procede d'elaboration |
| US7053459B2 (en) | 2001-03-12 | 2006-05-30 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
| US7375013B2 (en) | 2001-03-12 | 2008-05-20 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7632744B2 (en) | 2001-03-12 | 2009-12-15 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| DE102004003618A8 (de) * | 2003-01-17 | 2006-08-10 | Elpida Memory, Inc. | Halbleitereinrichtung mit einer Gateelektrode einer Polymetall-Gatestruktur, verarbeitet mittels Seitennitridieren in Ammoniakatmosphäre |
| KR100673902B1 (ko) * | 2005-06-30 | 2007-01-25 | 주식회사 하이닉스반도체 | 텅스텐폴리메탈게이트 및 그의 제조 방법 |
| JP2008166770A (ja) * | 2006-12-27 | 2008-07-17 | Hynix Semiconductor Inc | 多重拡散防止膜を備える半導体素子 |
| US8441079B2 (en) | 2006-12-27 | 2013-05-14 | Hynix Semiconductor Inc. | Semiconductor device with gate stack structure |
| US9064854B2 (en) | 2006-12-27 | 2015-06-23 | SK Hynix Inc. | Semiconductor device with gate stack structure |
| WO2010150331A1 (ja) * | 2009-06-24 | 2010-12-29 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| US8922017B2 (en) | 2011-08-10 | 2014-12-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
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