WO2004073071A1 - 半導体集積回路装置およびその製造方法 - Google Patents

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Satoshi Moriya
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Hitachi, Ltd.
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Definitions

  • the present invention relates to a semiconductor integrated circuit device and a manufacturing technology thereof, and more particularly to a technology effective when applied to a semiconductor integrated circuit device having a MISFET using a refractory metal film or a refractory metal silicide film as a gate electrode. It is. Background art
  • the gate electrode In order to reduce the resistance of the gate electrode of the MISFET, the gate electrode should be a laminated film of a polycrystalline silicon film and a refractory metal such as tungsten (so-called polymetal gate), or the gate m3 ⁇ 4 There is a technique of forming a laminated film (a so-called polycide gate) of a polycrystalline silicon film and a silicide film of a refractory metal.
  • Japanese Patent Application Laid-Open No. 9-1321239 discloses a DRAM (Dynamic Random Access Memory) having a gate electrode composed of a polycrystalline silicon film, a TiN film and a W film.
  • DRAM Dynamic Random Access Memory
  • the present inventors are researching and developing a semiconductor integrated circuit device in which a DRAM and a logic LSI are formed on the same semiconductor substrate.
  • the DRAM has a memory cell composed of an information transfer MISFET and an information storage capacitor connected in series to the MISFET. Further, the logic LSI has a logic circuit in which an n-channel MISFET or a p-channel MISFET is appropriately combined.
  • a polymetal gate or a polycide gate is used for the gate electrode of the MISFET in order to reduce the resistance of the gate electrode.
  • the present inventors have adopted a semiconductor integrated circuit device employing a polymer gate. As a result, it was found that it is necessary to pay attention to the disappearance of tungsten (W), etc. in the polymetal gate, and to perform processing such as cleaning.
  • W tungsten
  • An object of the present invention is to improve the characteristics of a semiconductor integrated circuit device.
  • it is an object of the present invention to improve the cleaning efficiency of a MISFET having a high melting point metal film or a high melting point metal silicide film in a gate electrode and to prevent chipping of a gate electrode.
  • the method of manufacturing a semiconductor integrated circuit device includes: (a) forming a conductive film having a high melting point metal film or a high melting point metal silicide film on a semiconductor substrate with an insulating film interposed therebetween; Forming a conductor piece by selectively etching the conductive film; and (c) after the step (b), removing the refractory metal film or the refractory metal from the side wall of the conductor piece. A step of nitriding a side surface of the silicide film; and (d) a step of cleaning the semiconductor substrate after the step (c).
  • the method of manufacturing a semiconductor integrated circuit device includes: (a) forming a conductive film having a high melting point metal film or a high melting point metal silicide film via an insulating film on a semiconductor layer; A) forming a conductor piece by selectively etching the conductive film; and (c) depositing another insulating film on the semiconductor silver substrate after the step (b), Forming a sidewall film on the sidewall of the conductor piece by etching; (d) nitriding the exposed surfaces of the conductor piece and the sidewall film after the (c) step; (e) After the step (d), a step of cleaning the semiconductor fiber is provided.
  • the semiconductor integrated circuit device of the present invention has the following advantages. ⁇ A semiconductor integrated circuit device having a conductive piece formed on the opposite side via an insulating film; and (b) a semiconductor integrated circuit device having an impurity region in the semiconductor substrate on both sides of the conductive piece, wherein (c) the conductive piece is At least a part thereof is formed of a high melting point metal film or a high melting point metal silicide film, and the high melting point metal nitride film is formed on a side wall of the high melting point metal film or the high melting point metal silicide film.
  • FIG. 1 is a cross-sectional view of a main part of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 2 is a cross-sectional view illustrating a method of manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 3 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 4 shows a method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention. It is principal part sectional drawing of a board
  • FIG. 5 is a fragmentary cross-sectional view showing a method of manufacturing a semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 6 is a fragmentary cross-sectional view showing a method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 7 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to Embodiment 1 of the present invention.
  • FIG. 8 is a fragmentary cross-sectional view of a substrate showing a method for manufacturing a semiconductor integrated circuit device which is Embodiment 1 of the fiber of the present invention.
  • FIG. 9 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 10 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 11 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 12 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention. '
  • FIG. 13 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 14 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 15 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 16 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 17 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 18 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the second embodiment of the present invention.
  • FIG. 19 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the second embodiment of the present invention.
  • FIG. 20 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the second embodiment of the present invention.
  • FIG. 21 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device, for describing effects of the second embodiment of the present invention.
  • FIG. 22 is an essential part cross-sectional view showing the method of manufacturing the semiconductor integrated circuit device for describing the effect of the second embodiment of the present invention. '
  • FIG. 23 is a cross-sectional view of a main part of a substrate, illustrating a method of manufacturing a semiconductor integrated circuit device, for describing effects of the second embodiment of the present invention.
  • FIG. 24 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device, for describing effects of the second embodiment of the present invention.
  • FIG. 25 is a cross-sectional view of a substantial part of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the second embodiment of the present invention.
  • FIG. 26 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing another semiconductor integrated circuit device according to Embodiment 2 of the present invention.
  • FIG. 27 is a cross-sectional view of a main part of a substrate, illustrating a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention.
  • FIGS. 1 to 17 are cross-sectional views of a main part of a substrate showing a method of manufacturing a semiconductor integrated circuit device according to the present embodiment.
  • the left part of each drawing shows an area (where a DRAM memory cell is formed).
  • Memory cell formation area) MA is shown, and the right part shows peripheral circuit formation area PA where logic circuits and the like are formed.
  • an enlarged view of the gate electrode There are three words.
  • an element isolation 2 is formed in a semiconductor fiber 1 (hereinafter simply referred to as “opposite”) 1 made of, for example, p-type single crystal silicon.
  • a groove is formed by etching the element isolation region 1 and a thin silicon oxide film 6 is formed on the inner wall of the groove by thermal oxidation, and then an insulating film is formed inside the groove. It is formed by embedding a silicon oxide film 7.
  • a p-type impurity for example, boron
  • an n-type impurity for example, phosphorus
  • a heat treatment at about 100 ° C.
  • a p-type well 3 and a deep n-type well 5 are formed, and a type well 3 and an n-type well 4 are formed on the substrate 1 in the peripheral circuit formation region PA. This heat treatment is performed to activate impurity ions and repair crystal defects or the like generated in the substrate 1.
  • impurities for adjusting the threshold value of MISFET are ion-implanted into the surfaces of the p-type well 3 and the n-type well 4 (channel impeller region).
  • an oxidized silicon film is thermally oxidized at about 800 ° C. as a gate insulating film 8. Formed by
  • a low-resistance polycrystalline silicon film 9a with a thickness of about 7 Onm, for example, doped with phosphorus (P) is deposited on the gate insulating film 8 by a CVD (Chemical Vapor Deposition) method.
  • a tungsten nitride (WN) film 9b with a thickness of about 5 O nm and a tungsten (W) film 9 c with a thickness of about 10 O nm are deposited by a sputtering method, and a CVD method is further formed thereon.
  • the W film 9c is used for lowering the resistance of the gate US, and another high melting point metal may be used. Further, a silicide film of a refractory metal such as a tungsten silicide (WS i 2 ) film may be used.
  • a silicide film of a refractory metal such as a tungsten silicide (WS i 2 ) film may be used.
  • the WN film 9b is a barrier film for preventing an undesired reaction layer from being formed due to the contact between the W film 9c and the polycrystalline silicon film 9a.
  • Another barrier film such as a film may be used.
  • the silicon nitride film 10 is dry-etched using a photoresist film (hereinafter simply referred to as “resist film”, not shown) as a mask to remove the resist film. Further, the polycrystalline silicon film 9a, the WN film 9b and the W film 9c are dry-etched using the silicon film 10 as a mask, and a gate Sffi (conductor piece) 9 made of these films is formed. It is formed in the memory cell formation area MA and the peripheral circuit formation area PA. Note that the gate # 9 formed in the memory cell formation region MA functions as a word line WL.
  • a photoresist film hereinafter simply referred to as “resist film”, not shown
  • a thin oxide film 9d of about 4 nm is formed on the side wall of the polycrystalline silicon film 9a by wet hydrogen (Wet. Hydrogen) oxidation.
  • This oxidation is performed in order to recover the damage of the gate insulating film 8 generated during the dry etching of the polycrystalline silicon film 9a and the like.
  • High melting point metals such as W film are very easily oxidized. For example, when light oxidation ( ⁇ hydrogen oxidation) is performed in a steam / hydrogen mixed gas, the W film is oxidized. Without this, only silicon (polycrystalline silicon, silicon substrate) can be selectively oxidized.
  • FIG. 4 an enlarged view of the gate is shown at the top of the figure (the same applies to FIGS. 5 to 11).
  • the substrate (side wall of the gate electrode) is nitrided.
  • This nitriding can be performed, for example, by using RPN (Remote Plasma Nitrification) method.
  • the processing room (chamber) of the RPN apparatus is provided with, for example, a remote plasma generation unit using microwaves.
  • tungsten nitride (WN) film 9e When a raw material gas such as nitrogen or a nitrogen compound gas is supplied to the plasma generating section into which the microwave is introduced, active species such as nitrogen radicals and nitrogen ion radicals are generated by the microwaves.
  • the active species is supplied to the top of the chamber and reacts with the W film 9c exposed from the side wall of the gate electrode to form a tungsten nitride (WN) film 9e.
  • the thickness of the WN film is, for example, about l nm. Note that the WN film 9 e in the figure is thick for ease of viewing. That is, the exposure from the side wall of the gate electrode 9 The released W film 9c is ridden.
  • the surface of the oxidized film 9d is also oxidized, and becomes a laminated film of, for example, an oxynitride film and an oxide film.
  • the surface of the gate insulating film 8 on the surface of the fiber is also nitrided, and for example, the upper part thereof becomes an oxynitride film. Note that the illustration of this oxynitride film is omitted in cross-sectional views other than FIG.
  • nitriding is performed by using the RPN method.
  • other methods may be used as long as the method can at least nitride the W film.
  • nitriding is performed in a plasma atmosphere, so that the plasma can promote the nitridation reaction. Therefore, the dramatic nature of the nitride film is improved.
  • damage to other parts can be reduced as compared with the case of thermal nitridation in which the reaction is promoted by increasing the processing temperature.
  • the W film exposed from the side wall of the gate electrode is nitrided, so that the side wall of the W film 9c is covered with the WN film, and the W film is removed in the subsequent cleaning step. Erosion (dissolution) can be prevented.
  • a nitride film such as a silicon nitride film
  • a thin oxide film is used.
  • a nitride film is also formed on the side wall of 9d, and an n-type semiconductor region 11 and a p-type semiconductor region 12 described later have an offset structure with respect to the gate electrode.
  • a nitride film is also formed on the surface of the substrate, which causes a problem such as an obstacle to ion implantation at the time of forming the n-type semiconductor region 11 and the p-type semiconductor region 12.
  • it is possible to reduce the above problem by reducing the thickness of the nitride film, but it is difficult to secure the resistance to cleaning with a thin film. Further, it is difficult to form a thin deposited film such as a CVD film.
  • the WN film is formed inside from the side wall of the gate 3 ⁇ 4 @ 9, thereby causing an offset problem. Can be avoided.
  • the thickness of the insulating film remaining on the substrate surface can be prevented from being increased, and obstacles during ion implantation can be reduced.
  • fli * of the WN film can be easily controlled. Note that the WN film is conductive.
  • This nitriding treatment step is preferably carried out after the ethyl hydrogen oxidation step. After the side wall of the polycrystalline silicon film 9a is nitrided and the silicon nitride film is formed In such a case, there is a possibility that oxidation to the extent that the damage of the gate insulating film 8 is recovered may be difficult.
  • This nitriding step is preferably performed before the subsequent cleaning step.
  • Typical examples of the subsequent cleaning process include a cleaning process after the photolithography process, specifically, 1) a photolithography process for a resist film, 2) an impurity implantation process, and 3) a removal of a resist film. Process and 4) anti-surface cleaning process.
  • the steps 1) to 4) are repeated a plurality of times depending on the type and region of the impurity to be implanted. Of these, it is desirable to perform nitriding before the first cleaning step.
  • a resist film is formed on the substrate 1, and the resist film R 1 is left only on the n-type well 4 in the peripheral circuit formation region PA by a photolithography process.
  • an n-type semiconductor region 11 is formed in the p-type well 3 on both sides of the gate electrode 9 in the memory cell forming region MA by implanting an n-type impurity using the resist film R1 as a mask. Then, an n-type semiconductor region 11 is formed by injecting an n-type impurity into the p-type well 3 on both sides of the gate electrode 9 in the peripheral circuit formation region PA.
  • the resist 1 is washed. For example, the following U cleaning and hydrofluoric acid cleaning are performed.
  • U cleaning refers to cleaning using an oxidizing solution such as a sulfuric acid / hydrogen peroxide solution, an ammonia / hydrogen peroxide solution, or nitric acid.
  • an oxidizing solution such as a sulfuric acid / hydrogen peroxide solution, an ammonia / hydrogen peroxide solution, or nitric acid.
  • Such washing removes foreign substances, particularly organic compounds, by oxidative decomposition, and is effective for removing resist residues and the like.
  • hydrofluoric acid cleaning refers to cleaning using a solution containing hydrofluoric acid (for example, dilute hydrofluoric acid or a mixed solution of dilute hydrofluoric acid / hydrogen peroxide). Such cleaning is to slightly etch the silicon oxide film and remove, for example, foreign substances on the silicon oxide film in a lift-off manner.
  • hydrofluoric acid for example, dilute hydrofluoric acid or a mixed solution of dilute hydrofluoric acid / hydrogen peroxide
  • a strong cleaning liquid such as a U cleaning liquid / a hydrofluoric acid-based cleaning liquid can be used as the cleaning liquid.
  • the cleaning efficiency is improved, and the deterioration of characteristics due to foreign matter and the decrease in yield can be reduced.
  • the side wall film described later Until the formation process, the W film 9c is exposed from the side wall of the gate, so that not only a strong cleaning solution such as a U cleaning solution or a hydrofluoric acid-based cleaning solution cannot be used as the cleaning solution, but also water washing or ⁇ ⁇ ⁇ washing. In the case of performing W, erosion (dissolution) of the W film is observed.
  • the above-described cleaning liquid is an example, and cleaning using another cleaning liquid may be performed.
  • the timing of the cleaning step can be changed as appropriate, such as performing the removal and cleaning of the resist film as a set, and performing the cleaning every two times of removing the resist film in accordance with the degree of cleanness of the substrate.
  • a resist film is formed on the fiber 1, and a photolithography process is performed to form a resist film R 2 on the ⁇ -type well 3 in the memory cell formation region ⁇ and the peripheral circuit formation region ⁇ ⁇ .
  • a resist film R2 having an opening is formed on the n-type well 4 in the peripheral circuit formation region PA.
  • a p-type semiconductor region 12 is formed in the n-type well 4 on both sides of the gate electrode 9 in the memory cell forming region MA by implanting a p-type impurity using the resist film R2 as a mask.
  • n-type semiconductor region 11 is formed in the same step in the present embodiment, if the impurity concentration and the depth of these regions are different depending on the characteristics of the MISFET, these may be separated. It is necessary to form in this process, and the amount of Photolitho® increases.
  • the steps 1) to 4) are usually performed about 5 or 6 times before the side wall film forming step described later, although it depends on the specific configuration of the apparatus. It should be noted that the photolithography to cleaning process is performed about five times after the sidewall film forming process. This photolithography to cleaning process tends to increase as the number of elements formed on the same substrate increases due to the demand for higher performance of the apparatus.
  • the p-type semiconductor region PKP and the ⁇ -type semiconductor region 12 of the ⁇ -type well 4 surround the IT-type semiconductor region 11 of the p-type well 3 in the peripheral circuit formation area PA. These regions, on which the n-type semiconductor region PK ⁇ may be formed, suppress the spread of the depletion layer from the ⁇ -type semiconductor region 11 or the ⁇ -type semiconductor region 12 and suppress the short channel effect. Fulfill.
  • the ⁇ -type semiconductor region ⁇ ⁇ is formed by using a resist film having an opening on the ⁇ -type well 3 of the peripheral circuit formation region ⁇ ⁇ ⁇ ⁇ as a mask, and the n-type semiconductor region PK n is formed by the n-type well of the peripheral circuit formation region PA. 4 can be formed by implanting an impurity into a mask with a resist film having an upper surface.
  • impurities are activated by RTP (rabbit thermal process, heat treatment) at 900 ° C for 1 minute.
  • an impurity may be implanted into the peripheral circuit formation region PA to form a diffusion resistor (not shown).
  • the steps 1) to 4) described above are also performed during this impurity implantation.
  • the W film is likely to be eroded (dissolved).
  • the W film exposed from the side wall of the gate electrode is nitrided, so that the erosion (dissolution) of the W film can be prevented even in the cleaning process after the heat treatment.
  • a silicon nitride film 13 having a thickness of about 5 O nm is deposited on the substrate 1 by a CVD method, and the memory cell formation area MA is covered with a resist film.
  • This silicon nitride film 13 is used as a mask in a later-described silicide expansion process in the memory cell formation region MA, and as a film for forming a sidewall film in the peripheral circuit formation region.
  • the silicon nitride film 13 on the peripheral circuit formation region PA is anisotropically etched to form a side wall film 13 s on the side wall of the gate 9 in the peripheral circuit formation region PA.
  • an ⁇ -type impurity (phosphorous or arsenic) is ion-implanted into the ⁇ -type well 3 of the peripheral circuit formation region ⁇ ⁇ ⁇ ⁇ ⁇ to thereby obtain an ⁇ + -type semiconductor region 14 (source, Then, a ⁇ -type semiconductor region 15 (source, drain) is formed by ion-implanting a ⁇ -type impurity (boron) into the ⁇ -type well 4.
  • the impurities are activated by RTP at 900 ° C. for 1 minute.
  • the n-channel MISFETQ with LDD (Lightly Doped Drain) structure source and drain in the peripheral circuit formation area PA MI SFETQp is formed.
  • a cone (Co) film as a high melting point metal film is deposited on the fiber 1 by a sputtering method.
  • a silicidation reaction is caused at a contact portion between the Co film and the n + -type semiconductor region 14 and the p + -type semiconductor region 15 in the peripheral circuit formation region P A, thereby forming a cono-to silicide layer 16.
  • the conopret silicide layer 16 is formed by, for example, heat treatment at 500 ° C. to 600 ° C. for one minute.
  • the unreacted Co film is removed.
  • the resistance of the cobalt silicide layer 16 is reduced by performing a heat treatment at 700 ° C .;
  • the upper part of the substrate 1 has a thickness of 2 ⁇ !
  • a silicon nitride film 17 of about 50 nm is deposited.
  • the silicon nitride film 17 is used as a stopper film when forming contact holes 19, 23, and 24, which will be described later.
  • a silicon oxide film 18 having a thickness of about 700 to 800 nm is deposited as an insulating film on the silicon nitride film 17 by, for example, a CVD method, and then the silicon oxide film 18 is formed by a CMP (Chemical Mechanical Polishing) method.
  • the interlayer insulating film is formed by polishing and flattening the surface.
  • the contact hole 19 is formed by removing the silicon oxide film 18 and the silicon nitride films 17, 13 on the n-type semiconductor region 11 in the memory cell formation region MA by etching. Then, the surface of the substrate 1 (the n-type semiconductor region 11) is exposed. Thereafter, a sidewall film (not shown) made of an insulating film such as a silicon nitride film may be formed on the side wall of the contact hole 19.
  • an n-type semiconductor region 20 is formed by ion-implanting an n-type impurity (phosphorous or arsenic) into the p-type well 3 (n-type semiconductor region 11) of the memory cell formation region MA through the contact hole 19.
  • a plug 21 is formed inside the contact hole 19.
  • the plug 21 is formed by forming a low-resistance polycrystalline silicon film doped with an n-type impurity such as phosphorus (P) on the silicon oxide film 18 including the inside of the contact hole 19 by CV.
  • the polycrystalline silicon film is deposited by the D method and subsequently etched back (or polished by the CMP method) to leave the polycrystalline silicon film only inside the contact hole 19.
  • a silicon oxide film 22 as an insulating film on the substrate 1 by, for example, a CVD method
  • the silicon nitride films 22 and 18 in the peripheral circuit formation area PA and the silicon nitride film 17 thereunder are dried.
  • a contact hole 23 is formed above the source and drain (n + type semiconductor region 14) of the n channel type MISFE TQn, and the source and drain (p + type semiconductor region 15) of the p channel type MI SFET Qp
  • a contact hole 24 is formed in the upper part of FIG.
  • a contact hole 25 is formed on the plug 21 on the n-type semiconductor region 20 shared by the two information transfer MI SFETs Qt.
  • a thin Ti (titanium) film and a TiN film are sequentially deposited as a barrier film on the silicon oxide film 22 including the insides of the contact holes 23, 24, and 25, for example, by a CVD method.
  • a W film having a thickness of about 300 nm is deposited as a conductive film.
  • the W film or the like on the silicon oxide film 18 is polished by the CMP method, and is left only inside the contact hole to form the plug 27.
  • a bit line BL and first layer wirings 30 to 32 are formed on the plug 27.
  • These wirings are formed, for example, by depositing a W film having a thickness of about 10 Onm as a conductive film on the oxide silicon film 18 including on the plug 27 by, for example, a CVD method, and then using the resist film as a mask.
  • the W film is formed by dry etching.
  • a thin WN film may be formed below the W film by a CVD method, and the wiring may be composed of two layers of the WN film and the W film.
  • a silicon oxide film 34 of, for example, JJJ? 300 nm is formed as an insulating film on the bit lines BL and the first layer wirings 30 to 32.
  • a through hole 38 is formed on the plug 21 by dry etching the silicon oxide film 34 and the silicon oxide film 22 thereunder.
  • a low-resistance polycrystalline silicon film doped with, for example, an n-type impurity (phosphorus) as a conductive film is deposited on the silicon oxide film 34 including the inside of the through hole 38 by a CVD method. Etch back the polycrystalline silicon film to form through holes 38
  • the plug 39 is formed by leaving only the part.
  • a silicon nitride film 40 of about 100 nm is deposited as an insulating film on the silicon oxide film 34 by, for example, a CVD method, and then a silicon oxide film is formed on the silicon nitride film 40 by a CVD method.
  • the film 41 is deposited.
  • the silicon nitride film 41 in the memory cell forming area MA is dry-etched using a resist film (not shown) as a mask.
  • the silicon nitride film 40 below this silicon oxide film 41 is formed.
  • the groove 42 is formed above the through hole 38 by dry etching.
  • an amorphous silicon film with a thickness of about 50 nm doped with an n-type impurity (phosphorus) is deposited by a CVD method, and then oxidized.
  • the amorphous silicon film on the silicon film 41 is etched back to leave the amorphous silicon film along the inner wall of the groove 42.
  • the oxide tantalum film 44 is crystallized and defects are repaired by supplying oxygen to the film.
  • This tantalum oxide film 44 is used as a capacitive insulating film for a capacitor.
  • a TiN film 45 is formed as a conductive film on the oxide tantalum film 44 including the inside of the groove 42 by, for example, about 15 O nm by using both a CVD method and a sputtering method, After the deposition, the TiN film 45 and the tantalum oxide film 44 are dry-etched using a resist film (not shown) as a mask to form an upper electrode composed of the TiN film 45, a tantalum oxide film. A capacity C composed of a lower insulating layer made of a capacitive insulating film made of 44 and a polycrystalline silicon film 43 is formed. By the process up to this point, the DRAM of the MISFET Qt for information transfer and the capacity C connected in series The memory cell is completed.
  • an oxide silicon film 50 having a thickness of about 100 nm is deposited as an insulating film on the capacitor C by, for example, a CVD method.
  • a resist film (not shown) as a mask
  • the silicon oxide films 50, 41, the silicon nitride film 40, and the silicon oxide film on the first layer wiring 30 in the peripheral circuit formation region PA are formed.
  • a through hole 51 is formed by dry etching 34
  • a plug 53 is formed inside the through hole 51.
  • the plug 53 is formed in the same manner as the plug 27.
  • a conductive film is deposited on the silicon oxide silicon film 50 and etched to form second-layer wirings 54 to 56.
  • a third layer wiring is formed on the second layer wirings 54 to 56 via an insulating film, and a passivation formed of a silicon oxide film and a silicon nitride film is formed on the third layer wiring.
  • a film is deposited, its illustration is omitted.
  • a polymetal gate has been described as an example.
  • the same effect can be obtained by performing the nitriding treatment of the present embodiment on a polyside gate.
  • tungsten silicide constituting the gate electrode is nitrided, and a film mainly composed of WN is formed on the side surface.
  • the refractory metal film is more likely to be eroded by the cleaning liquid than the silicide film, and therefore the present invention is more effective when used for a polymetal gate.
  • the cleaning step after the removal of the resist film has been described in detail, but it goes without saying that the cleaning step after the nitriding treatment is effective.
  • the nitriding treatment is performed after the formation of the gate electrode, that is, after the processing of the laminated film including the polycrystalline silicon film 9a, the WN film 9b, and the W film 9c. As described above, the nitriding treatment may be performed after the step where the W film forming the gate electrode may be exposed.
  • FIGS. 18 to 20 and 25 are cross-sectional views of a main part of a substrate showing a method of manufacturing a semiconductor integrated circuit device according to the present embodiment.
  • the area MA in which memory cells are formed (memory cell formation area) MA is shown, and the right part shows the peripheral circuit formation area PA in which logic circuits and the like are formed.
  • an enlarged view of the gate electrode portion is described as needed (FIGS. 18 to 20). Note that the present embodiment is the same as Embodiment 1 except that the timing of the nitriding treatment is different from that of Embodiment 1.
  • an element isolation 2 a p-type well 3, an n-type well 4, etc. are formed, a channel is implanted, and then a low-resistance polycrystalline silicon film 9a, a WN film 9b, a W A film 9c and a silicon nitride film 10 are sequentially deposited (see FIG. 2).
  • the polycrystalline silicon film 9a, the WN film 9b, the W film 9c, and the silicon nitride film 10 are dry-etched to form a gate electrode 9, and a wet hydrogen gas is formed.
  • a thin oxide film 9d of about 4 nm is formed on the side wall of the polycrystalline silicon film 9a (see FIG. 4).
  • an n-type semiconductor region 11 and a P-type semiconductor region 12 are formed.
  • a p-type semiconductor region P Kp around the n-type semiconductor region 11 and an ⁇ -type semiconductor region ⁇ ⁇ ⁇ around the ⁇ -type semiconductor region 12 may be formed.
  • impurities are activated by RTP at 900 ° C. for 1 minute. Further, after this, if necessary, an impurity may be implanted into the peripheral circuit formation region PA to form a diffusion resistor (not shown).
  • a silicon nitride film 13 having a thickness of about 5 O nm is deposited on the substrate 1 by a CVD method, and the memory cell formation region is covered with a resist film.
  • a side wall film 13 s is formed on the side wall of the gate 9 in the peripheral circuit formation region PA.
  • the substrate (side wall of the gate electrode) is nitrided by using the RPN method described in the first embodiment.
  • the surface of the gate insulating film 8 opposite to the surface of the gate insulating film 8 is nitrided, and for example, the upper portion thereof becomes an oxynitride film.
  • the nitriding treatment is performed after the formation of the sidewall film 13 s.
  • the nitriding treatment is performed after the formation of the sidewall film 13 s.
  • FIG. 21 and FIG. Even if the W film 9c constituting the gate electrode is exposed, the exposed surface is nitrided and the WN film Thus, the erosion (dissolution) of the W film in the subsequent washing step can be prevented.
  • FIG. 21 shows a case where the side wall of the gate electrode 9 is not completely covered by the sidewall film 13 s due to the foreign substance Pa in the silicon nitride film constituting the sidewall film 13 s. .
  • FIG. 22 shows a case where the silicon nitride film 10 on the gate electrode 9 is removed due to the influence of foreign matter and the like, and the surface of the W film 9c is exposed.
  • FIGS. 21 and 22 are main-portion cross-sectional views of a substrate illustrating a manufacturing process of a semiconductor integrated circuit device, for describing effects of the present embodiment.
  • a resist film having an opening is formed on the n-type well 4 in the peripheral circuit formation region PA, a p-type impurity is implanted, the resist film is removed, and the opposite surface is washed.
  • a resist film having an opening is formed on the p-type well 3 in the peripheral circuit forming area PA, n-type impurities are implanted, the resist film is removed, and then the surface is washed.
  • the steps 1) to 4) described in the first embodiment are repeatedly performed.
  • impurity activation is performed by RTP at 900 ° C. for 1 minute to form an n + type semiconductor region 14 (source and drain) and ap + type semiconductor region 15 (source and drain).
  • the nitriding treatment is performed after the formation of the sidewall film that may expose the W film constituting the gate electrode, so that the erosion (dissolution) of the W film by the cleaning liquid is prevented. Can be prevented. Further, a strong cleaning liquid such as the u cleaning liquid / hydrofluoric acid-based cleaning liquid described in detail in Embodiment 1 can be used. As a result, the cleaning efficiency is improved, and the deterioration of the characteristics and the decrease in the yield due to foreign matter can be reduced. Then, as in Difficulty Mode 1, after forming the conorele silicide layer 16, an inter-layer insulating film, plugs, wiring, capacitors, etc. are formed, and the DRAM memory cell is almost completed (Fig. 25 ).
  • the nitriding process may be performed after the gate electrode processing described in the first embodiment and after the formation of the sidewall film described in the present embodiment. If nitriding is performed after processing the gate ⁇ , the effect on subsequent cleaning can be recognized.For example, foreign substances are already attached to the side wall of the gate electrode during processing of the gate electrode, and the WN film is formed on the side wall of the gate electrode. Is not formed, and the W film may be exposed in a subsequent step. In such a case, two nitriding treatments are effective. Further, the number of times of nitriding is not limited to two times, and may be performed for each process in which the W film constituting the gate electrode may be exposed.
  • the process may be performed after the formation of the contact hole 19 or the like.
  • the film may be exposed.
  • the nitriding treatment may be performed after the formation of the contact hole.
  • the nitriding treatment is performed in a state where the surface of the k (p-type well 3) 1 is exposed, the anti- (S i) nitrides and the connection resistance is expected to increase.
  • the film serving as the etching stopper for example, the silicon nitride films 13 and 17
  • FIG. 26 shows a cross-sectional view of a main part in the vicinity of the contact hole 19 after the exposed W film 9c is nitrided.
  • the loss of the W film can be prevented even if the subsequent cleaning (for example, cleaning before embedding the conductive film) is performed.
  • the WN film 9e is a conductive film
  • the plug and the WN film 9e can be insulated from each other by a sidewall film formed on the side wall of the contact hole.
  • the W film is used as the polymetal gate, but another high melting point metal may be used.
  • Other high-melting point metal films include, for example, molybdenum (Mo).
  • tungsten silicide film is used for the gate electrode, its side surface is nitrided to form a film mainly composed of WN.
  • the refractory metal film is more likely to be eroded by the cleaning liquid than the silicide film, and therefore the present invention is more effective when used in a polymer gate.
  • the cleaning step after the removal of the resist film has been described in detail, but it goes without saying that the cleaning step after the nitriding treatment is effective.
  • the invention made by the inventor has been specifically described based on the embodiment.
  • the present invention is not limited to the above-described embodiment, and can be variously modified without departing from the gist thereof. Needless to say.
  • the DRAM has been described as an example, but the present invention can be widely applied to a semiconductor integrated circuit device using a polymetal gate or a polycide gate.
  • the present invention can be widely applied to logic LSI and static random access memory (SRAM).
  • FIG. 27 is a cross-sectional view of a main part in a case where the non-volatile memory is subjected to the nitriding treatment of the present invention.
  • a floating gate electrode FG is formed on the anti-aggression (P-type well 3) 1 via a gate insulating film 8.
  • This floating gate electrode FG is made of, for example, a polycrystalline silicon film.
  • a control gate SUGG is formed via an ON0 film 60 composed of a laminated film of a thin silicon oxide film, a thin silicon nitride film, and a thin silicon oxide film.
  • the control gate electrode CG is made of, for example, a laminated film of a polycrystalline silicon film 61 and a tungsten silicide film 62.
  • the side wall of this tungsten silicide film 62 is nitrided to form a WN film 66.
  • the tungsten silicide portion may be made of tungsten. That is, the present invention can be applied to a case where an insulating film such as an ON O film is interposed between the gate electrodes (FG, CG).
  • the refractory metal in the subsequent cleaning process can be formed. Erosion (dissolution) of the film and the like can be reduced.
  • erosion (dissolution) of the high melting point metal film and the like in the subsequent cleaning process can be reduced.
  • 63 is an n-type semiconductor region (source, drain), and 64 and 65 are insulating films.
  • the side of the refractory metal film or the refractory metal silicide film exposed from the side wall of the conductor piece was nitrided.
  • the cleaning efficiency can be improved.
  • the characteristics of the device can be improved.
  • the present invention is a technique particularly effective when applied to a semiconductor integrated circuit device such as a DRAM and a logic LSI used widely in electronic devices such as a personal computer.

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Abstract

　ポリメタルゲートを構成する高融点金属膜の洗浄工程における欠けを防止し、装置の特性を向上させ、また、洗浄効率を向上させるため、基板１上の低抵抗多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃを、窒化シリコン膜１０をマスクにドライエッチングし、これらの膜よりなるゲート電極９を形成し、ウエットハイドロゲン酸化により薄い酸化膜９ｄを形成した後、ＲＰＮ法を用いて窒化処理を行い、ゲート電極の側壁から露出したＷ膜９ｃをＷＮ膜９ｅとする。その結果、その後の洗浄工程、例えば、ｎ-型半導体領域１１やｐ-型半導体領域１２の形成時に行われる、１）レジスト膜のホトリソグラフィー工程、２）不純物の注入工程、３）レジスト膜の除去工程および４）基板表面の洗浄工程が繰り返し行われても、Ｗ膜９ｃの欠けを防止でき、また、洗浄液としてＵ洗浄液やフッ酸系の洗浄液のような強い洗浄液を用いることができる。　

Description

明 細 書 半導体集積回路装置およびその製造方法 技術分野
本発明は、 半導体集積回路装置およびその製造技術に関し、 特に、 ゲート電極 として高融点金属膜や高融点金属のシリサイド膜を用いた MI SFETを有する 半導体集積回路装置に適用して有効な技術に関するものである。 背景技術
MI SF E Tのゲ一ト電極の低抵抗化を図るため、 ゲ一ト電極を多結晶シリコ ン膜とタングステン等の高融点金属との積層膜（いわゆるポリメタルゲート） と する、 もしくはゲート m¾を多結晶シリコン膜と高融点金属のシリサイド膜との 積層膜（いわゆるポリサイドゲート） とする技術がある。
例えば、 特開平 9一 321239号公報には、 多結晶シリコン膜、 T i N膜お よび W膜よりなるゲ一ト電極を有する DRAM (Dynamic Random Access Memory) が開示されている。
また、 窒化シリコン膜 17とサイドウォ一ルスべ一サ （窒化シリコン膜） 18 とを 500°C以下の低温で堆積することにより、 ゲート電極（ビット線 BL) を 構成する W膜の表面の酸化を防止する技術が開示されている。
本発明者らは、 DRAMとロジック LS Iとを同一半導 板上に形成する半 導体集積回路装置の研究 ·開発を行っている。
この D RAMは、 情報転送用 M I SFE Tとこれに直列に接続された情報蓄積 用容量素子からなるメモリセルを有している。 また、 ロジック LSIは、 nチヤ ネル型 M I SF E Tや pチャネル型 M I SFETを適宜組み合わせた論理回路を 有している。
また、 MI SFETのゲート電極には、 前述したように、 ゲート電極の低抵抗 ィ匕を図るため、 ポリメタルゲートやポリサイドゲートが用いられている。
しかしながら、 本発明者らがポリメ夕ルゲ一トを採用した半導体集積回路装置 について検討した結果、 ポリメタルゲートにおいては、 タングステン （W)等の 消失に留意し、 洗浄等の処理を行う必要があることが判明した。
追って詳細に説明するように、 例えば、 ポリメタルゲートの加工直後からゲ一 ト電極の側壁にサイドウォ一ル膜を形成するまでの期間は、 ゲート電極の側壁か ら 莫等の高融点金属がむきだしの状態となる。
このため前述の期間には、 W膜等の高融点金属を溶解させる過酸化水素水 （H 202)やフッ酸（H F)等の強い洗浄液を用いた洗浄を行うことができず、水（H 20) や温水を用いた洗浄ができるにすぎなかった。
その結果、 異物の除去率が低下する等、 洗浄効率が低下し、 以降のプロセスや 歩留まり等に悪影響を与えていた。
また、 水洗を採用しても、 熱処理後にフォトリソグラフィ一および水洗処理が 行われた場合には W膜が欠けることが判明した。
さらに、 サイドウオール膜形成後は、 過酸化水素水 (H202)等の強い洗浄液 を用いた洗浄が可能であると考えられているが、 一部に W膜が欠けたパターンが 確認されるウェハが存在した。
これは、 追って詳細に説明するように、 異物が W膜の上部や側壁に付着し、 サ ィドウォール膜の形成までの処理によって W膜の上部や側壁が露出した状態とな り、 この露出部が洗浄液等により侵食されたものと考えられる。
このような W膜の欠けが生じると、 M I S F E Tの特性が劣ィ匕し、 また、 不良 となる。
本発明の目的は、 半導体集積回路装置の特性を向上させることにある。 特に、 ゲ一ト電極中に高融点金属膜もしくは高融点金属のシリサイド膜を有する M I S F E Tの洗浄効率を向上させ、 また、 ゲート電極の欠けを防止することにある。 本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。 本発明の半導体集積回路装置の製造方法は、 （ a)半導体基板上に絶縁膜を介し 高融点金属膜もしくは高融点金属のシリサイド膜を有する導電性膜を形成するェ 程と、 （ b )前記導電性膜を選択的にエッチングすることにより導体片を形成する 工程と、 （c )前記 (b )工程の後、前記導体片の側壁から露出した前記高融点金 属膜もしくは前記高融点金属のシリサイド膜の側面を窒化する工程と、 （d)前記 ( c ) 工程の後、 前記半導体 反を洗浄する工程と、 を有するものである。 本発明の半導体集積回路装置の製造方法は、 （a )半導体 ¾|反上に絶縁膜を介し 高融点金属膜もしくは高融点金属のシリサイド膜を有する導電性膜を形成するェ 程と、 （ b )前記導電性膜を選択的にェヅチングすることにより導体片を形成する 工程と、 （c )前記 ( b )工程の後、前記半導体銀反上に他の絶縁膜を堆積し、 異 方的にェヅチングすることによって、 前記導体片の側壁に側壁膜を形成する工程 と、 （d )前記（c )工程の後、前記導体片および前記側壁膜の露出表面を窒化す る工程と、 （e )前記（d )工程の後、前記半導体纖を洗浄する工程と、 を有す るものである。
本発明の半導体集積回路装置は、 （a)半導！^反上に絶縁膜を介して形成され た導体片と、 （ b )前記導体片の両側の前記半導体基板中に不純物領域を有する半 導体集積回路装置であって、 （ c )前記導体片は、少なくともその一部が高融点金 属膜もしくは高融点金属のシリサイド膜で構成され、 前記高融点金属膜もしくは 前記高融点金属のシリサイド膜の側壁には前記高融点金属の窒化膜が形成されて いるものである。 図面の簡単な説明
図 1は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示す 基板の要部断面図である。
図 2は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示す 反の要部断面図である。
図 3は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示す 基板の要部断面図である。
図 4は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示す 基板の要部断面図である。
図 5は、 本発明の赚の形態 1である半導体集積回路装置の製造方法を示す 凝反の要部断面図である。
図 6は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示す Si反の要部断面図である。
図 7は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示す 基板の要部断面図である.。
図 8は、 本発明の纖の形態 1である半導体集積回路装置の製造方法を示す 基板の要部断面図である。
図 9は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示す 基板の要部断面図である。
図 1 0は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示 す基板の要部断面図である。
図 1 1は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示 す基板の要部断面図である。
図 1 2は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示 す基板の要部断面図である。 '
図 1 3は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示 す基板の要部断面図である。
図 1 4は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示 す基板の要部断面図である。
図 1 5は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示 す基板の要部断面図である。
図 1 6は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示 す基板の要部断面図である。
図 1 7は、 本発明の実施の形態 1である半導体集積回路装置の製造方法を示 す基板の要部断面図である。
図 1 8は、 本発明の実施の形態 2である半導体集積回路装置の製造方法を示 す基板の要部断面図である。 図 1 9は、 本発明の実施の形態 2である半導体集積回路装置の製造方法を示 す基板の要部断面図である。
図 2 0は、 本発明の実施の形態 2である半導体集積回路装置の製造方法を示 す基板の要部断面図である。
図 2 1は、 本発明の実施の形態 2の効果を説明するための半導体集積回路装 置の製造方法を示す基板の要部断面図である。
図 2 2は、 本発明の実施の形態 2の効果を説明するための半導体集積回路装 置の製造方法を示す 反の要部断面図である。 '
図 2 3は、 本発明の実施の形態 2の効果を説明するための半導体集積回路装 置の製造方法を示す基板の要部断面図である。
図 2 4は、 本発明の実施の形態 2の効果を説明するための半導体集積回路装 置の製造方法を示す基板の要部断面図である。
図 2 5は、 本発明の実施の形態 2である半導体集積回路装置の製造方法を示 す基板の要部断面図である。
図 2 6は、 本発明の実施の形態 2である他の半導体集積回路装置の製造方法 を示す基板の要部断面図である。
図 2 7は、 本発明の他の実施の形態である半導体集積回路装置の製造方法を 示す基板の要部断面図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態を図面に基づいて詳細に説明する。 なお、 実施の形 態を説明するための全図において同一機能を有するものは同一の符号を付し、 そ の繰り返しの説明は省略する。
(実施の形態 1 )
本実施の形態の半導体集積回路装置の製造方法を図 1〜図 1 7を用いて工程順 に説明する。 なお、 図 1〜図 1 7は、 本実施の形態の半導体集積回路装置の製造 方法を示す基板の要部断面図であり、 各図の左部は D R AMのメモリセルが形成 される領域 （メモリセル形成領域） MAを示し、 右部は論理回路等が形成される 周辺回路形成領域 P Aを示している。 また、 必要に応じてゲート電極部の拡大図 を言 3載してある。
まず、図 1に示すように、例えば p型の単結晶シリコンからなる半導体纖（以 下単に「對反」 という） 1中に、 素子分離 2を形成する。 この素子分離 2は、 例 えば 1の素子分離領域をェツチングすることにより溝を形成し、 熱酸化する ことによって、 溝の内壁に薄い酸化シリコン膜 6を形成した後、 溝の内部に絶縁 膜として酸化シリコン膜 7を埋め込むことにより形成する。
次に、 反 1に p型不純物 （例えばホウ素）および n型不純物 （例えばリン） をイオン打ち込みした後、 約 1 0 0 0 °Cの熱処理を施すことにより、 メモリセル 形成領域 MAの纖 1に p型ゥエル 3および深い n型ゥエル 5を形成し、 周辺回 路形成領域 P Aの基板 1に； 型ゥエル 3および n型ゥエル 4を形成する。 この熱 処理は、 不純物イオンの活性化、 基板 1に生じた結晶欠陥等の修復のために行わ れる。
また、 この際、 p型ゥエル 3および n型ゥエル 4の表面に、 M I S F E Tの閾 値調整用の不純物をイオン打ち込みする （チャネルィンプラ領域)。
次に、 図 2に示すように、 フヅ酸系の洗浄液を用いて基板 1の表面をウエット 洗浄した後、 ゲート絶縁膜 8として例えば酸ィ匕シリコン膜を約 8 0 0 °Cの熱酸化 により形成する。
次に、 ゲート絶縁膜 8上に例えばリン （P ) をド一プした膜厚 7 O nm程度の 低抵抗多結晶シリコン膜 9 aを C VD (Chemical Vapor Deposition)法で堆積し、 続いてその上部にスパッ夕リング法で, 5 O nm程度の窒化タングステン （W N)膜 9 bおよび膜厚 1 0 O nm程度のタングステン （W)膜 9 cを堆積し、 さ らにその上部に CVD法で窒化シリコン莫 1 0を堆積する。
W膜 9 cは、 ゲート USの抵抗を下げるために用いられ、 他の高融点金属を用 いてもよい。 また、 タングステンシリサイド （W S i 2) 膜等、 高融点金属のシ リサイド膜を用いてもよい。
また、 WN膜 9 bは、 W膜 9 cと多結晶シリコン膜 9 aが接触することにより 不所望の反応層が形成されることを防ぐためのバリア膜であり、 窒化チタン （T i N)膜等の他のバリア膜を用いてもよい。
高融点金属膜や高融点金属のシリサイド膜をゲ一ト電極として直接ゲ一ト絶縁 膜の上部に形成しないのは、膜応力によりゲ一ト絶縁膜の耐圧が劣化する、また、 ゲ一ト絶縁膜が金属により汚染されその特性が劣化する等の理由による。
次に、図 3に示すように、フォトレジスト膜（以下単に「レジスト膜」という、 図示せず） をマスクに窒化シリコン膜 1 0をドライエッチングし、 レジスト膜を 除去する。 さらに、 窒ィ匕シリコン膜 1 0をマスクに多結晶シリコン膜 9 a、 WN 膜 9 bおよび W膜 9 cをドライエッチングし、これらの膜よりなるゲ一ト Sffi (導 体片） 9を、 メモリセル形成領域 MAおよび周辺回路形成領域 P Aに形成する。 なお、 メモリセル形成領域 MAに形成されたゲート ¾ϋ 9は、 ワード線 WLとし て機能する。
次いで、 図 4に示すように、 ウエットハイドロゲン （Wet. Hydrogen)酸化によ り多結晶シリコン膜 9 aの側壁に 4 nm程度の薄い酸化膜 9 dを形成する。 この 酸化は、 多結晶シリコン膜 9 a等のドライェヅチングの際に生じたゲ一ト絶縁膜 8のダメージを回復させるために行う。 W膜等の高融点金属は非常に酸化されや すいが、 例えば、 水蒸気/水素混合ガス中でのライト酸ィ匕 （ゥエツトハイドロゲ ン酸化） を行った場合には、 W膜を酸化することなく、 シリコン （多結晶シリコ ン、 シリコン基板） のみを選択的に酸化することができる。 なお、 図 4において は、 ゲート 部の拡大図を図の上部に記載してある （図 5〜図 1 1について同 じ）。
次いで、 図 5に示すように、 基板（ゲート電極の側壁） を窒化する。 この窒化 は、 例えば R P N (リモートプラズマナイトライゼイシヨン： Remote Plasma Nitrization)法を用いて行うことができる。
R P N装置の処理室 （チャンバ） には、 例えばマイクロ波を用いた遠隔式のプ ラズマ発生部が設けられている。
このマイクロ波が導入されるブラズマ発生部に窒素や窒素化合物ガス等の原料 ガスが供給されると、 マイクロ波により窒素ラジカルや窒素イオンラジカル等の 活性種が生じる。 この活性種がチャンバ内に収容された «反上に供給され、 ゲー ト電極の側壁から露出した W膜 9 cと反応して窒化タングステン （WN)膜 9 e が形成される。 WN膜の膜厚は、 例えば l nm程度である。 なお、 図中の WN膜 9 eは、 見やすくするため厚く記載してある。即ち、 ゲート電極 9の側壁から露 出した W膜 9 cが窒ィ匕される。 この際、 酸ィ匕膜 9 dの表面も窒ィ匕され、 例えば酸 窒化膜と酸化膜の積層膜となる。 同様に纖表面のゲ一ト絶縁膜 8の表面も窒化 され、 例えば、 その上部が酸窒ィ匕膜となる。 なお、 図 5以外の断面図においてこ の酸窒化膜の表記を省略する。
なお、 本難の形態においては、 R P N法を用いた窒化を行ったが、 少なくと も W膜を窒化できる方法であれば他の方法を用いてもよい。但し、 前述したよう に R P N法では、 ブラズマ雰囲気下で窒化が行われるため、 ブラズマにより窒ィ匕 反応を促進させることができる。従って、 窒化膜の劇莫性が良くなる。 また、 処 理温度を高くすることにより反応の促進する熱窒化の場合等と比べ、 他の部位に 対するダメ一ジを低減できる等の利点がある。
このように、 本実施の形態によれば、 ゲート電極の側壁から露出した W膜を窒 化したので、 W膜 9 cの側壁が WN膜で覆われることとなり、 その後の洗浄工程 における W膜の侵食 （溶解） を防止することができる。
なお、 例えば窒化シリコン膜等の窒化膜を ¾反上に堆積することによりゲート 電極を構成する W膜の側壁を窒ィ匕膜で覆うことも可能であるが、 この場合、 薄い 酸ィ匕膜 9 dの側壁にも窒ィ匕膜が形成され、 後述する n—型半導体領域 1 1や p—型 半導体領域 1 2がゲート電極に対しオフセット構造となる。 また、 基板表面にも 窒化膜が形成され、 これが n—型半導体領域 1 1や p—型半導体領域 1 2の形成時 のイオン打ち込みの障害となる等の問題がある。 また、 窒化膜を薄膜化し、 前記 問題を低減することも可能ではあるが、 薄い膜では洗浄に対する耐性の確保が困 難となる。 また、 C VD膜等の堆積膜を薄く形成することは困難である。
これに対し、 本実施の形態においては、 窒化処理によりゲート電極を構成する W膜の側壁に窒化膜を形成したので、 ゲート ¾@ 9の側壁から内側に WN膜が形 成され、 オフセットの問題を回避することができる。 また、 基板表面に残存する 絶縁膜の厚膜化を防止でき、 イオン打ち込みの際の障害を低減できる。 また、 窒 ィ匕処理の時間や条件を調整することにより WN膜の fli*を容易に制御することが できる。 なお、 WN膜は導電性である。
この窒化処理工程は、 ゥエツトハイドロゲン酸化工程の後に行うことが好まし い。 多結晶シリコン膜 9 aの側壁が窒化され、 窒化シリコン膜が形成された後に おいては、 ゲート絶縁膜 8のダメージを回復させる程度の酸化が困難となる恐れ があるからである。
また、 この窒化処理工程は、 その後の洗浄工程の前に行うことが望ましい。 そ の後の洗浄工程の代表的なものとしては、 ホトリソ工程後の洗浄処理、 具体的に は、 1 ) レジスト膜のホトリソグラフィ一工程、 2 )不純物の注入工程、 3 ) レ ジスト膜の除去工程および 4 ) 反表面の洗浄工程が挙げられる。この 1 )〜4 ) の工程は、打ち込む不純物の種類や領域に応じて複数回繰り返される。このうち、 最初の洗浄工程の前に窒化処理を行うことが望ましい。
次いで、 図 6に示すように、 基板 1上にレジスト膜を形成し、 フォトリソグラ フィ一工程により周辺回路形成領域 P Aの n型ゥエル 4上にのみレジスト膜 R 1 を残存させる。
次いで、 レジスト膜； R 1をマスクに、 n型不純物を注入することによって、 メ モリセル形成領域 M Aのゲ一ト電極 9の両側の p型ゥエル 3中に n—型半導体領 域 1 1を形成し、 また、 周辺回路形成領域 P Aのゲート電極 9の両側の p型ゥェ ル 3に n型不純物を注入することによって n—型半導体領域 1 1を形成する。
次いで、 レジスト膜 R 1をァヅシングにより除去した後、 ¾反 1を洗浄する。 例えば、 以下に示す U洗浄やフッ酸洗浄を行う。
U洗浄とは、 硫酸/過酸化水素溶液、 アンモニア/過酸化水素溶液、 もしくは 硝酸等の酸化性溶液を用いた洗浄をいう。 かかる洗浄は、 異物、 特に有機化合物 を酸化分解して除去するもので、 レジスト残渣等の除去に有効である。
また、 フヅ酸洗浄とは、 フヅ酸を含有する溶液 （例えば、 希フヅ酸もしくは希 フヅ酸/過酸化水素混合液） を用いた洗浄をいう。 かかる洗浄は、 酸化シリコン 膜を僅かにエッチングし、 例えば酸化シリコン膜上の異物をリフトオフ的に除去 するものである。
このように、 本実施の形態によれば、 ゲート電極の側壁から露出した W膜を窒 化したので、 洗浄液として U洗浄液ゃフヅ酸系の洗浄液のような強い洗浄液を用 いることができる。 その結果、 洗浄効率が向上し、 異物による特性の劣化ゃ歩留 まり低下を低減することができる。
これに対して、 上記窒化工程を行わない場合には、 後述するサイドウオール膜. の形成工程までは、 W膜 9 cがゲート の側壁から露出した状態となり、 洗 浄液として U洗浄液ゃフヅ酸系の洗浄液のような強い洗浄液が使えないばかりか、 水洗や ί^τΚ洗を行う場合にも W膜の侵食（溶解） による消失が見られる。
なお、 レジスト膜の除去の後に、 U洗浄およびフッ酸洗浄を行う必要はなく、 どちらか一方の洗浄でも良い。 また、 上記洗浄液は一例であり他の洗浄液を用い た洗浄を行ってもよい。 さらに、 レジスト膜の除去と洗浄とを必ずしもセットで 行う必要はなく、基板のクリーン度に応じて 2回のレジスト膜の除去毎に行う等、 洗浄工程のタイミングは適宜変更可能である。
次いで、 図 7に示すように、 纖 1上にレジスト膜を形成し、 フォトリソグラ フィ一工程により、 メモリセル形成領域 ΜΑおよび周辺回路形成領域 Ρ Αの ρ型 ゥェル 3上に、 レジスト膜 R 2を形成する。 言い換えれば、 周辺回路形成領域 P Aの n型ゥエル 4上に開口を有するレジスト膜 R 2を形成する。
次いで、 レジスト膜 R 2をマスクに、 p型不純物を注入することによって、 メ モリセル形成領域 M Aのゲ一ト電極 9の両側の n型ゥエル 4中に p-型半導体領 域 1 2を形成する。
なお、本実施の形態においては、 n—型半導体領域 1 1を同一の工程で形成した が、 M I S F E Tの特性に応じてこれらの領域の不純物濃度やその深さが異なる 場合には、 これらを別々の工程で形成する必要があり、 さらに、 ホトリソ ®が 増えることとなる。
また、 周辺回路形成領域 P Aには、 種々の特性の M I S F E Tが形成される場 合には、同じ導電型の M I S F E Tであっても、不純物を打ち分ける必要があり、 ホトリソ工程が増えることとなる。なお、装置の具体的構成によっても異なるが、 後述するサイドウオール膜形成工程までに 通常 5もしくは 6回程度の上記 1 ) 〜4 ) の工程 （ホトリソ〜洗浄工程） が行われる。 なお、 サイドウォ一ル膜形成 工程後にも 5回程度のホトリソ〜洗浄工程が行われる。 このホトリソ〜洗浄工程 は、装置の高性能化の要求から同一 上に形成される素子が多種となるに伴い、 多くなる傾向にある。
また、図 8に示すように、周辺回路形成領域 P Aの p型ゥエル 3の IT型半導体 領域 1 1の周囲に p型半導体領域 P K P、 η型ゥエル 4の Ρ—型半導体領域 1 2の 周囲に n型半導体領域 P K ηを形成してもよいこれらの領域は、 η—型半導体領域 1 1もしくは ρ-型半導体領域 1 2からの空乏層の広がりを抑え、短チャネル効果 を抑制する役割を果たす。 なお、 ρ型半導体領域 Ρ Κ ρは、 周辺回路形成領域 Ρ Αの ρ型ゥエル 3上に開口を有するレジスト膜をマスクに、 n型半導体領域 P K nは、 周辺回路形成領域 P Aの n型ゥエル 4上に閧ロを有するレジスト膜をマス クに、 不純物を打ち込むことにより形成することができる。
次に、 9 0 0 °C；、 1分の R T P (ラビヅド ·サ一マル ·プロセス、 熱処理） に より、 不純物の活性化を行う。
さらに、 この後、 必要に応じて周辺回路形成領域 P Aに不純物を注入し、 拡散 抵抗（図示せず） を形成してもよい。 この不純物の注入の際にも、 前述の 1 ) 〜 4 ) の工程が行われる。特に 不純物の活性ィ匕のための熱処理を加えた後に洗浄 を行うと、 W膜の侵食 （溶解） が起こりやすい。 しかしながら、 本実施の形態に おいては、 ゲート電極の側壁から露出した W膜を窒ィ匕したので、 熱処理後の洗浄 工程においても W膜の侵食 （溶解） を防止することができる。
次いで、 図 9に示すように、 基板 1の上部に CVD法で膜厚 5 O nm程度の窒 化シリコン膜 1 3を堆積し、 メモリセル形成領域 MA上をレジスト膜で覆う。 こ の窒化シリコン膜 1 3は、 メモリセル形成領域 MAにおいては、 後述するシリサ ィド膨成工程のマスクとして、 周辺回路形成領においては、 サイドウオール膜 形成用の膜として用いられる。
次いで、 周辺回路形成領域 P A上の窒化シリコン膜 1 3を異方的にエッチング することによって、 周辺回路形成領域 P Aのゲート ¾ϋ 9の側壁にサイドウォ一 ル膜 1 3 sを形成する。
次に、 図 1 0に示すように、 周辺回路形成領域 Ρ Αの ρ型ゥエル 3に η型不純 物（リンまたはヒ素）をィォン打ち込みすることによって η+型半導体領域 1 4 (ソ —ス、 ドレイン） を形成し、 η型ゥエル 4に ρ型不純物 （ホウ素） をイオン打ち 込みすることによって Ρ+型半導体領域 1 5 (ソース、 ドレイン） を形成する。次 に、 9 0 0 °C、 1分の R T Pにより、 不純物の活性ィ匕を行う。
ここまでの工程で、 周辺回路形成領域 P Aに L D D (Lightly Doped Drain)構造 のソース、 ドレインを備えた nチャネル型 M I S F E T Q nおよび pチャネル型 MI SFETQpが形成される。
次に図 11に示すように、纖 1の上部に、高融点金属膜としてコノ レト（ C o)膜を、 スパッ夕法により堆積する。 次いで、 Co膜と周辺回路形成領域 P A の n+型半導体領域 14および p+型半導体領域 15との接触部において、 シリサ ィド化反応を生じさせることにより、 コノルトシリサイド層 16を形成する。 こ のコノヽっレトシリサイド層 16は、 例えば 500 °C〜 600 °Cで、 1分間の熱処理 により形成する。 次いで、 未反応の Co膜を除去する。 さらに、 700°C；〜 80 0 °Cで、 1分間の熱処理を施すことにより、 コバルトシリサイド層 16の低抵抗 化を図る。
続いて、 図 12に示すように、 基板 1の上部 cVD法で膜厚 2 Οηπ！〜 50 nm程度の窒化シリコン膜 17を堆積する。 この窒ィ匕シリコン膜 17は、 後述す るコンタクトホール 19、 23および 24形成時のストヅパ膜として使用される。 次いで、 窒化シリコン膜 17の上部に、 絶縁膜として例えば CVD法で ϋϋ?7 00nm〜800 nm程度の酸化シリコン膜 18を堆積した後、 酸ィ匕シリコン膜 18を CMP (Chemical Mechanical Polishing)法で研磨してその表面を平坦ィ匕 することによつて層間絶縁膜を形成する。
次に、 図 13に示すように、メモリセル形成領域 M Aの n-型半導体領域 11の 上部の酸化シリコン膜 18および窒化シリコン膜 17、 13をエッチングにより 除去することにより、 コンタクトホール 19を形成し、基板 1 (n—型半導体領域 11)の表面を露出させる。 この後、 コンタクトホール 19の側壁に窒化シリコ ン膜等の絶縁膜よりなるサイドウオール膜（図示せず） を形成してもよい。 次に、 コンタクトホール 19を通じてメモリセル形成領域 MAの p型ゥエル 3 (n—型半導体領域 11)に n型不純物（リンまたはヒ素）をイオン打ち込みする ことによって、 n+型半導体領域 20を形成する。 ここまでの工程で、 メモリセル 形成領域 M Aに nチャネル型で構成される情報転送用 M I SFETQtが形成さ れる。
次に、 図 14に示すように、 コンタクトホール 19の内部にブラグ 21を形成 する。 プラグ 21は、 コンタクト.ホール 19の内部を含む酸化シリコン膜 18の 上部にリン （P)などの n型不純物をドープした低抵抗多結晶シリコン膜を CV D法で堆積し、 続いてこの多結晶シリコン膜をェヅチバック （または CMP法で 研磨） してコンタクトホール 19の内部のみに残すことによって形成する。 次に、 基板 1上に絶縁膜として例えば CVD法で酸化シリコン膜 22を堆積し た後、 周辺回路形成領域 P Aの酸ィ匕シリコン膜 22、 18およびその下層の窒ィ匕 シリコン膜 17をドライエッチングすることによって、 nチヤネノレ型 MISFE TQnのソース、 ドレイン （n+型半導体領域 14)の上部にコン夕クトホール 2 3を形成し、 pチャネル型 MI SFETQpのソース、 ドレイン （P+型半導体領 域 15)の上部にコンタクトホール 24を形成する。 また、 2個の情報転送用 M I SFETQtによって共有された n型半導体領域 20上のプラグ 21上にコン タクトホール 25を形成する。
次いで、 図 15に示すように、 コンタクトホール 23、 24、 25の内部を含 む酸化シリコン膜 22上にパリア膜として例えば CVD法で薄い T i (チタン) 膜および TiN膜を順次堆積した後、 TiN膜上に、 導電性膜として例えば膜厚 300 nm程度の W膜を堆積する。 次いで、 酸化シリコン膜 18の上部の W膜等 を CMP法で研磨し、 コンタクトホールの内部のみに残すことによってプラグ 2 7を形成する。
次に、 プラグ 27の上部にビヅト線 BLおよび第 1層配線 30〜32を形成す る。 これらの配線は、 例えばプラグ 27上を含む酸ィ匕シリコン膜 18の上部に導 電性膜として例えば CVD法で膜厚 10 Onm程度の W膜を堆積した後、 レジス ト膜をマスクにしてこの W膜をドライエッチングすることによって形成する。 な お、 W膜の下層に CVD法により薄い WN膜を形成し、 WN膜および W膜の 2層 で配線を構成してもよい。
次に、 図 16に示すように、 ビット線 BLおよび第 1層配線 30〜32の上部 に絶縁膜として例えば JJ J? 300 nm程度の酸化シリコン膜 34を形成する。 次に、 酸化シリコン膜 34およびその下層の酸化シリコン膜 22をドライエツ チングすることによって、 プラグ 21の上部にスルーホール 38を形成する。 次に、 スルーホール 38の内部を含む酸化シリコン膜 34の上部に導電性膜と して例えば n型不純物 （リン） をド一プした低抵抗多結晶シリコン膜を CVD法 で堆積した後、 この多結晶シリコン膜をエッチバックしてスルーホール 38の内 部のみに残すことによって、 プラグ 3 9を形成する。
次に、 酸化シリコン膜 3 4の上部に絶縁膜として例えば CVD法で驅1 0 0 nm程度の窒化シリコン膜 4 0を堆積し、 続いて窒化シリコン膜 4 0の上部に C VD法で酸化シリコン膜 4 1を堆積する。 次いで、 レジスト膜 (図示せず)をマス クにしてメモリセル形成領域 M Aの酸ィ匕シリコン膜 4 1をドライエッチングし、 続いてこの酸化シリコン膜 4 1の下層の窒ィ匕シリコン膜 4 0をドライエッチング することにより、 スルーホール 3 8の上部に溝 4 2を形成する。
次に、 溝 4 2の内部を含む酸化シリコン膜 4 1の上部に、 n型不純物 （リン） をド一プした膜厚 5 0 nm程度のアモルファスシリコン膜を C VD法で堆積した 後、 酸化シリコン膜 4 1の上部のアモルファスシリコン膜をエッチバックするこ とにより、 溝 4 2の内壁に沿ってアモルファスシリコン膜を残す。
次に、 溝 4 2の内部に残った上記ァモルファスシリコン膜の表面をフッ酸系の 洗浄液でゥェヅト洗浄した後、 減圧雰囲気中でアモルファスシリコン膜の表面に モノシラン （S i H4) を供給し、続いて基板 1を熱処理してアモルファスシリコ ン膜を多結晶化すると共に、 その表面にシリコン粒を成長させる。 これにより、 表面が粗面化された多結晶シリコン膜 4 3が溝 4 2の内壁に沿って形成される。 この多結晶シリコン膜 4 3は、 キャパシ夕の下部電極として使用される。
次に、 溝 4 2の内部を含む酸化シリコン膜 4 1の上部に CVD法で膜厚 1 5 n m程度の酸ィ匕タンタル（T a 20 5 )膜 4 4を堆積した後、 酸素雰囲気中、 約 8 0 0 °C；、 3分の熱処理を施すことによって、 酸ィ匕タンタル膜 4 4を結晶化すると共 に、 膜に酸素を供給することによって欠陥を修復する。 この酸化タンタル膜 4 4 は、 キャパシ夕の容量絶縁膜として使用される。
次に、 溝 4 2の内部を含む酸ィ匕タンタル膜 4 4の上部に導電性膜として T i N 膜 4 5を例えば CVD法とスパヅ夕リング法とを併用して 1 5 O nm程度、 堆積 した後、 レジスト膜 （図示せず） をマスクにして T i N膜 4 5と酸化タンタル膜 4 4とをドライエッチングすることにより、 T i N膜 4 5からなる上部電極、 酸 化タンタル膜 4 4からなる容量絶縁膜および多結晶シリコン膜 4 3からなる下部 亟で構成されるキャパシ夕 Cを形成する。 ここまでの工程により、 情報転送用 M I S F E T Q tとこれに直列に接続され キャパシ夕 Cとからなる D RAMの メモリセルが完成する。
次に、 図 1 7に示すように、 キャパシ夕 Cの上部に、 絶縁膜として例えば C V D法で膜厚 1 0 0 nm程度の酸ィ匕シリコン膜 5 0を堆積する。 次に、 レジスト膜 (図示せず） をマスクにして周辺回路形成領域 P Aの第 1層配線 3 0の上部の酸 化シリコン膜 5 0、 4 1、 窒化シリコン膜 4 0および酸ィ匕シリコン膜 3 4をドラ ィエッチングすることによってスル一ホール 5 1を形成した後、 スルーホール 5 1の内部にプラグ 5 3を形成する。プラグ 5 3は、プラグ 2 7と同様に形成する。 次に、 酸ィ匕シリコン膜 5 0の上部に導電性膜を堆積し、 エッチングすることによ り第 2層配線 5 4〜5 6を形成する。
次いで、第 2層配線 5 4〜5 6の上部に絶縁膜を介して第 3層配線が形成され、 第 3層配線の上部に酸化シリコン膜と窒化シリコン膜とで構成されたパヅシぺ一 シヨン膜を堆積するが、 その図示は省略する。 以上の工程により、 本実施の形態 の D R AMが略完成する。
なお、 本実施の形態においては、 ポリメタルゲートを例に説明したが、 ポリサ ィドゲ一トに本実施の形態の窒化処理を行っても同様の効果を奏する。この場合、 例えばゲ一ト電極を構成するタングステンシリサイドが窒ィ匕され、 その側面に W Nを主成分とする膜が形成される。但し、 高融点金属膜は、 そのシリサイド膜よ り洗浄液により侵食されやすいので、 本発明はポリメタルゲートに用いてより効 果的である。
また、 本実施の形態においては、 レジスト膜の除去後の洗浄工程について詳細 に説明したが、 窒化処理後の洗净工程において効果があるのは言うまでもない。
(実施の形態 2 )
実施の形態 1においては、ゲート電極の形成後、即ち、多結晶シリコン膜 9 a、 WN膜 9 bおよび W膜 9 cよりなる積層膜の加工後に、 窒化処理を行ったが、 以 下に説明するように、 ゲート電極を構成する W膜が露出する可能性のある工程の 後に窒化処理を行つても良い。
本実施の形態の半導体集積回路装置の製造方法を図 1 8〜図 2 5を用いて工程 順に説明する。 なお、 図 1 8〜図 2 0および図 2 5は、 本 の形態の半導体集 積回路装置の製造方法を示す基板の要部断面図であり、 各図の左部は D R AMの メモリセルが形成される領域（メモリセル形成領域） MAを示し、 右部は論理回 路等が形成される周辺回路形成領域 P Aを示している。 また、 必要に応じてゲ一 ト電極部の拡大図を記載してある（図 1 8〜図 2 0等)。なお、本 «の形態にお いては、 窒化処理のタイミングが実施の形態 1の場合と異なる他は、 実施の形態 1と同様である。
まず、 実施の形態 1と同様に、 素子分離 2、 p型ゥエル 3および n型ゥエル 4 等を形成し、 チャネルインブラを行った後、 低抵抗多結晶シリコン膜 9 a、 WN 膜 9 b、 W膜 9 cおよび窒化シリコン膜 1 0を順次堆積する （図 2参照)。
その後、 難の形態 1と同様に、 多結晶シリコン膜 9 a、 WN膜 9 b、 W膜 9 cおよび窒化シリコン膜 1 0をドライエッチングし、 ゲート電極 9を形成し、 さ らに、 ウエットハイドロゲン酸化により多結晶シリコン膜 9 aの側壁に 4 nm程 度の薄い酸化膜 9 dを形成する （図 4参照)。
次いで、 図 1 8に示すように、 n—型半導体領域 1 1および P—型半導体領域 1 2を形成する。 この際、 n—型半導体領域 1 1の周囲に p型半導体領域 P K p、 ρ —型半導体領域 1 2の周囲に η型半導体領域 Ρ Κ ηを形成してもよい。次いで、 9 0 0 °C、 1分の R T Pにより、 不純物の活性化を行う。 さらに、 この後、 必要に 応じて周辺回路形成領域 P Aに不純物を注入し、 拡散抵抗（図示せず） を形成し てもよい。
次いで、 図 1 9に示すように、 基板 1の上部に C VD法で膜厚 5 O nm程度の 窒化シリコン膜 1 3を堆積し、 メモリセル形成領域上をレジスト膜で覆う。 次い で、 周辺回路形成領域 P A上の窒化シリコン膜 1 3を異方的にエッチングするこ とによって、 周辺回路形成領域 P Aのゲート 9の側壁にサイドゥオール膜 1 3 sを形成する。
この後、 図 2 0に示すように、 基板 （ゲート電極の側壁） を実施の形態 1で説 明した R P N法等を用いて窒化する。 この際、 ¾f反表面のゲート絶縁膜 8の表面 が窒化され、 例えば、 その上部が酸窒化膜となる。
このように、 本実施の形態によれば、 サイドウオール膜 1 3 s形成後に、 窒ィ匕 処理を行ったので、 例えば、 図 2 1や図 2 2に示すように、 異物の影響によりゲ ート電極を構成する W膜 9 cが露出していても、 その露出面が窒化され、 WN膜 となり、その後の洗浄工程における W膜の侵食（溶解）を防止することができる。 例えば、 図 2 1は、 サイドウオール膜 1 3 sを構成する窒化シリコン膜中の異 物 P aにより、 ゲート電極 9の側壁がサイドウオール膜 1 3 sで完全に覆われな かった場合を示す。
また、 図 2 2は、 異物等の影響によりゲート電極 9上の窒化シリコン膜 1 0が 除去され、 W膜 9 c表面が露出した場合を示す。
図 2 1および図 2 2に示す場合においても、 窒ィ匕処理を行うことにより、 W膜 9 cの露出部が窒化され、 それそれ図 2 3および図 2 4に示すように、 WN膜 9 eが形成される。 なお、 図 2 1〜図2 4は、 本実施の形態の効果を説明するため の半導体集積回路装置の製造工程を示す基板の要部断面図である。
従って、 この後の n+型半導体領域 1 4 (ソース、 ドレイン） および p+型半導 体領域 1 5 (ソース、 ドレイン）形成時に、 ホトリソ〜洗浄工程が繰り返し行わ れても、 W膜の侵食 （溶解） を防止することができる。
即ち、 周辺回路形成領域 P Aの n型ゥエル 4上に開口を有するレジスト膜を形 成し、 p型不純物を注入し、 レジスト膜を除去した後、 反表面を洗浄する。 次いで、 周辺回路形成領域 P Aの p型ゥエル 3上に開口を有するレジスト膜を 形成し、 n型不純物を注入し、 レジスト膜を除去した後、 謝反表面を洗浄する このように、サイドウオール膜形成後にも、実施の形態 1で説明した 1 )〜4 ) の工程が繰り返し行われる。 次に、 9 0 0 °C、 1分の R T Pにより、 不純物の活 性ィ匕を行い、 n+型半導体領域 1 4 (ソース、 ドレイン） および p+型半導体領域 1 5 (ソース、 ドレイン） が形成される。 なお、 装置の高性能ィ匕の要求から同一 勘反上に形成される素子が多種となるに伴い、 ホトリソ〜洗浄工程が多くなる傾 向にあるのは、 サイドウオール膜形成後においても同様である。
このように、 本実施の形態によれば、 ゲート電極を構成する W膜が露出する可 能性のあるサイドウオール膜の形成後に窒化処理を行ったので、 洗浄液による W 膜の侵食 （溶解） を防止することができる。 また、 の形態 1で詳細に説明し た u洗浄液ゃフヅ酸系の洗浄液のような強い洗浄液を用いることができる。 その 結果、 洗浄効率が向上し、 異物による特性の劣化や歩留まり低下を低減すること ができる。 その後、 難の形態 1と同様に、 コノ レトシリサイド層 1 6を形成した後、 層 間絶縁膜、 プラグ、 配線およびキャパシ夕等を形成し、 D RAMのメモリセルが 略完成する （図 2 5 )。
なお、 実施の形態 1で説明したゲ一ト電極の加工後および本実施の形態で説明 したサイドウオール膜形成後にそれそれ窒化処理を行ってもよい。 ゲート^ の 加工後に窒化処理を行って,いれば、 その後の洗浄に対して効果が認められるが、 例えば、 ゲート電極加工時に既にゲート電極の側壁に異物が付着し、 ゲート電極 の側壁に WN膜が形成されず、 その後の工程で W膜が露出する場合が考えられ、 そのような場合に、 2回の窒化処理が有効となる。 また、 窒化の回数は、 2回に 限られず、 ゲート電極を構成する W膜が露出する可能性のある工程毎に行っても よい。
また、 本 の形態においては、 ゲート電極を構成する w膜が露出する可能性 のある工程としてサイドウオール膜の形成後を例に説明したが、 例えば、 コン夕 クトホール 1 9等の形成後にも W膜が露出する可能性がある。
従って、 コンタクトホール形成後に窒化処理を行ってもよい。 なお、 この際、 k (p型ゥエル 3 ) 1表面が露出した状態で窒化処理を行うと 反 （S i ) が 窒ィ匕し、 接続抵抗の上昇が予想されるため、 コンタクトホール形成の際、 エッチ ングストヅパとなる膜 （例えば窒化シリコン膜 1 3や 1 7 ) が露出した段階でェ ヅチングを止め、 窒ィ匕処理をしてからさらにエッチングストッパ膜を除去する等 の工夫が必要である。 図 2 6に、 露出した W膜 9 cを窒化処理した後のコンタク トホール 1 9部近傍の要部断面図を示す。 このように、 窒化処理を行うことによ り、 その後の洗浄（例えば導電性膜を埋め込む前の洗浄） が行われても W膜の消 失を防止することができる。 なお、 WN膜 9 eは導電性膜であるが、 この後コン タクトホールの側壁に形成されるサイドウオール膜によってプラグと WN膜 9 e の絶縁を図ることができる。
また、 本鎮の形態においては、 ポリメタルゲートとして W膜を用いたが、 そ の他の高融点金属を用いてもよい。 その他の高融点金属膜には、 例えば、 モリプ デン （M o ) が挙げられる。
また、 本実施の形態においては、 ポリメタルゲートを例に説明したが、 ポリサ ィドゲートに本実施の形態の窒化処理を行っても同様の効果を奏する。例えばゲ
—ト電極にタングステンシリサイド膜を用いた場合、 その側面が窒化され、 WN を主成分とする膜が形成される。但し、 高融点金属膜は、 そのシリサイド膜より 洗浄液により侵食されやすいので、 本発明はポリメ夕ルゲ一トに用いてより効果 的である。
また、 本謹の形態においては、 レジスト膜の除去後の洗浄工程について詳細 に説明したが、 窒化処理後の洗浄工程において効果があるのは言うまでもない。 以上、 本発明者によってなされた発明を実施の形態に基づき具体的に説明した が、 本発明は上記実施の形態に限定されるものではなく、 その要旨を逸脱しない 範囲で種々変更可能であることはいうまでもない。
特に、 上記実施の形態においては、 D RAMを例に説明したが、 ポリメタルゲ —トゃポリサイドゲートを用いる半導体集積回路装置に広く適用可能である。例 えばロジック L S Iや S R AM (Static Random Access Memory) にも適用可能で ある。
また、 不揮発性メモリ （フラッシュメモリ） にも適用可能である。 図 2 7は、 不揮発性メモリに本発明の窒化処理を施した場合の要部断面図であり、 左部は、 右部の A— A断面図である。
図示するように、 凝反（P型ゥエル 3 ) 1上に、 ゲート絶縁膜 8を介して浮遊 ゲート電極 F Gが形成されている。 この浮遊ゲート電極 F Gは、 例えば多結晶シ リコン膜で構成される。 浮遊ゲート電極 F Gの上部には、 例えば、 薄い酸化シリ コン膜、 薄い窒化シリコン膜および薄い酸ィ匕シリコン膜の積層膜よりなる ON 0 膜 6 0を介して制御ゲート SUG Gが形成される。 この制御ゲート電極 C Gは、 例えば多結晶シリコン膜 6 1とタングステンシリサイド膜 6 2との積層膜よりな る。このタングステンシリサイド膜 6 2の側壁を窒化処理し、 WN膜 6 6とする。 なお、 このタングステンシリサイドの部分をタングステンとしても良い。 即ち、 ゲート電極 （F G、 C G) の間に ON O膜等の絶縁膜が介在しているような場合 にも本発明を適用可能である。
例えば、 ゲート電極を構成する高融点金属もしくは高融点金属のシリサイド膜 の加工後にその側壁を窒化することにより、 以降の洗浄工程における高融点金属 膜等の侵食 （溶解） を低減することができる。 また、 ゲート電極を構成する高融 点金属が露出する可能性のある加工の後に窒化処理を行うことにより、 以降の洗 浄工程における高融点金属膜等の侵食 （溶解） を低減することができる。 なお、
6 3は、 n型半導体領域（ソース、 ドレイン)、 6 4および 6 5は、絶縁膜である。 本願によって開示される発明のうち、 代表的なものによって得られる効果を簡 単に説明すれば、 以下の通りである。
高融点金属膜もしくは高融点金属のシリサイド膜を有する導体片を形成した後、 前記導体片の側壁から露出した前記高融点金属膜もしくは前記高融点金属のシリ サイド膜の側面を窒ィ匕したので、 その後の洗浄工程により装置の特性が劣化する ことを防止できる。 また、 洗浄効率を向上させることができる。 また、 装置の特 ^feを向上させることができる。 産業上の利用可能性
以上のように、 本発明は、 パソコン等の電子機器に広く用いられる D RAMや ロジック L S I等の半導体集積回路装置に適用して特に有効な技術である。

Claims

1. ( a)半導体繊上に絶縁膜を介し高融点金属膜もしくは高融点金属のシリサ ィド膜を有する導電性膜を形成する工程と、
(b)前記導電性膜を選択的にェヅチングすることにより導体片を形成するェ 程と、
(c)前記 （b) 工程の後、 前記導体片の側壁から露出した前記高融点金属膜 請
もしくは前記高融点金属のシリサイド膜の側面を窒化する工程と、
(d) 前記 （c) 工程の後、 前記半導体基板を洗浄する工程と、
の
を有することを特徴とする半導体集積回路装置の製造方法。
2. 前記導電性膜は、 シリコン膜とその上部の前記高融点金属膜もしくは前記高 囲
融点金属のシリサイド膜との積層膜であることを特徴とする請求項 1記載の半導 体集積回路装置の製造方法。
3. 前記 （c) 工程は、 プラズマ雰囲気下で行われることを特徴とする請求項 1 記載の半導体集積回路装置の製造方法。
4. 前記 (d) 工程は、 酸化性溶液もしくはフヅ酸を含有する溶液を用いた洗浄 であることを特徴とする請求項 1記載の半導体集積回路装置の製造方法。
5. 前記酸化性溶液は、 硫酸/過酸化水素溶液、 アンモニア/過酸ィ匕水素溶液、 もしくは硝酸であることを特徴とする請求項 記載の半導体集積回路装置の製造 方法。
6. 前記フヅ酸を含有する溶液は、 希フヅ酸もしくは希フヅ酸/過酸化水素混合 液であることを特徴とする請求項 4記載の半導体集積回路装置の製造方法。
7. 前記 (b) 工程は、 第 1および第 2導体片を形成する工程であり、
前記 （c)工程と （d) 工程の間に、
(e 1)前記第 1導体片およびその両側の前記半導体基板を覆うマスク膜を形 成する工程と、
(e 2)前記マスク膜をマスクに前記第 2導体片の両側の前記半導体 ¾反中に 不純物を注入する工程と、
(e3)前記マスク膜を除去する工程と、 を有することを特徴とする請求項 1記載の半導体集積回路装置の製造方法。
8. 前記 （b) 工程は、 前記導体片を複数形成する工程であり、
前記（c)工程と （d) 工程の間に、
(e l)前記複数の導体片の内、 特定の導体片およびその両側に開口を有する マスク膜を形成する工程と、
(e 2)前記マスク膜をマスクに前記特定の導体片の両側の前記半導体 反中 に不純物を注入する工程と、
(e3)前記マスク膜を除去する工程と、
を有することを特徴とする請求項 1記載の半導体集積回路装置の製造方法。
9. 前記 （c) 工程の後に、 前記 (e 1) 〜 （e 3) および（d) 工程が複数回 繰り返されることを特徴とする請求項 8記載の半導体集積回路装置の製造方法。
10. 前記 (a)工程の導電性膜は、 シリコン膜とその上部の前記高融点金属膜 もしくは前記高融点金属のシリサイド膜との積層膜であり、
前記 (b)工程と （c)工程の間に、
(e) 前記導体片の側壁から露出した前記シリコン膜の側面を酸ィ匕する工程を 有することを特徴とする請求項 1記載の半導体集積回路装置の製造方法。
11. 前記高融点金属膜はタングステン膜であることを特徴とする請求項 1記載 の半導体集積回路装置の製造方法。
12. 前記高融点金属のシリサイド膜はタングステンシリサイド膜であることを 特徴とする請求項 1記載の半導体集積回路装置の製造方法。
13. 前記導体片は、 不揮発性メモリのゲート電極を構成し、 前記導体片中には 他の絶縁膜が形成されていることを特徴とする請求項 1記載の半導体集積回路装 置の製造方法。
14. 前記 (d) 工程の後、
(e)前記半導体 反上に他の絶縁膜を堆積し、 異方的にエッチングすること によって、 前記導体片の側壁に側壁膜を形成する工程と、
(f )前記 （e) 工程の後、 前記導体片および前記側壁膜の露出表面を窒化す る工程と、
(g) 前記 （f ) 工程の後、 前記半導体^反を洗浄する工程と、 を有することを特徴とする請求項 1記載の半導体集積回路装置の製造方法。
15. ( a)半導体纖上に絶縁膜を介し高融点金属膜もしくは高融点金属のシリ サイド膜を有する導電性膜を形成する工程と、
( b )前記導電性膜を選択的にエツチングすることにより導体片を形成するェ 程と、
(c)前記 （b)工程の後、 前記半導体謝反上に他の絶縁膜を堆積し、 異方的 にェヅチングすることによって、 前記導体片の側壁に側壁膜を形成する工程と、
(d) 前記（c) 工程の後、 前記導体片および前記側壁膜の露出表面を窒化す る工程と、
(e)前記 (d)工程の後、 前記半導体 を洗浄する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
16. 前記導電性膜は、 シリコン膜とその上部の前記高融点金属膜もしくは前記 高融点金属のシリサイド膜との積層膜であることを特徴とする請求項 15記載の 半導体集積回路装置の製造方法。
17. 前記 (d) 工程は、 プラズマ雰囲気下で行われることを特徴とする請求項 15記載の半導体集積回路装置の製造方法。
18.前記（ e )工程は、硫酸 Z過酸ィ匕水素溶液、アンモニア/過酸化水素溶液、 もしくは硝酸を用いた洗浄、 または希フヅ酸もしくは希フヅ酸/過酸化水素混合 液を用いた洗浄であることを特徴とする請求項 15記載の半導体集積回路装置の 製造方法。
19. 前記 （b) 工程は、 前記導体片を複数形成する工程であり、
前記 （c)工程は、 前記複数の導体片のそれそれの側壁に前記側壁膜を形成す る工程であり、
前記 (d) 工程と （e) 工程の間に、
(f 1)前記複数の導体片の内、 所望の導体片およびその両側に開口を有する マスク膜を形成する工程と、
(f 2)前記マスク膜をマスクに前記所望の導体片の両側の前記半導体纖反中 に不純物を注入する工程と、
(f 3)前記マスク膜を除去する工程と、 を有することを特徴とする請求項 1 5記載の半導体集積回路装置の製造方法。
2 0 . 前記 ( d )工程の後に、 前記（f 1 ) 〜 （f 3 ) および （e ) 工程が複数 回繰り返されることを特徴とする請求項 1 9記載の半導体集積回路装置の製造方 法。
2 1 . ( a) 半導体勘反上に絶縁膜を介して形成された導体片と、
( b )前記導体片の両側の前記半導体 中に不純物領域を有する半導体集積 回路装置であって、
( c )前記導体片は、 少なくともその一部が高融点金属膜もしくは高融点金属 のシリサイド膜で構成され、 前記高融点金属膜もしくは前記高融点金属のシリサ ィド膜の側壁には前記高融点金属の窒化膜が形成されていることを特徴とする半 導体集積回路装置。
2 2 . 前記導体片は、 シリコン膜とその上部の前記高融点金属膜もしくは前記高 融点金属のシリサイド膜との積層膜であることを特徴とする請求項 2 1記載の半 導体集積回路装置。
2 3 . 前記高融点金属の窒化膜は、 前記導体片の側壁より内側に位置することを 特徴とする請求項 2 1記載の半導体集積回路装置。
2 4 . 前記導体片は、 シリコン膜とその上部の前記高融点金属膜もしくは前記高 融点金属のシリサイド膜との積層膜であり、
前記シリコン膜の側壁には酸ィ匕シリコン膜が形成され、
前記高融点金属の窒化膜は、 前記導体片の側壁より内側に位置することを特徴 とする請求項 2 1記載の半導体集積回路装置。
2 5 . 前記高融点金属膜はタングステン膜であることを特徴とする請求項 2 1記 載の半導体集積回路装置。 .
2 6 . 前記高融点金属のシリサイド膜はタングステンシリサイド膜であることを 特徴とする請求項 2 1記載の半導体集積回路装置。
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