KR100758112B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

실리사이드층에서의 불순물의 상호 확산(mutual diffusion)을 방지할 수 있고, 폴리메탈(polymetal) 게이트 구조 및 듀얼(dual) 게이트 구조의 게이트 전극들을 가지는 반도체 장치에서 N-형 폴리메탈 게이트 전극 및 P-형 폴리메탈 게이트 전극의 시트 저항(sheet resistance)을 각각 감소시킬 수 있는 반도체 장치 및 그 제조 방법이 개시되어 있다. P-형 폴리메탈 게이트 전극은 P-형 불순물을 함유하는 P-형 실리콘층, P-형 실리콘층 위에 형성되고, 또한 반도체 기판의 표면과 대체로 평행한 방향으로 비연속적으로 배치되는 복수의 실리사이드 입자(grain)를 가지는 실리사이드층, 실리사이드층의 비연속적인 부분에 대하여 노출된 P-형 실리콘층의 표면 및 실리사이드층의 표면 위에 연속적으로 형성된 실리콘막, 실리콘막 위에 형성된 제2 금속 질화물층, 및 금속 질화물층 위에 형성된 금속층을 포함한다.
폴리메탈 게이트 전극, 실리사이드, 계면 저항, 시트 저항, 불순물, 열 어닐링, 트랜지스터

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 바람직한 실시예에 따른 반도체 장치 제조 방법의 하나의 공정(소자 분리 절연막(101)의 형성 내지 P 웰(102p) 및 N 웰(102n)의 형성)의 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 장치 제조 방법의 하나의 공정(게이트 산화물 막(103)의 형성 내지 실리콘층(104)의 형성)의 단면도.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 장치 제조 방법의 하나의 공정(N-형 실리콘층(104n) 및 P-형 실리콘층(104p)의 형성)의 단면도.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 장치 제조 방법의 하나의 공정(텅스텐 실리사이드층(105)의 형성)의 단면도.
도 5는 본 발명의 바람직한 실시예에 따른 반도체 장치 제조 방법의 하나의 공정(실리콘막(106)의 형성)의 단면도.
도 6은 본 발명의 바람직한 실시예에 따른 반도체 장치 제조 방법의 하나의 공정(텅스텐 질화물층(107)의 형성)의 단면도.
도 7은 본 발명의 바람직한 실시예에 따른 반도체 장치 제조 방법의 하나의 공정(텅스텐층(108)의 형성)의 단면도.
도 8은 본 발명의 바람직한 실시예에 따른 반도체 장치 제조 방법의 하나의 공정(캡 절연막(109)의 형성)의 단면도.
도 9는 본 발명의 바람직한 실시예에 따른 반도체 장치 제조 방법의 하나의 공정(게이트 패터닝 내지 N-형 소스 및 드레인 확산층(111n)과 P-형 소스 및 드레인 확산층(111p)의 형성)의 단면도.
도 10은 본 발명의 바람직한 실시예에 따른 반도체 장치 제조 방법의 하나의 공정의 단면도.
도 11은 본 발명의 바람직한 실시예에 따른 반도체 장치 제조 방법의 하나의 공정의 단면도(도 5에 도시된 A 부분의 부분 확대도).
도 12는 본 발명의 바람직한 실시예에 따른 반도체 장치 제조 방법의 하나의 공정의 단면도(도 9에 도시된 B 부분의 부분 확대도).
도 13은 본 발명의 바람직한 실시예에 따른 반도체 장치 제조 방법의, 실리콘막(106)을 형성하는데 걸리는 시간과 계면 저항 사이의 관계를 도시한 도면.
도 14는 본 발명의 바람직한 실시예에 따른 반도체 장치 제조 방법의, WF6의 유량(flow rate)과 시트 저항 사이의 관계를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
101: 소자 분리 절연막
102n: N 웰
102p: P 웰
103: 게이트 산화물 막
104: 실리콘층
104n: N-형 실리콘층
104p: P-형 실리콘층
105: 텅스텐 실리사이드층
106: 실리콘막
107: 텅스텐 질화물층
108: 텅스텐층
109: 캡 절연막
110: 측면 산화막
111n: N-형 소스 및 드레인 확산층
111p: P-형 소스 및 드레인 확산층
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 폴리메탈(polymetal) 게이트 구조 및 듀얼(dual) 게이트 구조의 게이트 전극들을 가지는 반도체 장치 및 이 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치, 특히, DRAM(Dynamic Random Access Memory)의 폴리메탈 게이트 구조가 그 장치의 동작 속도를 향상시키기 위해 널리 이용되어 왔다.
폴리메탈 게이트 구조는 폴리실리콘층 위에 금속층을 적층시킨 게이트 전극 구조이다. 폴리메탈 게이트 구조는, 통상적으로 이용되는 폴리사이드(polycide) 게이트 구조보다 평면 방향에서의 워드선의 저항(시트 저항(sheet resistance))을 감소시키는 것으로 알려져 있다. 그러나, 폴리실리콘층 위에 직접적으로 금속층(예를 들어, 텅스텐(W))이 형성되는 경우, 폴리실리콘층은 후속의 고온 열 어닐링(thermal annealing)에서 금속층과 반응함으로써, 폴리실리콘층과 금속층 사이에 두꺼운 실리사이드층(예를 들어, 텅스텐 실리사이드(WSi) 층)을 형성한다. 실리사이드층은 비교적 높은 전기 저항을 가지기 때문에, 실리사이드층의 형성은, 장치의 고속 동작을 위해 억제될 필요가 있다. 이러한 문제점을 해결하기 위해서, 일본특허공개공보 H11-233451호는, 폴리실리콘층과 금속층 사이에 텅스텐 질화물(WN)과 같은 금속 질화물층을 형성함으로써, 폴리실리콘층과 금속층 사이의 반응을 억제하는 기술을 개시하고 있다.
그러나, 폴리실리콘층 위에 직접적으로 금속 질화물층이 형성되는 경우, 폴리실리콘층은 후속의 열 어닐링에서 금속 질화물층과 반응함으로써, 금속 실리사이드 질화물층을 형성한다. 금속 실리사이드 질화물층은 적층된 막의 조성 또는 구조에 따라 높은 저항을 가진다. 금속 실리사이드 질화물층의 막 두께가 두꺼운 경 우에는, 저저항 폴리메탈 게이트 전극을 획득할 수 없다.
본 발명의 발명자는, 일본특허공개공보 제2003-163348호에서, 폴리실리콘층과 금속 질화물층 사이에 얇은 실리사이드층을 삽입함으로써, 폴리실리콘층과 금속 질화물층 사이의 반응을 억제하는 방법을 제안하고 있다.
한편, 장치의 성능을 증가시키고 장치의 구동 전압을 감소시키기 위해서, 듀얼 게이트 구조가 또한 이용된다. 듀얼 게이트 구조는, N-채널 트랜지스터에 대하여, 게이트 전극에 N-형 불순물(예를 들어, 인)을 주입시킨 N-형 폴리실리콘을 포함하는 게이트 전극을 이용하고, P-채널 트랜지스터에 대하여, 게이트 전극에 P-형 불순물(예를 들어, 붕소)을 주입시킨 P-형 폴리실리콘을 포함하는 게이트 전극을 이용한다.
그러나, 일본특허공개공보 제2003-163348호에 기재되어 있는 바와 같이, 폴리실리콘층, 실리사이드층, 금속 질화물층 및 금속층의 적층(lamination)을 가지는 폴리메탈 게이트 구조의 전극이 듀얼 게이트 구조에 적용되는 경우, 다음과 같은 문제점이 발생한다. 게이트 패터닝이 수행되기 전에, N-형 폴리실리콘층 및 P-형 폴리실리콘층은 인접하여 접속된 연속적인 막을 형성한다. 이 막의 전체 상부 표면 위에 실리사이드층이 형성된다. 따라서, 게이트 패터닝 전의 열 어닐링 등으로 인해, N-형 폴리실리콘층에서의 N-형 불순물 및 P-형 폴리실리콘층에서의 P-형 불순물이 실리사이드층 내에 흡수되고 상호 확산됨으로써, 계면 저항을 증가시키고 게이트 환산(conversion) 막 두께를 증가시킨다. 따라서, 본 발명의 발명자는 P-형 폴리실리콘층 위에 비연속적으로 실리사이드층을 형성함으로써, 실리사이드층을 통한 N-형 및 P-형 폴리실리콘층에서의 불순물들의 상호 확산을 방지하는 방법을 제안하였다.
그러나, 실리사이드층이 P-형 폴리실리콘층 위에 비연속적으로 형성되면, 일부 경우, P-형 폴리메탈 게이트 전극에서 충분히 낮은 시트 저항을 얻을 수 없다는 것은 명백하게 된다.
본 발명은 전술한 문제점들을 해결하기 위해 이루어졌다. 본 발명의 목적은, 실리사이드층에서의 불순물의 상호 확산을 방지할 수 있고, 폴리메탈 게이트 구조 및 듀얼 게이트 구조의 게이트 전극들을 가지는 반도체 장치에서 N-형 폴리메탈 게이트 전극 및 P-형 폴리메탈 게이트 전극의 시트 저항을 각각 감소시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하기 위한 것이다.
본 발명에 따른 반도체 장치는, N-채널 트랜지스터 형성 영역 및 P-채널 트랜지스터 형성 영역을 가지는 반도체 기판; 반도체 기판의 N-채널 트랜지스터 형성 영역에 제공된 제1 게이트 전극; 및 반도체 기판의 P-채널 트랜지스터 형성 영역에 제공된 제2 게이트 전극을 포함하고, 제1 게이트 전극은 N-형 불순물을 함유하는 N-형 실리콘층, N-형 실리콘층 위에 형성된 제1 실리사이드층, 제1 실리사이드층 위에 형성된 제1 실리콘막, 제1 실리콘막 위에 형성된 제1 금속 질화물층, 및 제1 금속 질화물층 위에 형성된 제1 금속층을 포함하고, 제2 게이트 전극은 P-형 불순물을 함유하는 P-형 실리콘층, P-형 실리콘층 위에 형성되고, 또한 반도체 기판의 표면과 대체로 평행한 방향으로 비연속적으로 배치되는 복수의 실리사이드 입자(grain)를 가지는 제2 실리사이드층, 제2 실리사이드층의 비연속적인 부분에 대 하여 노출된 P-형 실리콘층의 표면 및 제2 실리사이드층의 표면 위에 연속적으로 형성된 제2 실리콘막, 제2 실리콘막 위에 형성된 제2 금속 질화물층, 및 제2 금속 질화물층 위에 형성된 제2 금속층을 포함한다.
본 발명에 따른 반도체 장치 제조 방법은, 반도체 기판의 N-채널 트랜지스터 형성 영역 위에 N-형 불순물을 함유하는 N-형 실리콘층을 형성하고, 반도체 기판의 P-채널 트랜지스터 형성 영역 위에 P-형 불순물을 함유하는 P-형 실리콘층을 형성하는 제1 단계; N-형 실리콘층 위에 제1 실리사이드층을 형성하고, P-형 실리콘층 위에 반도체 기판의 표면과 대체로 평행한 방향으로 비연속적으로 배치된 복수의 실리사이드 입자들을 가지는 제2 실리사이드층을 형성하는 제2 단계; 제1 실리사이드층과, 제2 실리사이드층의 비연속적인 부분에 대하여 노출된 P-형 실리콘층의 표면과, 제2 실리사이드층의 표면 위에 연속적인 실리콘막을 형성하는 제3 단계; 실리콘막 위에 금속 질화물층을 형성하는 제4 단계; 금속 질화물층 위에 금속층을 형성하는 제5 단계; 및 금속층, 금속 질화물층, 실리콘막, 제1 실리사이드층, 제2 실리사이드층, N-형 실리콘층 및 P-형 실리콘층을 패터닝하여, 각각, N-채널 트랜지스터 형성 영역에 N-형 실리콘층을 포함하는 제1 게이트 전극을 형성하고, P-채널 트랜지스터 형성 영역에 P-형 실리콘층을 포함하는 제2 게이트 전극을 형성하는 제6 단계를 포함한다.
본 발명에 따르면, 실리사이드층은 P-형 실리콘층 위에 비연속적으로 형성됨으로써, 불순물의 상호 확산으로 인한 게이트 전극의 저항 증가를 억제한다. 동시에, 실리사이드층의 비연속적인 부분에 대하여 노출된 P-형 실리콘층의 표면으로부 터 비연속적인 실리사이드층의 표면은 실리콘막으로 연속적으로 피복된다. 이러한 구성에 의하면, P-형 폴리메탈 게이트 전극(제2 게이트 전극)의 시트 저항을 감소시킬 수 있다.
제1 및 제2 실리콘막용으로, 도핑되지 않은(non-doped) 실리콘막을 사용하는 것이 바람직하다. 이러한 구성에 의하면, P-형 폴리메탈 게이트 전극의 전기 저항을 더 감소시키는 것이 가능해진다. 이것은 다음의 이유로 인하여 고려된다. 금속 질화물층이 P-형 불순물을 다량 함유하는 실리콘층에 접촉하고 있을 때, 금속 질화물층과 실리콘층 사이의 반응은, 실리콘층에 함유되어 있는 P-형 불순물로 인해 촉진된다. 그 결과, 두꺼운 금속 실리사이드 질화물층이 형성된다. 한편, 도핑되지 않은 실리콘막은 금속 질화물층과의 반응이 작다. 따라서, 금속 실리사이드 질화물 막이 형성되더라도, 이 막 두께는 감소될 수 있다.
본 발명의 전술한 및 다른 목적들, 특징들 및 이점들은 첨부 도면들과 함께 다음의 상세한 설명을 참조함으로써 더욱 명백해질 것이다.
이하, 첨부 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명하기로 한다.
도 1 내지 도 10은, 본 발명의 실시예에 따라 폴리메탈 게이트 및 듀얼 게이트 구조들의 게이트 전극들을 가지는 N-채널 트랜지스터 및 P-채널 트랜지스터를 제조하는 공정을 개략적으로 도시한 공정도들이다. 도 1 내지 도 10에서, "N 영역"은 N-형 폴리메탈 게이트 전극을 포함하는 N-채널 트랜지스터가 형성되어 있는 영역을 나타내고, "P 영역"은 P-형 폴리메탈 게이트 전극을 포함하는 P-채널 트랜지스터가 형성되어 있는 영역을 나타낸다.
먼저, 도 1에 도시된 바와 같이, STI(shallow trench isolation) 기술에 따라 반도체 기판(100)의 소정 영역에 소자 분리 절연막(101)을 형성함으로써, N 영역과 P 영역을 분리시킨다. 다음으로, N 영역에 P-형 불순물로서 붕소(B)를 도핑(doping)하여 P 웰(well)(102p)을 형성하고, P 영역에 N-형 불순물로서 인(P)을 도핑하여 N 웰(102n)을 형성한다.
다음으로, 도 2에 도시된 바와 같이, 반도체 기판(100)의 표면을 열 산화하여, 약 4nm의 막 두께를 가지는 게이트 산화물 막(103)을 형성한다.
다음으로, CVD(chemical vapor deposition)법을 이용하여, 게이트 산화물 막(103) 위에 약 100nm의 두께를 가지는 도핑되지 않은(non-doped) 실리콘층(104)을 형성한다. 실리콘층(104)으로서, 비결정(amorphous) 실리콘 또는 다결정 실리콘을 이용할 수 있다. 표면 위에 고르지 않은 표면이 없이 형성될 수 있고 정교한 공정에 적절한 비결정 실리콘을 이용하는 것이 바람직하다.
다음으로, 도 3에 도시된 바와 같이, P 영역을 레지스트 마스크(도시되지 않음)로 피복하고, 약 10keV의 가속 에너지를 이용하여 약 5×1015/㎠의 선량(dose)으로 N 영역의 실리콘층(104)에 N-형 불순물로서 인(P)을 이온 주입함으로써, N 영역의 실리콘층(104)을 N-형 실리콘층(104n)으로 변화시킨다. 다음으로, P 영역을 피복하는 상기 레지스트 마스크를 제거하고, N 영역을 피복하는 레지스트 마스크(도 시되지 않음)를 형성한다. 약 5keV의 가속 에너지를 이용하여 약 1×1015/㎠ 내지 5×1015/㎠, 바람직하게는, 약 3×1015/㎠ 내지 5×1015/㎠의 선량으로 P 영역의 실리콘층(104)에 P-형 불순물로서 붕소(B)를 이온 주입함으로써, P 영역의 실리콘층(104)을 P-형 실리콘층(104p)으로 변화시킨다.
다음으로, 플루오르화 수소산(HF)과 과산화 수소 용액(H2O2)의 혼합액을 이용하여, 실리콘층(104)(N-형 실리콘층(104n) 및 P-형 실리콘층(104p))의 표면에 형성된 자연(native) 산화막을 제거한다.
그 후, 도 4에 도시된 바와 같이, 실리콘층(104) 위에 실리사이드층으로서 텅스텐 실리사이드(WSi2)층(105)을 형성한다. WSi2층(105)은 N-형 실리콘층(104n) 위에, N-형 실리콘층(104n)의 전체 표면을 피복하는 WSi2층(105s)으로서 형성된다. WSi2층(105)은 P-형 실리콘층(104p) 위에, 다수의 과립성(granular) WSi2 입자들(105g)이 반도체 기판의 표면에 대체로 평행한 방향으로 비연속적으로 배치되도록 형성된다. WSi2층(105)이 P-형 실리콘층(104p)에서 비연속적으로 형성된 경우, WSi2층(105)을 통하여, P-형 실리콘층(104p)에 함유된 P-형 불순물 및 N-형 실리콘층(104n)에 함유된 N-형 불순물의 상호 확산을 억제하는 것이 가능하다.
WSi2층(105)은 다음과 같이 CVD법에 의해 형성된다. 약 200sccm의 유량을 가지는 디클로로실란(dichlorosilane)(SiH2Cl2) 및 약 2sccm의 유량을 가지는 텅스 텐 헥사플루오르화물(tungsten hexafluoride)(WF6)이 각각 반도체 기판(100)의 온도를 약 550℃로 설정함으로써, 약 30Pa 내지 100Pa의 압력으로 반응 챔버에 공급된다. 이 물질들은 WSi2층(105)을 형성하기 위해 약 30초 동안 반응된다. 그 결과, WSi2층(105)은, 전술한 바와 같이, P-형 실리콘층(104p) 내의 P-형 불순물에 의해 영향을 받아서 P-형 실리콘층(104p) 위에 비연속적인 막으로서 형성되고, N-형 실리콘층(104n) 위에 연속적인 막으로서 형성된다. 이 때, N-형 실리콘층(104n) 위에 형성된 WSi2층(105s)의 퇴적된 막 두께는, 바람직하게는 약 3nm 내지 10nm이고, 더욱 바람직하게는 약 5nm 내지 7nm이다.
WSi2 입자들(105g)의 바람직한 입자 사이즈는 약 5nm 내지 30nm이다. 입자 사이즈가 5nm보다 작으면, P-형 폴리메탈 게이트 전극의 계면 저항은 높아지고, 입자 사이즈가 30nm를 초과하면, 불순물의 상호 확산을 억제하는 효과가 감소한다. 다수의 WSi2 입자들(105g) 중 2개의 인접한 입자들 사이의 거리는 약 2nm 내지 80nm인 것이 바람직하다. 그 거리가 2nm보다 작으면, WSi2 입자들(105g)은 서로 너무 가깝게 인접하고, 불순물의 상호 확산을 억제할 수 없다는 위험이 있다. 그 거리가 80nm를 초과하면, WSi2 입자들이 형성되지 않는 영역이 너무 커지게 되고, P-형 폴리메탈 게이트 전극의 계면 저항이 높아진다는 위험이 있다.
다음으로, 도 5에 도시된 바와 같이, WSi2층(105s), WSi2 입자들(105g)의 비 연속적인 부분들에 대하여 노출된 P-형 실리콘층(104p), 및 WSi2 입자들(105g)의 표면들 위에, CVD법에 의해 연속적인 도핑되지 않은 실리콘막(106)이 형성된다. 연속적인 도핑되지 않은 실리콘막(106)은 다음의 조건에서 형성된다. WSi2층(105)을 형성하기 위한 가스로서 반응 챔버에 공급되는 WF6이 중지된다. 디클로로실란(dichlorosilane)의 유량은 약 300sccm으로 설정된다. 아르곤(Ar)이 약 800sccm의 유량으로 공급된다. 반도체 기판(100)의 온도가 약 500℃로 설정되고, 반응 챔버의 압력은 약 50Pa 내지 300Pa로 설정된다. 도핑되지 않은 실리콘막(106)은 이러한 조건에서 약 5초 내지 120초 동안, 바람직하게는 40초 내지 120초 동안 형성된다.
실리콘막(106)이 너무 얇으면, P-형 폴리메탈 게이트 전극에서의 WSi2층(105)의 비연속적인 형성으로 인한 저항의 증가를 억제하는 효과를 충분히 획득할 수 없다. 실리콘막(106)이 너무 두꺼우면, 추후 형성될 텅스텐 질화물(WN)층 및 텅스텐(W)층과, WSi2층(105) 및 실리콘층(104) 사이의 전도성(conductivity)이 낮아지게 된다. 동시에, N-형 및 P-형 폴리메탈 게이트 전극들의 저항이 높아지게 된다는 위험이 있다. 따라서, 실리콘막(106)의 막 두께는 약 0.3nm 내지 1.5nm인 것이 바람직하다. 실리콘막(106)의 막 두께는, 반응 챔버 내의 압력, 막 형성 (공정) 시간 및 디클로로실란의 유량을 적절하게 변경함으로써, 적절하게 변경될 수 있다. 실리콘막(106)은 비결정 실리콘 또는 폴리실리콘을 이용하여 형성될 수 있 다.
다음으로, CVD법에 의한 WSi2층(105)의 형성으로 인해 WSi2층(105)에 남아있는 염소(chlorine) 및 불소(fluorine) 가스들은, 가스제거 공정으로서, 약 830℃의 N2 분위기(atmosphere)에서 약 30초 동안 RTA(rapid thermal annealing)에 의해 제거된다. 이러한 열 어닐링에 기초하여, N-형 실리콘층(104n)에 주입된 N-형 불순물 및 P-형 실리콘층(104p)에 주입된 P-형 불순물이 동시에 활성화된다. 비결정질로 형성된 실리콘막(104)은 이 때에 폴리실리콘막으로 변환된다.
도 5의 A 부분의 확대도인 도 11에 도시된 바와 같이, 실리콘막(106)과 WSi2층(105)(105s, 105g) 사이의 계면 부분이 가스제거를 위한 열 어닐링에 의해 반응함으로써, 일부 경우에 실리사이드층(20)이 형성된다. 그러나, 실리사이드층(20)이 형성되더라도, 그의 막 두께는 매우 작고, 실리콘막(106)의 WSi2층(105)의 대향측 표면까지는 실리사이드화(silicify)되지 않는다.
다음으로, 도 6에 도시된 바와 같이, 실리콘막(106) 위에, 금속 질화물층으로서, 약 10nm의 두께로, 스퍼터링(sputtering)에 의해 텅스텐 질화물(WN)층(107)이 형성된다.
도 7에 도시된 바와 같이, WN층(107) 위에, 금속층으로서, 약 80nm의 두께로, 스퍼터링에 의해, 텅스텐(W)층(108)이 형성된다.
다음으로, 도 8에 도시된 바와 같이, CVD법에 의해, W층(108) 위에, 약 200nm의 두께로 실리콘 질화물 막이 형성된다. 실리콘 질화물 막을 게이트 전극 모양으로 패터닝하여, 캡(cap) 절연막(109)을 형성한다.
도 9에 도시된 바와 같이, 마스크로서 캡 절연막(109)을 이용하여, 건식 식각에 의해, W층(108), WN층(107), 실리콘막(106), WSi2층(105)(105s, 105g) 및 폴리실리콘층(104)(104n, 104p)의 적층막을 패터닝함으로써, N 영역에 N-형 폴리실리콘층(104n)을 포함하는 N-형 폴리메탈 게이트 전극(10n)을 형성하고, P 영역에 P-형 폴리실리콘층(104p)을 포함하는 P-형 폴리메탈 게이트 전극(10p)을 형성한다.
각각의 게이트 전극의 단부(end part)는 게이트 패터닝을 위한 건식 식각에 의해 손상을 받는다. 이 단부를 손상으로부터 복구하기 위해서는, 각각의 게이트 전극의 폴리실리콘층(104)의 측면에 열 어닐링에 의해 측면 산화막(110)을 형성한다.
도 9의 B 부분의 확대도인 도 12에 도시된 바와 같이, 측면 산화막(110)을 형성하기 위해 수행되는 열 어닐링으로 인해, 실리콘막(106)이 WN층(107)과 반응함으로써, 텅스텐 실리사이드 질화물층(WSiN층)(30)을 형성한다. 그러나, 본 실시예에 따르면, WN층(107)은 이 막과 접촉하고 있는, 도핑되지 않은 실리콘막(106)과 반응하고, 고농도의 불순물을 함유하는 P-형 실리콘층(104p)과 반응하지 않는다. 따라서, 형성된 WSiN층(30)은 매우 작은 막 두께를 가진다. 그 결과, P-형 폴리메탈 게이트 전극(10p)의 전기 저항의 증가를 억제하는 것이 가능하다.
통상적인 기술에 따라 WN층(107)이 다량의 P-형 불순물을 함유하는 실리콘층(104p)과 접촉하고 있는 상태에서 열 어닐링이 수행되면, WN층(107)과 실리콘 층(104p) 사이의 반응이 실리콘층(104p)에 함유되어 있는 불순물에 의해 촉진된다. 그 결과, 이 방법에 의해 두꺼운 WSiN층이 용이하게 형성된다. 한편, 본 실시예에 따르면, WN층(107)이 도핑되지 않은 실리콘막(106)과 접촉하고 있을 때, 열 어닐링이 수행되더라도 WN층(107)과 도핑되지 않은 실리콘막(106) 사이의 반응이 진행하지 않는다.
다음으로, P 영역을 레지스트 마스크(도시되지 않음)로 피복하고, N 영역에 N-형 불순물(예를 들어, 비소(As))을 고농도로 이온 주입함으로써, 도 9에 도시된 바와 같이 N-형 소스 및 드레인 확산층(111n)을 형성한다. P 영역을 피복하는 레지스트 마스크를 제거하고, N 영역을 피복하기 위해 레지스트 마스크(도시되지 않음)를 형성한다. P 영역에 P-형 불순물(예를 들어, 붕소(B))을 고농도로 이온 주입함으로써, P-형 소스 및 드레인 확산층(111p)을 형성한다.
전체 표면 위에 약 40nm의 두께로 실리콘 질화물 막을 형성하고, 이 실리콘 질화물 막을 에치백(etch back)하여, 도 10에 도시된 바와 같이, N-형 폴리메탈 게이트 전극(10n) 및 P-형 폴리메탈 게이트 전극(10p) 각각의 측면 위에 측벽(sidewall) 절연막(112)을 형성한다.
전술한 공정에서, N-형 폴리메탈 게이트 전극(10n)을 가지는 N-채널 트랜지스터가 N 영역에서 완성되고, P-형 폴리메탈 게이트 전극(10p)을 가지는 P-채널 트랜지스터가 P 영역에서 완성된다.
도 13은, CVD에 의해 실리콘막(106)을 형성하는데 걸리는 시간과, N-형 폴리 메탈 게이트 전극(10n)의 계면 저항(N-형 폴리실리콘층(104n)과 WSi2 층(105(105s))의 접촉 저항) 및 P-형 폴리메탈 게이트 전극(10p)의 계면 저항(P-형 폴리실리콘층(104p)과 WSi2 층(105(105g))의 접촉 저항) 사이의 관계를 도시한다.
도 13에서, (p)는 P-형 실리콘층(104p)과 WSi2 층(105(105g)) 사이의 계면 저항을 나타내고, (n)은 N-형 실리콘층(104n)과 WSi2 층(105(105s)) 사이의 계면 저항을 나타낸다.
N-형 폴리메탈 게이트 전극(10n)에서, N-형 실리콘층(104n)의 전체 표면 위에 WSi2 층(105)이 형성되어 있다. 따라서, 계면 저항 (n)은 실리콘막(106)의 막 형성 시간과 무관하게 낮고 대체로 일정하다. 한편, P-형 폴리메탈 게이트 전극(10p)에서, 계면 저항 (p)는 실리콘막(106)의 막 형성 시간이 증가함에 따라 감소될 수 있다. 구체적으로, 계면 저항은 막 형성 시간이 증가함에 따라 점차 감소하고, 막 형성 시간이 40초를 초과하면 실질적으로 포화되게 된다.
도 14는, CVD에 의해 WSi2층(105)을 형성하는 시간에서의 WF6의 유량과 P-형 폴리메탈 게이트 전극(10p)에서 WSi2층(105)의 시트 저항 사이의 관계를 도시한다.
도 14에서, (a)는 통상적인 기술에 따라 WSi2 층(105) 위에 실리콘막(106)이 형성되지 않은 경우의 시트 저항을 나타내고, (b)는 본 실시예에 따라 WSi2 층(105) 위에 실리콘막(106)이 형성된 경우의 시트 저항을 나타낸다. WF6의 유량이 높아지 면, WSi2 층(105)의 비연속성(discontinuity)은 높아진다. 따라서, WSi2 층(105) 위에 실리콘막(106)이 형성되지 않은 경우의 시트 저항 (a)는, WF6의 유량이 증가함에 따라 높아진다. 한편, WSi2 층(105) 위에 실리콘막(106)이 형성된 경우의 시트 저항 (b)는, WF6의 유량이 높아지더라도, 즉, WSi2 층(105)의 비연속성이 높아지더라도 낮을 수 있다.
전술한 바와 같이, 본 실시예에 따르면, WSi2 층(105)이 P-형 실리콘층(104p) 위에 비연속적으로 형성된 경우, 불순물의 상호 확산으로 인한 게이트 전극의 저항 증가를 억제할 수 있다. 동시에, WSi2 층(105)의 비연속적인 부분에 대하여 노출된 P-형 실리콘층(104p)의 표면으로부터 비연속적인 WSi2 층(105)(WSi2 입자들(105g))의 표면이 실리콘막(106)으로 연속 피복된 경우, P-형 폴리메탈 게이트 전극(10p)의 저항을 감소시킬 수 있다.
이상, 본 발명의 바람직한 실시예들을 설명하였지만, 본 발명은 전술한 실시예들로 한정되지 않으며, 본 발명의 기술 사상으로부터 벗어나지 않고 다양한 변경들이 이루어질 수 있다. 이러한 변경들이 본 발명의 범위에 포함된다는 것은 명백하다.
전술한 실시예에서는, 예를 들어, 금속층으로서 텅스텐(W)을 이용하고, 금속 질화물층으로서 텅스텐 질화물(WN) 층을 이용하고, 실리사이드층으로서 텅스텐 실리사이드(WSi2) 층을 이용한다. 전술한 것을 대신하여, 코발트(Co), 티타늄(Ti), 니켈(Ni) 및 탄탈(Ta)과 같은 다른 내화 금속(refractory metal), 및 이들 물질들의 실리사이드층 및 질화물층을 이용하는 것도 가능하다.
실리콘막(106)은 도핑되지 않은 것으로 한정되지 않으며, 도 12에 도시된 WSiN층(30)(금속 실리사이드 질화물 층)이 두껍게 형성되지 않는 한, 저농도의 불순물을 함유할 수 있으며, P-형 폴리메탈 게이트 전극의 계면 저항은 증가하지 않는다.
가스제거를 위한 WSi2층의 열 어닐링은 실리콘막(106)의 형성 전에 수행될 수 있다.
전술한 실시예에서, 일 예로서, WSi2층(105)의 형성 다음에, WSi2층(105)을 형성하는데 이용되는 디클로로실란을 이용함으로써 실리콘막(106)을 형성한다. 대안적으로, WSi2층(105)의 형성 후에, 반도체 기판을 상이한 CVD 장치에 이동(shift)시킬 수 있고, 모노실란(monosilane)(SiH4)을 이용하는 CVD법에 의해 실리콘막(106)을 형성할 수 있다.
본 발명에 따르면, WSi2 층(105)이 P-형 실리콘층(104p) 위에 비연속적으로 형성된 경우, 불순물의 상호 확산으로 인한 게이트 전극의 저항 증가를 억제할 수 있다. 동시에, WSi2 층(105)의 비연속적인 부분에 대하여 노출된 P-형 실리콘층(104p)의 표면으로부터 비연속적인 WSi2 층(105)(WSi2 입자들(105g))의 표면이 실 리콘막(106)으로 연속 피복된 경우, P-형 폴리메탈 게이트 전극(10p)의 저항을 감소시킬 수 있다.

Claims (15)

  1. N-채널 트랜지스터 형성 영역 및 P-채널 트랜지스터 형성 영역을 가지는 반도체 기판;
    상기 반도체 기판의 상기 N-채널 트랜지스터 형성 영역에 제공된 제1 게이트 전극; 및
    상기 반도체 기판의 상기 P-채널 트랜지스터 형성 영역에 제공된 제2 게이트 전극
    을 포함하고,
    상기 제1 게이트 전극은 N-형 불순물을 함유하는 N-형 실리콘층, 상기 N-형 실리콘층 위에 형성된 제1 실리사이드층, 상기 제1 실리사이드층 위에 형성된 제1 실리콘막, 상기 제1 실리콘막 위에 형성된 제1 금속 질화물층, 및 상기 제1 금속 질화물층 위에 형성된 제1 금속층을 포함하고,
    상기 제2 게이트 전극은 P-형 불순물을 함유하는 P-형 실리콘층, 상기 P-형 실리콘층 위에 형성되고, 또한 상기 반도체 기판의 표면과 대체로 평행한 방향으로 비연속적으로 배치되는 복수의 실리사이드 입자(grain)를 가지는 제2 실리사이드층, 상기 제2 실리사이드층의 상기 비연속적인 부분에 대하여 노출된 상기 P-형 실리콘층의 표면 및 상기 제2 실리사이드층의 표면 위에 연속적으로 형성된 제2 실리콘막, 상기 제2 실리콘막 위에 형성된 제2 금속 질화물층, 및 상기 제2 금속 질화물층 위에 형성된 제2 금속층을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 실리콘막 및 상기 제2 실리콘막은 도핑되어 있지 않은 것인 반도체 장치.
  3. 제1항에 있어서,
    상기 실리사이드층, 상기 금속 질화물층 및 상기 금속층은 동일한 내화 금속(refractory metal)을 함유하고 있는 반도체 장치.
  4. 제3항에 있어서,
    상기 내화 금속은 텅스텐(W), 코발트(Co), 티타늄(Ti), 니켈(Ni) 및 탄탈(Ta) 중 어느 하나인 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 P-형 불순물은 붕소(B)인 반도체 장치.
  6. 반도체 장치 제조 방법으로서,
    반도체 기판의 N-채널 트랜지스터 형성 영역 위에 N-형 불순물을 함유하는 N-형 실리콘층을 형성하고, 상기 반도체 기판의 P-채널 트랜지스터 형성 영역 위에 P-형 불순물을 함유하는 P-형 실리콘층을 형성하는 제1 단계;
    상기 N-형 실리콘층 위에 제1 실리사이드층을 형성하고, 상기 P-형 실리콘층 위에 상기 반도체 기판의 표면과 대체로 평행한 방향으로 비연속적으로 배치된 복수의 실리사이드 입자들을 가지는 제2 실리사이드층을 형성하는 제2 단계;
    상기 제1 실리사이드층과, 상기 제2 실리사이드층의 상기 비연속적인 부분에 대하여 노출된 상기 P-형 실리콘층의 표면과, 상기 제2 실리사이드층의 표면 위에 연속적인 실리콘막을 형성하는 제3 단계;
    상기 실리콘막 위에 금속 질화물층을 형성하는 제4 단계;
    상기 금속 질화물층 위에 금속층을 형성하는 제5 단계; 및
    상기 금속층, 상기 금속 질화물층, 상기 실리콘막, 상기 제1 실리사이드층, 상기 제2 실리사이드층, 상기 N-형 실리콘층 및 상기 P-형 실리콘층을 패터닝(patterning)하여, 각각, 상기 N-채널 트랜지스터 형성 영역에 상기 N-형 실리콘층을 포함하는 제1 게이트 전극을 형성하고, 상기 P-채널 트랜지스터 형성 영역에 상기 P-형 실리콘층을 포함하는 제2 게이트 전극을 형성하는 제6 단계
    를 포함하는 반도체 장치 제조 방법.
  7. 제6항에 있어서,
    상기 실리콘막은 도핑되어 있지 않은 것인 반도체 장치 제조 방법.
  8. 제6항에 있어서,
    상기 제3 단계에서 형성되는 상기 실리콘막의 막 두께는 0.3nm 내지 1.5nm인 반도체 장치 제조 방법.
  9. 제6항에 있어서,
    상기 실리콘막은 CVD법에 의해, 50Pa 내지 300Pa의 압력하에서 퇴적되는 반도체 장치 제조 방법.
  10. 제9항에 있어서,
    상기 실리콘막의 상기 퇴적은 5초 내지 120초 동안 수행되는 반도체 장치 제조 방법.
  11. 제6항에 있어서,
    상기 제4 단계 이전에, 상기 제3 단계에서 상기 제1 실리사이드층 및 제2 실리사이드층에 남아있는 가스를 제거하기 위해 열 어닐링(thermal annealing)을 수행하는 반도체 장치 제조 방법.
  12. 제11항에 있어서,
    상기 열 어닐링에 의해, 상기 실리콘막과 상기 제1 실리사이드층 사이의 계면, 및 상기 실리콘막과 상기 제2 실리사이드층 사이의 계면이 실리사이드화되는 반도체 장치 제조 방법.
  13. 제6항에 있어서,
    상기 제1 실리사이드층, 상기 제2 실리사이드층, 상기 금속 질화물층 및 상기 금속층은 동일한 내화 금속을 함유하고 있는 반도체 장치 제조 방법.
  14. 제13항에 있어서,
    상기 내화 금속은 텅스텐(W), 코발트(Co), 티타늄(Ti), 니켈(Ni) 및 탄탈(Ta) 중 어느 하나인 반도체 장치 제조 방법.
  15. 제6항 내지 제14항 중 어느 한 항에 있어서,
    상기 P-형 불순물은 붕소(B)인 반도체 장치 제조 방법.
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