JP2008071775A - 半導体装置 - Google Patents

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Abstract

【課題】製造プロセス上の制約を緩和しつつ、高融点金属シリサイド層の自然酸化による界面抵抗の増大を抑制できる半導体装置を提供する。
【解決手段】半導体装置１０でゲート電極１４は、シリコン基板１１側から、多結晶シリコン層１５、タングステン・シリサイド層１６、タングステン・ナイトライド層１７、及び、タングステン層１８を順次に備える。多結晶シリコン層１５にはリンがドープされ、タングステン・シリサイド層１６には窒素がドープされている。
【選択図】図１

Description

本発明は、半導体装置に関し、更に詳細には、ポリメタル構造のゲート電極を有する半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）は、情報の記憶単位としてメモリセルを備える。メモリセルは、半導体基板の表面部分に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、このＭＯＳＦＥＴに接続されたキャパシタとで構成され、ＭＯＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶が行われる。
ＭＯＳＦＥＴのワード線を構成するゲート電極には、ポリメタル構造が広く採用されている。ポリメタル構造は、不純物をドープした多結晶シリコン（poly-Ｓｉ）層上にタングステン（Ｗ）などの金属層を積層した構造を有し、poly-Ｓｉ層上にシリサイド層を積層した従来のポリサイド構造に比して、ゲート電極の配線抵抗（シート抵抗）を低減できる。このため、ＤＲＡＭの動作速度の向上や、微細化に際して有利である。
ところで、ポリメタル構造のゲート電極では、poly-Ｓｉ層上に金属層を直接に形成すると、後の熱処理においてpoly-Ｓｉ層と金属層とが反応し、厚い金属シリサイド層が形成される問題があった。金属シリサイド層は、高い抵抗率を有し、ゲート電極の配線抵抗を増大させる。従って、ＤＲＡＭの動作速度を向上させるためには、金属シリサイド層の形成を抑えることが必須である。
厚い金属シリサイド層の形成を抑える方法として、特許文献１は、poly-Ｓｉ層上に金属ナイトライド層を堆積すると共に、金属層の堆積に先立つ熱処理によって、金属ナイトライド層をpoly-Ｓｉ層の表面部分と反応させて、金属シリサイド・ナイトライド層に形成する旨を提案している。
ところが、poly-Ｓｉ層上に金属ナイトライド層を直接に接触させると、熱処理によって厚い金属シリサイド・ナイトライド層が形成され、その組成や積層膜の構成によっては、金属シリサイド・ナイトライド層の付近で界面抵抗が増大する問題があった。これに対して、特許文献２は、poly-Ｓｉ層上に金属シリサイド層を介して金属ナイトライド層を堆積することを提案している。
特開平１１−２３３４５１号公報 特開２００３−１６３３４８号公報
特許文献２によれば、poly-Ｓｉ層上に金属シリサイド層を介して金属ナイトライド層を堆積することによって、厚い金属シリサイド・ナイトライド層が形成されることを防ぎ、界面抵抗の増大を抑制できるものとしている。
ところで、金属シリサイド層の表面は、自然酸化され易い性質がある。自然酸化膜は、高い抵抗率を有し、金属シリサイド層と金属シリサイド・ナイトライド層との界面など、金属シリサイド層の付近における界面抵抗を増大させるおそれがある。従って、ＤＲＡＭの動作速度を高めるためには、自然酸化膜を抑制することが望ましい。これに対して特許文献２は、金属ナイトライド層の堆積に先立ち、フッ酸等を用いたウェット処理によって金属シリサイド層表面の自然酸化膜を除去する旨を記載している。
しかし、一般的なゲート電極の製造プロセスでは、ウェット処理から金属ナイトライド層の堆積までに、搬送や成膜装置の準備等の作業が必要であり、これらの作業のために一定の時間を要する。従って、この僅かの時間に自然酸化膜が形成され、界面抵抗が増大するおそれがあった。自然酸化膜の形成を抑制するためには、ウェット処理から金属ナイトライド層の堆積までの時間を短縮する必要があり、製造プロセス上の制約が多い。
本発明は、上記に鑑み、製造プロセス上の制約を緩和しつつ、高融点金属シリサイド層の自然酸化による界面抵抗の増大を抑制できる半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置は、多結晶シリコン層及び高融点金属層を含むゲート電極を備える半導体装置において、
前記ゲート電極は、半導体基板側から、前記多結晶シリコン層、第１の高融点金属のシリサイド層、前記第１の高融点金属のナイトライド層、及び、第２の高融点金属層を順次に備え、
前記多結晶シリコン層には、該多結晶シリコン層に導電性を与える第１の不純物がドープされ、前記第１の高融点金属のシリサイド層には、該第１の高融点金属のシリサイド層の酸化を抑制する第２の不純物がドープされていることを特徴とする。
本発明によれば、第１の高融点金属のシリサイド層にドープされた第２の不純物が、製造プロセスに際して、第１の高融点金属のシリサイド層の自然酸化を抑える。このため、製造プロセス上の制約を緩和しつつ、第１の高融点金属のシリサイド層の付近の界面抵抗の増大を抑制できる。
本発明の好適な態様では、前記多結晶シリコン層の表面付近には、前記第２の不純物が更にドープされている。多結晶シリコン層の表面付近にドープされた第２の不純物が多結晶シリコン層の表面付近の酸化を抑えることによって、多結晶シリコン層と第１の高融点金属のシリサイド層との界面における界面抵抗の増大を効果的に抑制できる。
なお、多結晶シリコン層の表面付近への第２の不純物のドープに際しては、半導体基板上に多結晶シリコン層及び第１の高融点金属のシリサイド層を形成した後、第１の高融点金属のシリサイド層を貫通する注入エネルギーで第２の不純物をイオン注入することが好ましい。第１の高融点金属のシリサイド層を介して第２の不純物をイオン注入することによって、第２の不純物を多結晶シリコン層の表面付近の浅い領域に一様にドープできる。従って、第２の不純物による多結晶シリコン層全体の抵抗増大を抑制しつつ、多結晶シリコン層の表面付近の酸化を効果的に抑制できる。
本発明の好適な態様では、前記第１の高融点金属のシリサイド層には、前記第１の不純物が更にドープされている。多結晶シリコン層中の第１の不純物が、第１の高融点金属のシリサイド層中へ拡散することを抑制できる。
本発明では、前記第１の高融点金属のシリサイド層と前記第１の高融点金属のナイトライド層との間には、前記第１の高融点金属のシリサイド・ナイトライド層が形成されてもよい。本発明では、前記第１の不純物がリン又はヒ素であってもよい。
本発明の好適な態様では、前記第２の不純物が窒素である。第１の高融点金属のシリサイド層及び多結晶シリコン層の酸化を効果的に抑制できる。本発明の好適な態様では、前記多結晶シリコン層は、結晶方向が互いに異なる複数の層部分を含む。隣接する層部分の間の界面に形成される結晶粒界面によって、高融点金属原子の半導体基板側への拡散を抑えることが出来る。
以下に、図面を参照し、本発明の実施形態を更に詳細に説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。半導体装置１０は、ＤＲＡＭとして構成され、Ｐ型のシリコン基板（半導体基板）１１を備える。シリコン基板１１の表面部分には、素子分離構造１２が形成され、ＭＯＳＦＥＴが形成される素子形成領域を区画している。素子形成領域におけるシリコン基板１１上には、薄いゲート絶縁膜１３が形成されている。
ゲート絶縁膜１３上には、所定形状にパターニングされた、ゲート電極１４及び電極保護膜１９が順次に積層されている。ゲート電極１４は、順次に積層された、多結晶シリコン（poly-Ｓｉ）層１５、タングステン・シリサイド（ＷＳｉ２）層１６、タングステン・シリサイド・ナイトライド（ＷＳｉＮ）層２０、タングステン・ナイトライド（ＷＮ）層１７、及び、タングステン（Ｗ）層１８から構成され、電極保護膜１９は、窒化シリコンから構成されている。ＷＳｉＮ層２０は、高温の熱処理に際して、ＷＳｉ２層１６とＷＮ層１７とが反応して形成された薄い非晶質層である。poly-Ｓｉ層１５の側壁には、側壁酸化膜２２が形成されている。
poly-Ｓｉ層１５には、不純物としてリン（Ｐ）がドープされている。また、結晶方向が相互に異なる３つの層から構成され、それらの間には結晶粒界面２１が形成されている。結晶粒界面２１は、金属の拡散を抑制する作用があり、これによってタングステンがシリコン基板１１側に拡散することを抑制し、ゲート絶縁膜１３の信頼性を向上できる。
poly-Ｓｉ層１５の表面付近には窒素（Ｎ）が更にドープされている。poly-Ｓｉ層１５の表面付近にドープされた窒素は、ＷＳｉ２層１６の表面、若しくは、ＷＳｉ２層１６やpoly-Ｓｉ層１５膜中に酸素が取り込まれることを抑制する。poly-Ｓｉ層１５の膜厚は１００ｎｍ程度であり、窒素はpoly-Ｓｉ層１５の表面から５〜２０ｎｍ程度の深さまでほぼ一様にドープされている。このように、窒素がpoly-Ｓｉ層１５の表面付近の浅い領域のみにドープされることによって、poly-Ｓｉ層１５全体の抵抗が大きく増大しないようにしている。
ＷＳｉ２層１６には、リン及び窒素がドープされている。リンは、poly-Ｓｉ層１５中のリンがＷＳｉ２層１６へ拡散することを防止する目的で、窒素は、ＷＳｉ２層１６表面の自然酸化を抑制する目的で、それぞれドープされている。ＷＳｉ２層１６の膜厚は３〜１５ｎｍ程度であり、本実施形態では７ｎｍとする。
ゲート電極１４、電極保護膜１９、及び、側壁酸化膜２２の側壁には、サイドウォール２３が形成され、ゲート電極１４に隣接するシリコン基板１１の表面部分には高濃度の不純物がドープされ、ソース／ドレイン拡散層２４が形成されている。ＮＭＯＳＦＥＴのソース／ドレイン拡散層２４にはヒ素（Ａｓ）が、ＰＭＯＳＦＥＴのソース／ドレイン拡散層２４にはホウ素（Ｂ）がそれぞれドープされている。
本実施形態の半導体装置１０によれば、ＷＳｉ２層１６に窒素がドープされているので、ＷＳｉ２層１６表面の自然酸化が抑制できる。また、poly-Ｓｉ層１５の表面付近に窒素がドープされているので、ＷＳｉ２層１６表面の自然酸化等に際して、ＷＳｉ２層１６からpoly-Ｓｉ層１５の表面付近へ拡散する酸素による、poly-Ｓｉ層１５の表面付近の酸化も抑制できる。これによって、ＷＳｉ２層１６／ＷＳｉＮ２０の界面やpoly-Ｓｉ層１５／ＷＳｉ２層１６の界面など、ＷＳｉ２層１６の付近における界面抵抗の増大を抑制し、半導体装置１０の動作速度を高めることが出来る。
図２Ａ〜２Ｆは、図１の半導体装置１０を製造するプロセスの各製造段階を順次に示す断面図である。先ず、Ｐ型のシリコン基板１１の表面部分に酸化シリコンから成る素子分離構造１２を形成し、素子形成領域を区画する。次いで、素子形成領域のシリコン基板１１の表面に薄いゲート絶縁膜１３を形成する。ゲート絶縁膜１３の形成に際しては、基板温度を８５０℃とし、水蒸気又は酸素を含む雰囲気下で４時間程度保持し、膜厚が４ｎｍの酸化膜を形成する。
引き続き、ゲート絶縁膜１３上にリンをドープしたpoly-Ｓｉ層１５を堆積する（図２Ａ）。poly-Ｓｉ層１５の堆積に際しては、基板温度を５８０℃、圧力を１００Ｐａとし、モノシラン（ＳｉＨ４）を３ｌ／min、フォスフィン（ＰＨ３）を７０sccmの流量で供給した雰囲気中で、１時間程度保持し、これによって１００ｎｍの膜厚に堆積する。この条件で堆積されたpoly-Ｓｉ層１５中のリンの濃度は２×１０２０atoms／cm３である。
poly-Ｓｉ層１５の堆積に際しては、また、堆積処理を数回に分けて行うことによって、相互に結晶方向が異なる複数の層を形成する。本実施形態では、３回に分けて行い、２つの結晶粒界面２１を形成する。
次いで、基板表面に対してフッ酸と過酸化水素水との混合液を用いた表面処理（ウェット処理）を１分程度行うことによって、poly-Ｓｉ層１５表面の洗浄及び自然酸化膜などの除去を行う。引き続き、ＷＳｉ２層１６を７ｎｍの膜厚に堆積する。ＷＳｉ２層１６の堆積に際しては、スパッタ法や化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法などを用いることができるが、本実施形態では膜厚の制御性に優れたＣＶＤ法を用いる。ＣＶＤ法を用いたＷＳｉ２層１６の堆積に際しては、基板温度を４５０℃とし、ジクロロシラン（Ｓｉ２Ｈ２）を２００sccm、六フッ化タングステン（ＷＦ６）を２sccmの流量でそれぞれ供給し、熱反応を生じさせる。この状態で３０秒保持することによって、膜厚が７ｎｍのＷＳｉ２層１６を堆積できる。
ＷＳｉ２層１６の膜厚は７ｎｍに限定されないが、３〜１５ｎｍの範囲が好ましい。これは、膜厚を１５ｎｍよりも大きくすると、ゲート電極１４のパターニング加工が困難になると共に、ＷＳｉ２層１６とＷＳｉ２層１６上に堆積されたＷＮ層１７との間で膜剥がれが生じ易くなるためである。膜剥がれは、積層膜１５〜１９を堆積した後の高温の熱処理に際して生じ易く、半導体装置１０の信頼性を大きく低下させる。一方、膜厚を３ｎｍよりも小さくすると、高温の熱処理を行った場合に、ＷＳｉ２の凝集などにより、ゲート絶縁膜１３に大きな機械的ストレスが加わり、ゲート絶縁膜１３の信頼性を低下させるおそれがある。この問題は、ゲート絶縁膜１３の膜厚が小さくなるほど顕著になる。
引き続き、poly-Ｓｉ層１５の表面付近での不純物濃度低下の防止を目的として、図２Ｂに示すように、イオン注入法を用いて、ＷＳｉ２層１６にリンの注入を行う。これは、ＷＳｉ２層１６中の不純物の拡散係数は、シリコン中よりも３〜６桁ほど大きいため、ＷＳｉ２層１６堆積後の、Ｗ層１８の膜厚や熱処理などの条件によっては、poly-Ｓｉ層１５の表面付近の不純物がＷＳｉ２層１６内へ多量に拡散し、poly-Ｓｉ層１５／ＷＳｉ２層１６の界面における界面抵抗が上昇するおそれがあるためである。
ＷＳｉ２層１６へのリンの注入に際しては、注入エネルギーを１０ｋｅＶ、ドーズ量を５×１０１５atoms／cm２とする。なお、リンに代えてヒ素（Ａｓ）などを注入してもよく、或いは、不純物注入に代えて、poly-Ｓｉ層１５にドープする不純物濃度を予め高くしてもよい。ＷＳｉ２層１６へのリンの注入によって、ＷＳｉ２層１６の耐熱性が向上し、積層膜１５〜１９堆積後の熱処理に際しての膜剥がれを抑制できる。この効果は、ＷＳｉ２層１６の膜厚の増大に伴って顕著になる。
次いで、図２Ｃに示すように、例えばイオン注入法を用いて、ＷＳｉ２層１６及びpoly-Ｓｉ層１５の表面付近に対して窒素の注入を行う。窒素の注入に際しては、注入エネルギーを３〜３０ｋｅＶの範囲とし、本実施形態では例えば５ｋｅＶとする。この注入エネルギーにより、注入された窒素はＷＳｉ２層１６を突き抜け、poly-Ｓｉ層１５の表面から５〜２０ｎｍ程度の深さまで注入される。ドーズ量は５×１０１４〜５×１５atoms／cm２の範囲とし、本実施形態では例えば８．０×１０１４atoms／cm２とする。ＷＳｉ２層１６を介してpoly-Ｓｉ層１５の表面付近に窒素の注入を行うことによって、poly-Ｓｉ層１５の表面付近に制御性よく且つほぼ一様に窒素を注入できる。
引き続き、ＷＳｉ２層１６中に含まれる残留ガスの除去を目的として、ＲＴＡ（Rapid Thermal Annealing）を行う。ＷＳｉ２層１６をＣＶＤ法で形成した場合には、膜中に残留ガスが含まれ易い。従来の製造方法では、この残留ガスは、積層膜１５〜１９堆積後の高温の熱処理に際して、ＷＳｉ２層１６／ＷＮ層１７の界面に集まることによって、膜の密着性を低下させ、膜剥がれや界面抵抗の増加を引き起こすおそれがあった。従って、本実施形態では、ＷＳｉ２層１６に含まれる残量ガスを除去することによって、熱処理に際して、そのような膜剥がれや界面での抵抗増加を抑制できる。
上記ＲＴＡに際しては、アルゴン、窒素、又は、アンモニアの雰囲気中で、基板表面を８５０℃に加熱し、６０秒間保持する。基板表面の温度は、残留ガスを充分に除去するために、７００℃以上とすることが好ましい。一方、過度に温度を高くし過ぎ、或いは、処理時間を過度に長くすると、シリコン基板１１から不純物が放出されるため、poly-Ｓｉ層１５／ＷＳｉ２層１６の界面における界面抵抗が上昇し、或いは、ＭＯＳＦＥＴのしきい値電圧が高くなるおそれがある。従って、温度は１０００℃以下とし、処理時間も過度に長くしないことが好ましい。
基板表面を短時間で高温に加熱できるＲＴＡ法を採用することによって、残留ガスを充分に除去しつつも、poly-Ｓｉ層１５内での窒素の拡散を充分に抑制できる。従って、poly-Ｓｉ層１５全体の抵抗の増大や、空乏化を抑制できる。なお、このＲＴＡは、これまでに堆積した膜の安定化、即ち、poly-Ｓｉ層１５中の不純物の活性化、poly-Ｓｉ層１５の結晶性の回復、又は、ＷＳｉ２層１６の結晶化などの目的を兼ねている。
引き続き、基板表面に対してフッ酸を用いたウェット処理を３０秒程度行うことによって、ＷＳｉ２層１６表面の洗浄及び自然酸化膜の除去を行う。このウェット処理は、熱酸化膜換算で、１ｎｍ程度のエッチング時間とすることが望ましい。エッチング時間が不足すると、ＷＳｉ２層１６上に堆積するＷＮ層１７との密着性が低下し、一方、エッチング時間が長くなり過ぎると、ＷＳｉ２層１６表面のモフォロジーが悪化し、ＷＳｉ２層１６上に堆積されるＷＮ層１７がその影響を受け、抵抗が増加するおそれがある。
次いで、ＷＳｉ２層１６上に、ＷＮ層１７及びＷ層１８をそれぞれ１０ｎｍ及び８０ｎｍの膜厚で堆積する（図２Ｄ）。ＷＮ層１７は、Ｗ層１８とＷＳｉ２層１６又はpoly-Ｓｉ層１５とが反応することを防止するバリア膜として機能させるために、Ｗ層１８は、その低い抵抗率によって配線抵抗を低減するために用いている。ＷＮ層１７及びＷ層１８の堆積に際しては、ＣＶＤ法やスパッタ法を用いることが出来るが、本実施形態ではスパッタ法を用いる。
スパッタ法によるＷＮ層１７の堆積に際しては、タングステンから成るターゲットを備えた真空装置内に基板を載置し、２００℃程度に加熱する。真空装置内の圧力を１０ｍTorrに設定して、アルゴンを４０sccm、窒素を６０sccmの流量でそれぞれ供給し、８００ＷのＤＣパワーを印加してプラズマを発生させる。発生させたプラズマでターゲットをスパッタリングし、ターゲットからタングステンを発生させると共に、発生させたタングステンをプラズマ中の活性窒素と反応させて、窒化タングステンを生成し、基板上に堆積させる。この状態で２０秒保持することによって、膜厚が１０ｎｍのＷＮ層１７を堆積できる。
ＷＮ層１７の堆積に際しては、膜厚を５〜２０ｎｍの範囲にすることが好ましい。これは、膜厚を５ｎｍよりも小さくすると、ＷＮ層１７のバリア機能が損なわれるおそれがあるためであり、一方、膜厚を２０ｎｍよりも大きくすると、ゲート電極１４のパターニング加工が困難になるためである。なお、ＷＮ層１７のバリア機能が損なわれると、ＷＮ層１７上に堆積するＷ層１８と、ＷＮ層１７下のＷＳｉ２層１６中のシリコン又はpoly-Ｓｉ層１５とが反応し、Ｗ層１８の一部又は全てがＷＳｉ層に形成される。この場合、ゲート電極１４の配線抵抗が上昇するだけでなく、Ｗ層１８の異常成長が生じ易くなり、半導体装置１０の信頼性を著しく低下させる。
ＷＮ層１７の堆積に際しては、また、窒素に対するタングステンの比（Ｗ／Ｎ比）を、０．８〜２の範囲にすることが好ましい。これは、ＷＮ層１７の組成がその耐熱性に影響するためであり、特にＷ／Ｎ比を１．７程度とすると、１０００℃で６０秒のＲＴＡによる熱処理を行っても、窒素の脱離を充分に抑えることが出来る。
Ｗ層１８の堆積は、ＷＮ層１７の堆積に後続して連続的に行う。先ず、窒素ガスの供給を停止し、アルゴンガスのみから成るプラズマを生成する。また、ＤＣパワーを１５００Ｗまで上昇させる。この状態で４０秒保持することによって、膜厚が８０ｎｍのＷ層１８を堆積できる。上記のようにＷＮ層１７及びＷ層１８を堆積することによって、積層膜１５〜１９堆積後の高温の熱処理に際して、ＷＮ層１７のバリア機能を維持し、低い配線抵抗を有するゲート電極１４を得ることが出来る。
ＣＶＤ法を用いて、Ｗ層１８上にシリコン窒化膜を２００ｎｍの膜厚で堆積した後、シリコン窒化膜上にレジスト膜を塗布する。引き続き、フォトリソグラフィ技術を用いてレジスト膜をパターニングして、ゲート電極１４に対応した形状を有するレジストパターンを形成する。レジストパターンを用いたドライエッチングによって、シリコン窒化膜をパターニングし、ゲート電極１４に対応した形状を有する電極保護膜１９を形成した後、レジストパターンを除去する（図２Ｅ）。
基板表面を洗浄した後、電極保護膜１９を用いたドライエッチングによって、Ｗ層１８、ＷＮ層１７、ＷＳｉ２層１６、及び、poly-Ｓｉ層１５をパターニングし、パターニングされた、poly-Ｓｉ層１５、ＷＳｉ２層１６、ＷＮ層１７、及び、Ｗ層１８から成るゲート電極１４を形成する（図２Ｆ）。このドライエッチングによって、ゲート電極の下縁部３１付近のゲート絶縁膜１３が損傷を受ける。
次いで、ゲート絶縁膜１３のプロファイルの改善を目的として、基板表面の熱処理を行う。熱処理は、水素ガス、水蒸気、及び、窒素ガスを導入したチャンバ内に基板を収容し、８００℃まで加熱して１時間程度保持する。これによって、シリコンが選択的に酸化され、ゲート絶縁膜１３の損傷が回復されると共に、poly-Ｓｉ層１５の側壁に膜厚が５ｎｍ程度の側壁酸化膜２２が形成される。
全面にシリコン窒化膜を４０ｎｍの膜厚で堆積した後、シリコン窒化膜のエッチバックを行う。ゲート電極１４、電極保護膜１９、及び、側壁酸化膜２２の側壁にシリコン窒化膜を残し、サイドウォール２３を形成する。
ＰＭＯＳＦＥＴを形成する領域を覆うレジストパターンを形成した後、電極保護膜１９及びサイドウォール２３をマスクとして高濃度のヒ素（Ａｓ）を注入し、ＮＭＯＳＦＥＴのソース／ドレイン拡散層２４を形成する。引き続き、ＮＭＯＳＦＥＴを形成する領域を覆うレジストパターンを形成した後、電極保護膜１９及びサイドウォール２３をマスクとして高濃度の二フッ化ホウ素を注入し、ＰＭＯＳＦＥＴのソース／ドレイン拡散層２４を形成する。
次いで、不純物の活性化を目的として、例えばＲＴＡ法により、温度が９５０℃で１０秒の高温の熱処理を行う。この熱処理により、ＷＳｉ２層１６とＷＮ層１７との間には、少なくともシリコンと窒素とを含む薄い非晶質のＷＳｉＮ層２０が形成される（図１）。ＷＳｉ２層１６とＷＮ層１７との間にＷＳｉＮ層２０が形成されることによって、Ｗ層１８に対するバリア機能を維持できると共に、ＷＳｉ２層１６にドープされたリンの拡散を抑制できる。なお、ＷＮ層１７及びＷ層１８を堆積した直後に熱処理を行っても、同様なＷＳｉＮ層２０を形成できる。
本実施形態の製造方法によれば、ＷＮ層１７の堆積に先立って、ＷＳｉ２層１６及びpoly-Ｓｉ層１５の表面付近に窒素を注入することによって、自然酸化によるＷＳｉ２層１６やpoly-Ｓｉ層１５の表面付近の酸化を抑制できる。従って、製造プロセス上の制約を緩和しつつ、ＷＳｉ２層１６の付近における界面抵抗の増大を抑制できる。
また、poly-Ｓｉ層１５の表面付近に窒素を注入する際には、ＷＳｉ２層１６を介して注入することで、poly-Ｓｉ層１５の表面付近の浅い領域に制御性よく注入できる。これによって、poly-Ｓｉ層１５全体の抵抗が大きく増大することを防ぎ、ＭＯＳＦＥＴのしきい値電圧などへの影響を抑制できる。
ところで、上記製造方法において、ＷＳｉ２層１６中の残留ガスを除去するＲＴＡ熱処理は、不純物注入後の活性化や、層間絶縁膜の焼きしめなど、様々な目的を兼ねている場合が多い。その場合、熱処理は、その目的により、使用する雰囲気（ガス）が異なり、例えば酸素を使用する。従来の製造方法では、熱処理後にチャンバ内に、酸素が僅かに残っていても、poly-Ｓｉ層１５の表面付近が酸化され、その抵抗が上昇することがあった。
また、雰囲気に酸素を用いなくても、ＲＴＡ装置のメンテナンス後にチャンバ内に残留する酸素によって、poly-Ｓｉ層１５の表面付近の酸化が生じることもあった。これに対して、本実施形態の製造方法では、poly-Ｓｉ層１５の表面付近に注入された窒素がpoly-Ｓｉ層１５の酸化を抑制するので、そのような酸素を用いた熱処理工程やチャンバ内の残留酸素によるpoly-Ｓｉ層１５の表面付近の酸化も抑制できる。
なお、上記実施形態では、poly-Ｓｉ層１５の表面付近、及び、ＷＳｉ２層１６中に窒素を注入するものとしたが、それらの層の酸化を抑制する不純物であれば、窒素以外の不純物を注入してもよい。また、不純物として化合物を注入してもよい。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
本発明の一実施形態に係る半導体装置の構成を示す断面図である。 図１の半導体装置を製造する一製造段階を示す断面図である。 図２Ａに後続する一製造段階を示す断面図である。 図２Ｂに後続する一製造段階を示す断面図である。 図２Ｃに後続する一製造段階を示す断面図である。 図２Ｄに後続する一製造段階を示す断面図である。 図２Ｅに後続する一製造段階を示す断面図である。
符号の説明
１０：半導体装置
１１：シリコン基板
１２：素子分離構造
１３：ゲート絶縁膜
１４：ゲート電極
１５：poly-Ｓｉ層
１６：ＷＳｉ２層
１７：ＷＮ層
１８：Ｗ層
１９：電極保護膜
２０：ＷＳｉＮ層
２１：結晶粒界面
２２：側壁酸化膜
２３：サイドウォール
２４：ソース／ドレイン拡散層

Claims (7)

  1. 多結晶シリコン層及び高融点金属層を含むゲート電極を備える半導体装置において、
    前記ゲート電極は、半導体基板側から、前記多結晶シリコン層、第１の高融点金属のシリサイド層、前記第１の高融点金属のナイトライド層、及び、第２の高融点金属層を順次に備え、
    前記多結晶シリコン層には、該多結晶シリコン層に導電性を与える第１の不純物がドープされ、前記第１の高融点金属のシリサイド層には、該第１の高融点金属のシリサイド層の酸化を抑制する第２の不純物がドープされていることを特徴とする半導体装置。
  2. 前記多結晶シリコン層の表面付近には、前記第２の不純物が更にドープされている、請求項１に記載の半導体装置。
  3. 前記第１の高融点金属のシリサイド層には、前記第１の不純物が更にドープされている、請求項１又は２に記載の半導体装置。
  4. 前記第１の高融点金属のシリサイド層と前記第１の高融点金属のナイトライド層との間には、前記第１の高融点金属のシリサイド・ナイトライド層が形成されている、請求項１〜３の何れか一に記載の半導体装置。
  5. 前記第１の不純物がリン又はヒ素である、請求項１〜４の何れか一に記載の半導体装置。
  6. 前記第２の不純物が窒素である、請求項１〜５の何れか一に記載の半導体装置。
  7. 前記多結晶シリコン層は、結晶方向が互いに異なる複数の層部分を含む、請求項１〜６の何れか一に記載の半導体装置。
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