KR100351907B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 텅스텐과 폴리 실리콘간의 계면 저항을 줄이어 소자 동작시 지연을 방지하도록 한 반도체 소자의 게이트 형성방법에 관한 것으로서, 반도체 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 폴리 실리콘막 및 텅스텐 실리사이드막을 차례로 형성하는 단계와, 상기 텅스텐 실리사이드막상에 확산 베리어막 및 텅스텐막을 차례로 형성하는 단계와, 상기 반도체 기판에 열처리 공정을 실시하여 확산 베리어막을 결정화시키는 단계와, 상기 텅스텐막상에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막, 텅스텐막, 확산 베리어막, 텅스텐 실리사이드막, 폴리 실리콘막, 게이트 절연막을 선택적으로 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극에 선택 산화 공정을 실시하는 단계와, 상기 게이트 전극 및 제 1 절연막의 양측면에 제 2 절연막 측벽을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 배선 저항과 콘택 저항을 줄이는데 적당한 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
일반적으로 반도체 소자의 게이트 전극 형성공정에 있어서, 게이트 저항을 감소시키기 위해 텅스텐 실리사이드(WSix)보다 비저항이 1 오더(order) 낮은 텅스텐(W)을 폴리 실리콘상에 증착한 후 패터닝하여 게이트 전극을 형성하였다.
그러나 텅스텐과 폴리 실리콘이 600℃이상에서 반응하여 텅스텐과 폴리 실리콘의 계면에 실리사이드가 형성됨으로 게이트 저항이 증가되므로, 이를 방지하기 위해 텅스텐과 폴리 실리콘 사이에 확산 베리어(diffusion barrier)층으로 질화 텅스텐(WNx)을 개재하여 텅스텐/질화 텅스텐/폴리 실리콘의 구조를 갖는 게이트 전극을 형성하고 있다.
한편, 보통 확산 베리어층으로는 WNx와 TiN을 주로 사용하는데, 현재는 WNx를 주로 사용하고 있다.
그 이유는 텅스텐이 TiN상에 스퍼터링법으로 증착되는 경우에 W/Si구조에 비해 텅스텐의 그레인 사이즈(grain size)가 작아서 저항이 순수한 텅스텐의 2배 이상으로 증가하는 문제가 발생하고, 폴리 실리콘의 선택적 산화(selective oxidation) 공정에서 TiN이 산화되는 문제가 있기 때문에 WNx를 주로 사용하고 있다.
참고문헌은, (1) Y.Akasaka, "Low-Resistivity Poly-Metal Gate Electrode Durable for High-Temperature Processing", IEEE Trans. Electron Devices, Vol.43,pp.1864 ~ 1869, 1996과,
(2) B.H.Lee, "In-situ Barrier Formation for High Reliable W/barrier/poly-Si Gate Using Denudation of WNx on Polycrystalline", IEDM,1998이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 게이트 전극 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 게이트 전극 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(11)의 필드 영역에 필드 산화막(12)을 형성하고, 상기 반도체 기판(11)의 표면에 게이트 산화막(13)을 약 65Å 두께로 형성한다.
여기서 상기 게이트 산화막(13)은 반도체 기판(11)을 열산화하여 형성한다.
도 1b에 도시한 바와 같이, 상기 게이트 산화막(13)을 포함한 반도체 기판(11)의 전면에 LPCVD(Low Pressure Chemical Vapor Deposition)로 언도우프트(undoped) 폴리 실리콘막(14)을 약 2000Å 두께로 증착한다.
이어, 상기 언도우프트 폴리 실리콘막(14)에 N+또는 P+이온을 주입한다.
한편, 상기 폴리 실리콘막(14)에 N+또는 P+이온을 주입할 때, NMOS 또는 PMOS 소자에 따라 포토레지스트를 마스크로 이용하여 원하는 부분에 NMOS 영역에 As 또는 P 이온을 주입하고, PMOS 영역에 B 또는 BF2이온을 주입한다.
이어, 상기 불순물이 주입된 폴리 실리콘막(14)을 800℃에서 10분간 열처리(anneal)하여 불순물 이온을 활성화(activation)시킨다.
도 1c에 도시한 바와 같이, 상기 반도체 기판(11)을 HF 용액으로 세정한 후,상기 폴리 실리콘막(14)상에 질화 텅스텐(WNx)막(15)을 50 ~ 100Å 두께로 증착한다.
이어, 상기 질화 텅스텐막(15)상에 약 1000Å 두께로 텅스텐막(16)을 증착하고, 상기 텅스텐막(16)상에 약 2000Å 두께로 제 1 절연막(17)을 증착한다.
여기서 상기 질화 텅스텐막(15)은 텅스텐막(16)과 폴리 실리콘막(14)간의 확산 베리어로 사용되는 막이고, 상기 제 1 절연막(17)은 이후 게이트 캡 절연막으로 사용되는 막이다.
도 1d에 도시한 바와 같이, 상기 제 1 절연막(17)상에 포토레지스트(도시되지 않음)를 도포한 후, 노광 및 현상공정으로 포토레지스트를 패터닝하여 게이트 영역을 정의한다.
이어, 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 제 1 절연막(17), 텅스텐막(16), 질화 텅스텐막(15), 폴리 실리콘막(14) 및 게이트 산화막(13)을 선택적으로 제거하여 텅스텐막(16)/질화 텅스텐막(15)/폴리 실리콘막(14) 구조를 갖는 게이트 전극(18)을 형성한다.
도 1e에 도시한 바와 같이, 상기 게이트 전극(18)에 선택 산화 공정을 실시하여 게이트 전극(18) 측면의 일부에 산화막(도시되지 않음)을 형성한다.
이어, 상기 반도체 기판(11)의 전면에 제 2 절연막을 형성한 후, 에치백 공정을 실시하여 상기 게이트 전극(18) 및 절연막(17)의 양측면에 제 2 절연막 측벽(19)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 게이트 전극 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 폴리 실리콘상에 텅스텐/질화 텅스텐(W/WNx)을 증착하는 경우 후속 열처리 공정(보통 800℃이상)에서 W-Si-O-N층이 텅스텐과 폴리 실리콘의 계면에 형성됨으로서 텅스텐과 폴리 실리콘간에 계면 저항이 증가하여 소자 동작에 지연을 유발한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 텅스텐과 폴리 실리콘간의 계면 저항을 줄이어 소자 동작시 지연을 방지하도록 한 반도체 소자의 게이트 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 게이트 전극 형성방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 게이트 전극 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드 산화막
23 : 게이트 산화막 24 : 폴리 실리콘막
25 : 텅스텐 실리사이드막 26 : 질화 텅스텐막
27 : 텅스텐막 28 : 제 1 절연막
29 : 게이트 전극 30 : 제 2 절연막 측벽
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 게이트 전극 형성방법은 반도체 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 폴리 실리콘막 및 텅스텐 실리사이드막을 차례로 형성하는 단계와, 상기 텅스텐 실리사이드막상에 확산 베리어막 및 텅스텐막을 차례로 형성하는 단계와, 상기 반도체 기판에 열처리 공정을 실시하여 확산 베리어막을 결정화시키는 단계와, 상기 텅스텐막상에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막, 텅스텐막, 확산 베리어막, 텅스텐 실리사이드막, 폴리 실리콘막, 게이트 절연막을 선택적으로 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극에 선택 산화 공정을 실시하는 단계와, 상기 게이트 전극 및 제 1 절연막의 양측면에 제 2 절연막 측벽을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 게이트 전극 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 게이트 전극 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(21)의 필드 영역에 필드 산화막(22)을 형성하고, 상기 반도체 기판(21)을 열산화하여 반도체 기판(21)의 표면에 30 ~ 80Å 두께를 갖는 게이트 산화막(23)을 형성한다.
여기서 상기 필드 산화막(22)은 일반적인 LOCOS 공정 또는 STI(Shallow Trench Isolation) 공정에 의해 형성한다.
도 2b에 도시한 바와 같이, 상기 게이트 산화막(23)을 포함한 반도체 기판(21)의 전면에 LPCVD로 도우프트(doped) 폴리 실리콘막(24)을 약 1000Å 두께로 증착한다.
이어, 상기 폴리 실리콘막(24)상에 텅스텐 실리사이드(WSix)막(25)을 약 100Å 두께로 형성한다.
여기서 상기 텅스텐 실리사이드막(25)의 실리콘/텅스텐(Si/W)비는 2.0 ~ 3.0이다.
도 2c에 도시한 바와 같이, 상기 텅스텐 실리사이드막(25)상에 확산 베리어막으로 사용할 질화 텅스텐(WNx)막(26)을 약 100Å 두께로 형성하고, 상기 질화 텅스텐막(26)상에 약 900Å 두께로 텅스텐막(27)을 증착한다.
여기서 상기 질화 텅스텐막(26)의 질소(N) 함량은 5 ~ 55%이고, 비정질 질화 텅스텐막을 사용한다.
한편, 상기 질화 텅스텐막(26)상에 질소 함유량이 다른 질화 텅스텐막을 적층하여 형성함으로서 열안정성을 향상시킬 수도 있다.
도 2d에 도시한 바와 같이, 상기 반도체 기판(21)에 N2/H2분위기에서 600 ~ 800℃의 온도로 열처리하여 상기 질화 텅스텐막(26)을 베리어 특성이 우수한 W2N으로 결정화시킨다.
여기서 상기 열처리 시간은 1 ~ 60분이다.
이어, 상기 텅스텐막(27)상에 게이트 캡 절연막으로 약 2000Å 두께로 제 1 절연막(28)을 증착한다.
도 2e에 도시한 바와 같이, 상기 제 1 절연막(28)상에 포토레지스트(도시되지 않음)를 도포한 후, 노광 및 현상공정으로 포토레지스트를 패터닝하여 게이트 영역을 정의한다.
이어, 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 제 1 절연막(28), 텅스텐막(27), 질화 텅스텐막(26), 텅스텐 실리사이드막(25), 폴리 실리콘막(24) 및 게이트 산화막(23)을 선택적으로 제거하여 텅스텐막(27)/질화 텅스텐막(26)/텅스텐 실리사이드막(25)/폴리 실리콘막(24) 구조를 갖는 게이트 전극(29)을 형성한다.
도 2f에 도시한 바와 같이, 상기 반도체 기판(21)에 H2O/H2분위기에서 800~ 1000℃의 온도로 선택 산화 공정을 실시하여 상기 게이트 전극(29)의 측면에 산화막(도시되지 않음)을 형성한다.
여기서 상기 선택 산화 공정은 1 ~ 60분간 실시하고, PH2O/PH2가 1E-6 ~ 1이며, 케리어 가스(carrier gas)로 Ar 및 N2를 사용한다.
이어, 상기 반도체 기판(21)의 전면에 제 2 절연막을 형성한 후, 에치백 공정을 실시하여 상기 게이트 전극(29) 및 절연막(28)의 양측면에 제 2 절연막 측벽(30)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 게이트 전극 형성방법은 다음과 같은 효과가 있다.
첫째, 폴리 실리콘상에 텅스텐 실리사이드를 증착하여 폴리 실리콘과 텅스텐 실리사이드간에 오믹 콘택(ohomic contact)을 형성시킴으로서 계면 저항을 줄일 수 있다.
둘째, 비정질 질화 텅스텐을 텅스텐 실리사이드와 텅스텐 사이에 형성하고 600 ~ 800℃에서 열처리하여 베리어 특성이 우수한 W2N으로 결정화시킴으로서 후속 열처리 공정에서 텅스텐의 실리사이드화를 억제할 수 있다.
셋째, 텅스텐과 폴리 실리콘의 계면에 텅스텐 실리사이드와 질화 텅스텐을 형성함으로서 게이트 전극을 형성한 후 열산화 공정시 확산 베리어막이 산화되어 텅스텐과 폴리 실리콘의 계면 저항이 증가하는 문제를 방지할 수 있다.
Claims (7)
- 반도체 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상에 폴리 실리콘막 및 텅스텐 실리사이드막을 차례로 형성하는 단계;상기 텅스텐 실리사이드막상에 확산 베리어막 및 텅스텐막을 차례로 형성하는 단계;상기 반도체 기판에 열처리 공정을 실시하여 확산 베리어막을 결정화시키는 단계;상기 텅스텐막상에 제 1 절연막을 형성하는 단계;상기 제 1 절연막, 텅스텐막, 확산 베리어막, 텅스텐 실리사이드막, 폴리 실리콘막, 게이트 절연막을 선택적으로 패터닝하여 게이트 전극을 형성하는 단계;상기 게이트 전극에 선택 산화 공정을 실시하는 단계;상기 게이트 전극 및 제 1 절연막의 양측면에 제 2 절연막 측벽을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 확산 베리어막은 비정질 질화 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 확산 베리어막을 600 ~ 800℃에서 1 ~ 60분간 열처리하여 결정화시키는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 선택 산화 공정은 H2O/H2분위기에서 800 ~ 1000℃ 온도로 1 ~ 60분간 실시하고 케리어 가스로 Ar 및 N2를 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 2 항에 있어서, 상기 비정질 질화 텅스텐의 N 함량은 5 ~ 55%인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 텅스텐 실리사이드막의 Si/W 비는 2.0 ~ 3.0인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 확산 베리어막은 N 함량이 다른 질화 텅스텐막을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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