KR100683488B1 - 폴리메탈 게이트전극 및 그의 제조 방법 - Google Patents

폴리메탈 게이트전극 및 그의 제조 방법 Download PDF

Info

Publication number
KR100683488B1
KR100683488B1 KR1020050058659A KR20050058659A KR100683488B1 KR 100683488 B1 KR100683488 B1 KR 100683488B1 KR 1020050058659 A KR1020050058659 A KR 1020050058659A KR 20050058659 A KR20050058659 A KR 20050058659A KR 100683488 B1 KR100683488 B1 KR 100683488B1
Authority
KR
South Korea
Prior art keywords
tungsten
diffusion barrier
film
silicide
electrode
Prior art date
Application number
KR1020050058659A
Other languages
English (en)
Other versions
KR20070002946A (ko
Inventor
임관용
성민규
조흥재
양홍선
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050058659A priority Critical patent/KR100683488B1/ko
Publication of KR20070002946A publication Critical patent/KR20070002946A/ko
Application granted granted Critical
Publication of KR100683488B1 publication Critical patent/KR100683488B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4941Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 텅스텐폴리메탈게이트전극에서 텅스텐과 폴리실리콘 사이의 계면에 계면절연막이 형성되는 것을 방지할 수 있는 반도체소자의 게이트전극 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 게이트전극 제조 방법은 실리콘 전극을 형성하는 단계; 상기 실리콘 전극 상에 실리사이드계 확산방지막을 형성하는 단계; 상기 실리사이드계 확산방지막 상에 텅스텐질화막을 형성하는 단계; 열처리를 진행하여 상기 텅스텐질화막을 텅스텐과 질소로 분해시켜 상기 실리사이드계 확산방지막 상에 차례대로 상기 분해된 질소가 함유된 삼원계 확산방지막, 계면절연막 및 상기 분해된 텅스텐에 의한 텅스텐막을 형성하는 단계; 상기 열처리시 형성된 상기 계면절연막과 텅스텐막을 제거하여 상기 삼원계 확산방지막을 노출시키는 단계; 상기 노출된 삼원계 확산방지막 상에 메탈전극을 형성하는 단계; 상기 메탈전극 상에 하드마스크를 형성하는 단계; 및 게이트패터닝을 진행하여 상기 실리콘전극, 실리사이드계 확산방지막, 삼원계 확산방지막, 메탈전극 및 하드마스크의 순서로 적층된 게이트라인을 형성하는 단계를 포함한다.
폴리메탈게이트전극, 텅스텐폴리메탈게이트전극, 확산방지막, 계면절연막

Description

폴리메탈 게이트전극 및 그의 제조 방법{POLY-METAL GATE ELECTRODE AND METHOD FOR MANUFACTURING THE SAME}
도 1a는 종래기술의 텅스텐/텅스텐질화막/폴리실리콘(W/WNx/polysilicon) 구조의 텅스텐폴리메탈게이트전극(Tungsten poly-metal gate electrode)을 도시한 도면,
도 1b는 후속 열처리후의 W/WNx/polysilicon 구조의 TEM 이미지,
도 2a 및 도 2b는 WN/WSix의 이중 확산배리어를 갖는 텅스텐폴리메탈게이트전극의 제조 방법을 간략히 도시한 도면,
도 3은 각종 확산방지막에 따른 텅스텐과 폴리실리콘간 콘택저항(Rc) 및 시트저항(Rs)을 비교한 도면,
도 4a는 W/WN/폴리실리콘 및 W/WN/WSix/폴리실리콘 구조에서 H2O2를 이용하여 W를 스트립한 후 계면막 성분을 XPS의 실리콘결합에너지(Si binding energy)를 분석한 결과,
도 4b는 W/WN/폴리실리콘 및 W/WN/WSix/폴리실리콘 구조에서 H2O2를 이용하여 W를 스트립한 후 계면막 성분을 XPS의 질소결합에너지(N binding energy)를 분 석한 결과,
도 4c는 후속 열처리후의 W/WN/WSix/polysilicon 구조의 TEM 이미지,
도 5는 본 발명의 실시예에 따른 폴리메탈게이트전극의 구조를 도시한 도면,
도 6a 내지 도 6f는 본 발명의 실시예에 따른 폴리메탈게이트전극의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 게이트절연막
33 : 실리콘전극 34 : 텅스텐실리사이드
35b : W-Si-N 36 : 메탈전극
37 : 하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 폴리메탈게이트전극 및 그의 제조 방법에 관한 것이다.
최근에 반도체소자 제조 공정시 게이트전극의 저항을 낮추기 위해 텅스텐실리사이드/폴리실리콘(WSix/polysilicon) 구조의 텅스텐 폴리사이드 게이트전극(Tungsten Polycide gate electrode) 및 좀더 낮은 저항을 갖는 텅스텐/텅스텐질화 막/폴리실리콘(W/WNx/polysilicon) 구조의 텅스텐폴리메탈게이트전극(Tungsten poly-metal gate electrode)을 사용하고 있다.
도 1a는 종래기술의 텅스텐/텅스텐질화막/폴리실리콘(W/WNx/polysilicon) 구조의 텅스텐폴리메탈게이트전극(Tungsten poly-metal gate electrode)을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11) 상에 게이트절연막(12)을 형성한 후, 게이트절연막(12) 상에 폴리실리콘(13), 텅스텐질화막(14), 텅스텐막(15) 및 하드마스크질화막(16)을 차례로 적층하고, 계속해서 게이트패터닝 공정을 진행하여 게이트라인을 형성한다.
도 1a와 같은 텅스텐폴리메탈게이트전극의 경우 텅스텐폴리사이드게이트전극에 비해 최소 1/5, 최대 1/10 정도의 낮은 저항을 갖는 장점이 있다.
그러나, 후속 어닐 또는 게이트재산화 공정시 확산배리어 역할을 하는 텅스텐질화막(14) 내의 질소가 분해되면서 2∼3nm 두께의 불균일한 Si-N(17)과 같은 계면 절연막이 텅스텐막(15)과 폴리실리콘(13) 사이의 계면에 형성되고, 또한 텅스텐질화막(14)이 W-Si-N 그레인(W-Si-N grain, 18)으로 바뀌는 문제가 있다.
도 1b는 후속 열처리후의 W/WNx/polysilicon 구조의 TEM 이미지로서, 텅스텐과 폴리실리콘 사이에 Si-N 및 W-Si-N이 형성되고 있음을 알 수 있다.
위와 같은 Si-N(17) 및 W-Si-N 그레인(18)은 RC 지연 등의 소자 동작 특성에 영향을 주는데, 특히 고주파의 고속동작시 오동작을 유발시킨다.
최근에는 후속 고온 열공정에 의해 분해되기 쉬운 텅스텐질화막 대신 WN/Ti 를 확산배리어로 적용하여 우수한 콘택저항(Rc) 특성을 얻을 수 있는 것으로 보고된 바 있다[A. Blosse et al, IEDM Tech.Dig.,pp.669 672(2004), Cypress Semiconductor]. W/WN/Ti/폴리실리콘 구조의 경우 Ti 하부에는 Ti와 폴리실리콘이 반응하여 TiSix(Ti-silicide)가 형성되지만, 동시에 상부에도 WN으로부터 분해된 질소가 Ti와 반응하여 TiN이 형성되면서 열적으로 안정한 W/TiN/TiSix/폴리실리콘 구조가 된다는 것이다. 즉, TiN/TiSix는 계면이 열적으로 안정하여 Si-N의 계면절연막 형성이 억제된다.
그러나, TiN 상부에 증착되는 W의 시트저항(Sheet resistance)은 WN 상부에 증착할 때보다 약 2배 증가하는 문제가 있다. 이는 비정질인 WN 상부에 증착되는 W의 그레인사이즈(Grain size)보다 다결정상을 갖는 TiN 상부에 증착되는 텅스텐의 그레인사이즈가 훨신 작기 때문이다.
WN/TiN/Ti(또는 WN/Ti)의 문제점을 해결하기 위해 WN/WSix의 이중 확산배리어가 도입되었다.
도 2a 및 도 2b는 WN/WSix의 이중 확산배리어를 갖는 텅스텐폴리메탈게이트전극의 제조 방법을 간략히 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(21) 상에 게이트절연막(22)을 형성한 후, 게이트절연막(22) 상에 폴리실리콘(23), 텅스텐실리사이드(WSi, 24), 텅스텐질화막(WN, 25), 텅스텐막(W, 26) 및 하드마스크질화막(27)을 차례로 적층하고, 계속해서 게이트패터닝 공정을 진행하여 게이트라인을 형성한다.
도 3은 각종 확산방지막에 따른 텅스텐과 폴리실리콘간 콘택저항(Rc) 및 시 트저항(Rs)을 비교한 도면으로서, WN/WSix의 이중 확산배리어를 갖는 텅스텐폴리메탈게이트전극은 텅스텐과 폴리실리콘의 콘택저항(Rc)은 약간 높지만 상대적으로 낮은 시트저항(Rs)과 콘택저항(Rc)을 동시에 얻을 수 있는 장점이 있다.
그리고, 후속 공정으로 게이트재산화공정과 같은 열공정을 진행하게 되면 도 2b에 도시된 바와 같이, 텅스텐(26)과 폴리실리콘(23)의 계면 사이에 Si-N(28), W-Si-N(29)이 형성된다. 여기서, W-Si-N(29)으로 변화되는 과정에서 텅스텐실리사이드는 응집현상이 발생되어 응집 텅스텐실리사이드(24a)가 될 수 있다.
예컨대, 후속 열처리시 텅스텐질화막(25)에서 분해되어 나오는 질소와 텅스텐실리사이드(24)가 반응하여 텅스텐실리사이드(24) 상부에 일정 두께의 W-Si-N(29)이 형성된다. 즉, 텅스텐질화막 대비 텅스텐질화막/텅스텐실리사이드를 사용시 텅스텐과 폴리실리콘의 콘택저항(Rc)이 낮은 원인은 텅스텐실리사이드(24) 표면에 형성되는 W-Si-N(29)이 절연체가 아닌 도전체 특성을 지니고 있기 때문이다.
도 4a는 W/WN/폴리실리콘 및 W/WN/WSix/폴리실리콘 구조에서 H2O2를 이용하여 W를 스트립한 후 계면막 성분을 XPS의 실리콘결합에너지(Si binding energy)를 분석한 결과이고, 도 4b는 W/WN/폴리실리콘 및 W/WN/WSix/폴리실리콘 구조에서 H2O2를 이용하여 W를 스트립한 후 계면막 성분을 XPS의 질소결합에너지(N binding energy)를 분석한 결과이다.
도 4a에 도시된 바와 같이 W/WN/폴리실리콘 구조 대비 W/WN/WSix/폴리실리콘 구조는 매우 작은 Si-N 피크가 관찰되고, 도 4b에 도시된 바와 같이 W/WN/폴리실리 콘 구조와 W/WN/WSix/폴리실리콘 구조의 N 1s 강도(intensity)는 큰 차이가 없음을 알 수 있다.
위와 같은 도 4a 및 도 4b에 따른 결과를 미루어 볼 때, W/WN/WSix/폴리실리콘 구조는 계면에 Si-N보다는 W-Si-N이 형성되고 있음을 알 수 있다.
그러나, 후속 열처리에 의한 W-Si-N(29)로의 변환과정 중에 W-Si-N(29) 상부에서 약 1nm 이하의 매우 얇은 불연속적인 Si-N(28)이 형성되는 문제가 있으며, 이러한 1nm 이하의 Si-N(28)은 W/WN/Ti/폴리실리콘의 게이트전극 대비하여 보다 높은 텅스텐-폴리실리콘의 콘택저항(Rc) 특성을 보이게 된다.
도 4c는 후속 열처리후의 W/WN/WSix/polysilicon 구조의 TEM 이미지로서, 텅스텐과 폴리실리콘 사이에 Si-N 및 W-Si-N이 형성되고 있음을 알 수 있다.
향후 수 GHz 이상의 고속동작 주파수에서는 두께 1nm 이하의 매우 작은 계면절연막이라 할지라도 트랜지스터동작 특성에 영향을 줄 수 있기 때문에, 반드시 계면절연막은 제거되어야 한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 텅스텐폴리메탈게이트전극에서 텅스텐과 폴리실리콘 사이의 계면에 계면절연막이 형성되는 것을 방지할 수 있는 반도체소자의 게이트전극 및 그의 제조 방법을 제공하는데 그 목적이 있다.
삭제
상기 목적을 달성하기 위한 본 발명의 반도체소자의 게이트전극 제조 방법은 실리콘 전극을 형성하는 단계; 상기 실리콘 전극 상에 실리사이드계 확산방지막을 형성하는 단계; 상기 실리사이드계 확산방지막 상에 텅스텐질화막을 형성하는 단계; 열처리를 진행하여 상기 텅스텐질화막을 텅스텐과 질소로 분해시켜 상기 실리사이드계 확산방지막 상에 차례대로 상기 분해된 질소가 함유된 삼원계 확산방지막, 계면절연막 및 상기 분해된 텅스텐에 의한 텅스텐막을 형성하는 단계; 상기 열처리시 형성된 상기 계면절연막과 텅스텐막을 제거하여 상기 삼원계 확산방지막을 노출시키는 단계; 상기 노출된 삼원계 확산방지막 상에 메탈전극을 형성하는 단계; 상기 메탈전극 상에 하드마스크를 형성하는 단계; 및 게이트패터닝을 진행하여 상기 실리콘전극, 실리사이드계 확산방지막, 삼원계 확산방지막, 메탈전극 및 하드마스크의 순서로 적층된 게이트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 폴리메탈게이트전극의 구조를 도시한 도면이다.
도 5에 도시된 바와 같이, 반도체기판(31) 상에 게이트절연막(32)이 형성되고, 게이트절연막(32) 상에 실리콘전극(33), 텅스텐실리사이드(34), W-Si-N(35b), 메탈전극(36) 및 하드마스크(37)의 순서로 적층되는 게이트라인이 형성된다. 따라서, 본 발명의 폴리메탈게이트전극은 실리콘전극(33), 텅스텐실리사이드(34), W-Si-N(35b) 및 메탈전극(36)의 순서로 적층된 구조를 갖는다.
도 5에서, 게이트라인을 구성하고 있는 실리콘전극(33)은 폴리실리콘, 폴리실리콘저마늄(Poly-Si1-xGex, x=0.01∼1.0) 또는 메탈실리사이드(Metal silicide) 중에서 선택된 어느 하나이며, 이때, 메탈실리사이드는 Ni, Cr, Co, Ti, W, Ta 또는 Hf 중에서 선택되는 어느 하나가 포함된 것이다.
그리고, 텅스텐실리사이드(34)는 실리사이드계 확산방지막으로서 비정질(Amorphous)이고, 그 두께는 20Å∼200Å이다. 한편, 실리사이드계 확산방지막은 텅스텐실리사이드(34)외에 TaSix, TiSix, MoSix, HfSix, ZrSix, CoSix, CrSix 또는 NiSix 중에서 선택된 어느 하나의 실리사이드를 이용할 수 있다. 여기서, 실리사이드계 확산방지막으로 사용된 실리사이드에서 x는 2.0∼3.0이다.
그리고, 메탈전극(36)은 텅스텐, Ta, Ti, Mo, Hf, Zr, Co, Cr, Ni, Pt 또는 Ru 중에서 선택되는 어느 하나의 메탈로 형성한다.
그리고, 하드마스크(37)는 실리콘질화막(Si3N4), 실리콘산화막(SiO2) 또는 알 루미나(Al2O3) 중에서 선택된 어느 하나 또는 이들의 이중 구조(Double), 삼중구조(Triple)를 사용할 수 있다.
그리고, W-Si-N(35b)은 후에 자세히 설명하겠지만, 텅스텐, 실리콘 및 질소로 이루어진 삼원계 확산방지막으로서, 실리사이드계 확산방지막으로 사용된 텅스텐실리사이드(34) 상에 텅스텐질화막(WN)을 증착한 후 열처리하여 형성한 것이다.
도 6a 내지 도 6f는 본 발명의 실시예에 따른 폴리메탈게이트전극의 제조 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 소자분리, 각종 웰 및 채널 형성을 위한 이온주입을 진행한다.
이어서, 반도체기판(31) 상에 게이트절연막(32)을 형성한 후, 게이트절연막(32) 상에 실리콘전극(33), 실리사이드계 확산방지막(34), 이원계의 질화막계 확산방지막(35)을 순차적으로 형성한다.
여기서, 실리콘전극(33)은 폴리실리콘, 폴리실리콘저마늄(Poly-Si1-xGex, x=0.01∼1.0) 또는 메탈실리사이드(Metal silicide) 중에서 선택된 어느 하나이며, 이때, 메탈실리사이드는 Ni, Cr, Co, Ti, W, Ta 또는 Hf 중에서 선택되는 어느 하나가 포함된 것이다.
그리고, 실리사이드계 확산방지막(34)은 비정질(Amorphous)이고, 그 두께는 20Å∼200Å이다. 한편, 실리사이드계 확산방지막(34)은 텅스텐실리사이드(WSix), TaSix, TiSix, MoSix, HfSix, ZrSix, CoSix, CrSix 또는 NiSix 중에서 선택된 어느 하 나의 실리사이드를 이용할 수 있다. 여기서, 실리사이드계 확산방지막(34)으로 사용된 실리사이드에서 x는 2.0∼3.0이다.
그리고, 이원계의 질화막계 확산방지막(35)은 텅스텐질화막(WN)으로 형성한다.
이하, 실리콘전극(33)은 '폴리실리콘(34)', 실리사이드계 확산방지막(34)은 '텅스텐실리사이드(34)', 이원계의 질화막계 확산방지막(35)은 '텅스텐질화막(35)'으로 형성한 것이라 가정하여 설명하기로 한다.
도 6b에 도시된 바와 같이, 열처리를 진행하여 텅스텐질화막(35)을 일정 두께의 텅스텐(35a)으로 바꾼다. 이때, 텅스텐(35a)은 열처리시에 텅스텐질화막(35)이 텅스텐과 질소로 분해되기 때문에 형성되는 것이며, 이러한 분해 과정중에 질소가 텅스텐실리사이드(34)와 반응하여 텅스텐시리사이드(34) 상부에 W-Si-N(35b), 불균일한 Si-N(35c)을 형성시킨다. 그리고, 열처리시 텅스텐실리사이드(34)는 응집 현상이 발생될 수 있다.
도 6c에 도시된 바와 같이, 최상부의 텅스텐(35a)을 습식식각을 통해 제거한다. 이때, 텅스텐(35a)만을 선택적으로 습식식각하기 위해 H2O2를 사용한다.
도 6d에 도시된 바와 같이, BOE(Buffered Oxide Etchant) 또는 희석된 불산(Diluted HF)을 이용하여 W-Si-N(35b) 상부에 존재하는 Si-N(35c)을 제거한다.
위와 같이 Si-N(35c)을 제거한 후에 잔류하는 W-Si-N(35b)은 텅스텐, 실리콘 및 질소로 이루어진 삼원계의 질화막계 확산방지막이다.
한편, Si-N(35c)은 습식식각외에도 건식식각으로도 제거가 가능하다. 예컨대, CF4 또는 CHF3 가스를 이용하여 제거한다.
도 6e에 도시된 바와 같이, Si-N(35c)이 완전히 제거된 상태에서 전면에 메탈전극(36)을 형성한 후, 메탈전극(36) 상부에 하드마스크(37)를 형성한다.
여기서, 메탈전극(36)은 텅스텐, Ta, Ti, Mo, Hf, Zr, Co, Cr, Ni, Pt 또는 Ru 중에서 선택되는 어느 하나의 메탈로 형성한다.
그리고, 하드마스크(37)는 실리콘질화막(Si3N4), 실리콘산화막(SiO2) 또는 알루미나(Al2O3) 중에서 선택된 어느 하나 또는 이들의 이중 구조(Double), 삼중구조(Triple)를 사용할 수 있다.
이하, 메탈전극(36)은 텅스텐(36)으로 형성한 것이라 가정한다.
도 6f에 도시된 바와 같이, 게이트패터닝 공정을 진행하여 게이트라인을 형성한다.
위와 같은 게이트패터닝공정후의 결과를 살펴보면, 텅스텐(36)과 텅스텐실리사이드(34) 사이에 확산방지막 역할을 하는 W-Si-N(35b)이 존재할 뿐 계면절연막인 Si-N이 존재하지 않음을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 텅스텐과 폴리실리콘 사이의 계면에 Si-N 과 같은 계면절연막이 존재하지 않는 W/W-Si-N/WSix/폴리실리콘 구조의 게이트전극을 형성하므로써 수 GHz 이상에서 동작하는 CMOSFET 및 메모리소자의 제작이 가능한 효과가 있다

Claims (15)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 실리콘 전극을 형성하는 단계;
    상기 실리콘 전극 상에 실리사이드계 확산방지막을 형성하는 단계;
    상기 실리사이드계 확산방지막 상에 텅스텐질화막을 형성하는 단계;
    열처리를 진행하여 상기 텅스텐질화막을 텅스텐과 질소로 분해시켜 상기 실리사이드계 확산방지막 상에 차례대로 상기 분해된 질소가 함유된 삼원계 확산방지막, 계면절연막 및 상기 분해된 텅스텐에 의한 텅스텐막을 형성하는 단계;
    상기 열처리시 형성된 상기 계면절연막과 텅스텐막을 제거하여 상기 삼원계 확산방지막을 노출시키는 단계;
    상기 노출된 삼원계 확산방지막 상에 메탈전극을 형성하는 단계;
    상기 메탈전극 상에 하드마스크를 형성하는 단계; 및
    게이트패터닝을 진행하여 상기 실리콘전극, 실리사이드계 확산방지막, 삼원계 확산방지막, 메탈전극 및 하드마스크의 순서로 적층된 게이트라인을 형성하는 단계
    를 포함하는 반도체소자의 게이트전극 제조 방법.
  8. 제7항에 있어서,
    상기 열처리시 형성된 상기 계면절연막과 텅스텐막을 제거하여 상기 삼원계 확산방지막을 노출시키는 단계에서,
    상기 텅스텐막은 습식식각을 통해 제거하는 것을 특징으로 하는 반도체소자의 게이트전극 제조 방법.
  9. 제8항에 있어서,
    상기 습식식각은 H2O2를 사용하는 것을 특징으로 하는 반도체소자의 게이트전극 제조 방법.
  10. 제7항에 있어서,
    상기 열처리시 형성된 상기 계면절연막과 텅스텐막을 제거하여 상기 삼원계 확산방지막을 노출시키는 단계에서,
    상기 계면절연막은 BOE 또는 희석된 불산(HF)을 이용하여 제거하는 것을 특징으로 하는 반도체소자의 게이트전극 제조 방법.
  11. 제7항에 있어서,
    상기 열처리시 형성된 상기 계면절연막과 텅스텐막을 제거하여 상기 삼원계 확산방지막을 노출시키는 단계에서,
    상기 계면절연막은 건식식각으로 제거하는 것을 특징으로 하는 반도체소자의 게이트전극 제조 방법.
  12. 제7항에 있어서,
    상기 실리사이드계 확산방지막은,
    텅스텐실리사이드(WSix), TaSix, TiSix, MoSix, HfSix, ZrSix, CoSix, CrSix 또는 NiSix 중에서 선택된 어느 하나의 실리사이드로 형성하되, 상기 실리사이드에서 x는 2.0∼3.0인 것을 특징으로 하는 반도체소자의 게이트전극 제조 방법.
  13. 제7항에 있어서,
    상기 메탈전극은,
    텅스텐, Ta, Ti, Mo, Hf, Zr, Co, Cr, Ni, Pt 또는 Ru 중에서 선택되는 어느 하나의 메탈로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 제조 방법.
  14. 제7항에 있어서,
    상기 실리콘전극은,
    폴리실리콘, 폴리실리콘저마늄(Poly-Si1-xGex, x=0.01∼1.0) 또는 메탈실리사이드 중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 제조 방법.
  15. 제14항에 있어서,
    상기 메탈실리사이드는 Ni, Cr, Co, Ti, W, Ta 또는 Hf 중에서 선택되는 어느 하나가 포함된 실리사이드로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 제조 방법.
KR1020050058659A 2005-06-30 2005-06-30 폴리메탈 게이트전극 및 그의 제조 방법 KR100683488B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050058659A KR100683488B1 (ko) 2005-06-30 2005-06-30 폴리메탈 게이트전극 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050058659A KR100683488B1 (ko) 2005-06-30 2005-06-30 폴리메탈 게이트전극 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20070002946A KR20070002946A (ko) 2007-01-05
KR100683488B1 true KR100683488B1 (ko) 2007-02-15

Family

ID=37869865

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050058659A KR100683488B1 (ko) 2005-06-30 2005-06-30 폴리메탈 게이트전극 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR100683488B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101015125B1 (ko) * 2008-03-21 2011-02-16 주식회사 하이닉스반도체 계면반응배리어를 구비한 반도체장치 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160111650A (ko) 2015-03-17 2016-09-27 동우 화인켐 주식회사 비수계 금속 식각액 조성물
KR20160111649A (ko) 2015-03-17 2016-09-27 동우 화인켐 주식회사 금속 식각액 조성물
KR20170011593A (ko) 2015-07-23 2017-02-02 동우 화인켐 주식회사 비수계 식각액 조성물

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100760A (ja) 2000-07-21 2002-04-05 Mitsubishi Electric Corp 半導体装置およびその製造方法並びにcmosトランジスタ
KR20020038273A (ko) * 2000-11-17 2002-05-23 박종섭 반도체 소자의 게이트 전극 형성방법
JP2002237493A (ja) 1994-02-21 2002-08-23 Toshiba Corp 半導体装置の製造方法
KR20040001861A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 금속게이트전극 및 그 제조 방법
US20040238876A1 (en) 2003-05-29 2004-12-02 Sunpil Youn Semiconductor structure having low resistance and method of manufacturing same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002237493A (ja) 1994-02-21 2002-08-23 Toshiba Corp 半導体装置の製造方法
JP2002100760A (ja) 2000-07-21 2002-04-05 Mitsubishi Electric Corp 半導体装置およびその製造方法並びにcmosトランジスタ
KR20020038273A (ko) * 2000-11-17 2002-05-23 박종섭 반도체 소자의 게이트 전극 형성방법
KR20040001861A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 금속게이트전극 및 그 제조 방법
US20040238876A1 (en) 2003-05-29 2004-12-02 Sunpil Youn Semiconductor structure having low resistance and method of manufacturing same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101015125B1 (ko) * 2008-03-21 2011-02-16 주식회사 하이닉스반도체 계면반응배리어를 구비한 반도체장치 제조 방법

Also Published As

Publication number Publication date
KR20070002946A (ko) 2007-01-05

Similar Documents

Publication Publication Date Title
KR100351907B1 (ko) 반도체 소자의 게이트 전극 형성방법
US7687389B2 (en) Method for fabricating semiconductor device
US7638433B2 (en) Semiconductor device and method of fabricating the same
KR100471407B1 (ko) 폴리메탈 게이트 전극을 갖는 트랜지스터 제조 방법
KR100342306B1 (ko) 트랜지스터 및 이의 형성 방법
KR100871920B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
KR100681211B1 (ko) 이중 확산방지막을 갖는 게이트전극 및 그를 구비한반도체소자의 제조 방법
KR100683488B1 (ko) 폴리메탈 게이트전극 및 그의 제조 방법
KR100318311B1 (ko) 반도체장치의 실리사이드층 형성방법
KR100299386B1 (ko) 반도체 소자의 게이트 전극 형성방법
TW573333B (en) Semiconductor device and manufacturing method thereof
US6630399B2 (en) Titanium disilicide resistance in pinched active regions of semiconductor devices
KR100625816B1 (ko) 이중확산배리어를 갖는 반도체소자 및 그의 제조 방법
KR100625814B1 (ko) 반도체 장치 및 그 제조방법
KR100318259B1 (ko) 반도체소자의게이트전극형성방법
KR100630769B1 (ko) 반도체 소자 및 그 소자의 제조 방법
KR100881736B1 (ko) 반도체 소자의 제조방법
JP2007149840A (ja) 半導体装置及びその製造方法
US6562724B1 (en) Self-aligned stack formation
KR20050008050A (ko) 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법
KR100265348B1 (ko) 폴리사이드 게이트를 갖는 모스펫 제조방법
KR100340868B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100401537B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR100542249B1 (ko) 스트레스 버퍼층을 갖는 폴리메탈 게이트 전극 및 그 제조방법
KR100806135B1 (ko) 금속 게이트전극을 갖는 반도체소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee