KR100871920B1 - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

본 발명은, 하지의 게이트 절연막의 손상을 가하지 않고, 또한 2개의 도전성 영역의 게이트 전극간의 일함수차를 실용적 레벨로 하는 것이 가능한 CMISFET 타입의 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
주면에 소자 분리 영역과 제 1 도전형의 영역과 제 2 도전형의 영역이 형성된 기판의 전면에 절연막을 형성하여, 해당 절연막을 거친 각 도전형 영역 상에, 게이트 전극 형성 예정 영역을 포함하는 반도체 소자 구조를 각각 형성한다. 그 후, 각 반도체 소자 구조의 게이트 전극 형성 예정 영역에, 그 아래의 절연막까지 제거한 상태의 게이트 전극홈을 형성하여, 게이트 전극홈의 저면 및 측면에, 게이트 절연막과 금속 게이트 전극 재료막을 퇴적한다. 그 후, 제 1 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 전극 재료막을 합금화하여 합금을 형성한다. 이에 의해 각 도전형 영역에 게이트 전극이 형성된다.

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1 내지 도 11은 본 발명의 제 1 실시형태에 따른 방법을 설명하기 위한 공정단면도이고,
도 12는 금속 게이트 전극을 먼저 형성한 경우와 후에 형성한 경우에서 금속 게이트 전극의 CV 특성을 비교하여 도시한 도면이고,
도 13 내지 도 17은 본 발명의 제 2 실시형태에 따른 방법을 설명하기 위한 공정단면도이고,
도 18 내지 도 23은 본 발명의 제 3 실시형태에 따른 방법을 설명하기 위한 공정단면도이다,
(도면의 주요부분에 관한 부호의 설명)
101: 반도체 기판 102: 소자 분리 영역
103: p형 웰 104: n형 웰
105: 실리콘 산화막 106: 더미 게이트 전극
107: 게이트 측벽 108: n형 MISFET의 익스텐션
109: n형 MISFET의 소스/드레인 110: p형 MISFET의 익스텐션
111: p형 MISFET의 소스/드레인 112: 실리콘 산화막
113: 층간 절연막 114: 홈(게이트 전극 형성 예정 영역)
115: 게이트 절연막 116: 금속 게이트 전극 재료막
117: 반응 방지막 118,124,126: 에칭 마스크
119,119': 실리콘막 120: 실리사이드막
121: 금속막 122: 제 1 게이트 전극
123,123': 제 2 게이트 전극 125: 게르마늄막
127: 게르마나이드막
비특허 문헌 1: Samavedam et al., IEDM Tech. Dig.,(2002) p. 443
비특허 문헌 2: Terai et al., VLSI Symp. Tech.Dig.,(2005) p.68
특허문헌 1: 일본 특허 공개 2002-217313호 공보
본 발명은, 반도체 장치, 특히 금속 게이트 전극을 갖는 n 형 MISFET 영역 및 p 형 MISFET 영역을 갖춘 CMISFET 및 그 제조 방법에 관한 것이다.
최근, n 형 MISFET 용 및 p 형 MISFET 용으로서 일함수가 다른 금속 게이트 전극을 갖는 고성능인 CMISFET가 주목받고 있어, 예컨대 비특허문헌1에서는 p 형 MISFET 용 전극 재료의 TiN을 웨이퍼 전면에 성막후에 n 형 MISFET 영역부의 TiN을 제거하고, 이어서 TaSiN 또한 poly silicon 막을 퇴적함으로써 p 형 MISFET 영역에는 TiN 전극, n 형 MISFET 영역에는 TaSiN 전극을 이용한 CMISFET를 제조하는 것이 개시되어 있다. 또한, 비특허문헌2에는, n 형 MISFET 용의 금속 게이트 전극으로서 NiSi를 이용하고 p 형 MISFET 용의 금속 게이트 전극으로서 Ni3Si를 이용한 CMISFET가 개시되어 있다.
그러나, 비특허문헌1에 개시된 기술에서는, 제조 과정에서 n 형 MISFET 영역에 형성된 TiN을 제거해야 하며, 그 때, TiN의 아래에 있는 게이트 절연막이 대미지를 입을 우려가 있다. 또한, 비특허문헌2에서는, 게이트 절연막으로서 HfSiON 막을 이용하고 있어, n 형 MISFET 용의 금속 게이트 전극의 NiSi와 p 형 MISFET 용의 금속 게이트 전극의 Ni3Si의 플랫 밴드 전압차(일함수차에 상당)가 0.25 V 정도로 작아서 실용적이지 않다.
한편, 특허문헌1에는, 게이트 유전체 상에 코발트막을 형성한 뒤, 실리콘을 형성하고, 이어서 부분적으로 실리콘을 제거한 뒤, 열처리하는 것에 의해 일부를 실리사이드로 하여, 게이트 전극이 되는 코발트 실리사이드 부분 및 코발트 부분을 형성하고, 그 후의 소자 형성 공정에 의해, 코발트 실리사이드 게이트 전극을 갖는 n 형 MISFET 영역과, 코발트 게이트 전극을 갖는 p 형 MISFET 영역을 갖는 CMISFET를 제조하는 기술이 개시되어 있다. 이 기술에서는, 게이트 절연막 상에 직접 형 성되는 막을 제거할 필요가 없기 때문에 게이트 절연막의 손상이 발생하기 어렵고, 또한 n 형 MISFET와 p 형 MISFET에서 이론상 비교적 큰 일함수차를 얻을 수 있다.
그러나, 이들 본 발명자의 검토 결과에 의하면, 특허문헌1에 개시된 기술에서는, 게이트 전극이 되는 코발트 실리사이드 부분 및 코발트 부분을 형성한 뒤에 소스 전극 및 드레인 전극의 형성 등의 소자 형성 공정을 실행하기 위해서, 게이트 전극 부분에 비교적 고온이 가해져, 그 때의 열에 의해 게이트 전극간의 일함수차가 작아져버려, 실용적인 소자로는 되기 어려운 것이 판명되었다.
이와 같이, 하지의 게이트 절연막의 손상을 부여하지 않고, 또한 n 형 MISFET 영역의 게이트 전극과 p 형 MISFET 영역의 게이트 전극의 일함수차를 실용적 레벨로 하는 것이 가능한 기술이 요구되고 있지만, 이러한 기술은 아직 실현되고 있지 않는 것이 현 상태이다.
본 발명은 이러한 사정에 비추어 이루어진 것으로써, 하지의 게이트 절연막의 손상을 부여하지 않고, 또한 2개의 도전성 영역의 게이트 전극간의 일함수차를 실용적 레벨로 하는 것이 가능한 CMISFET 타입의 반도체 장치의 제조 방법, 및 실용적인 CMISFET 타입의 반도체 장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명의 제 1 관점에서는, 주면(主面)에 소자 분리 영역과 제 1 도전형의 영역과 제 2 도전형의 영역이 형성된 기판의 전면(全面)에 절연막을 형성하여, 해당 절연막을 거친 각 도전형 영역 상에, 게이트 전극 형성 예정 영역을 포함하는 반도체 소자 구조를 각각 형성하는 공정과, 각 반도체 소자 구조의 상기 게이트 전극 형성 예정 영역에, 그 아래의 절연막까지 제거한 상태인 게이트 전극홈을 형성하는 공정과, 상기 게이트 전극홈의 저면 및 측면에, 게이트 절연막과 금속 게이트 전극 재료막을 퇴적하는 공정과, 상기 제 1 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 전극 재료막을 합금화하여 합금을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
상기 제 1 관점에 있어서, 상기 제 1 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 전극 재료막을 합금화하여 합금을 형성하는 공정은, 상기 금속 게이트 전극 재료의 위에 반응 방지막을 퇴적하고, 이어서, 상기 제 1 도전형 영역의 반응 방지막을 에칭 제거하여, 그 후, 합금 형성 재료막을 퇴적하여 열처리를 실행함으로써 합금화하는 것이더라도 좋고, 또한, 상기 금속 게이트 전극 재료 상에, 합금 형성 재료막을 금속 게이트 전극 재료와 실질적으로 반응하지 않는 온도로 퇴적하고, 이어서, 상기 제 2 도전 영역의 합금 형성 재료막을 에칭 제거하여, 그 후, 열처리를 실행함으로써 합금화하는 것이라도 좋다. 이 경우에, 반응 방지막으로서는 실리콘 산화물을 이용할 수 있다. 또한, 상기 합금 형성 재료막으로서는 실리콘막을 이용할 수 있다.
본 발명의 제 2 관점에서는, 주면에 소자 분리 영역과 제 1 도전형의 영역과 제 2 도전형의 영역이 형성된 기판의 전면에 절연막을 형성하여, 해당 절연막을 거친 각 도전형 영역의 위에, 게이트 전극 예정 영역을 포함하는 반도체 소자 구조를 각각 형성하는 공정과, 각 반도체 소자 구조의 상기 게이트 전극 형성 예정 영역에, 그 아래의 절연막까지 제거한 상태의 게이트 전극홈을 형성하는 공정과, 상기 게이트 전극홈의 저면 및 측면에, 게이트 절연막과 금속 게이트 전극 재료막을 퇴적하는 공정과, 상기 제 1 도전형 영역의 게이트 절극홈에 형성된 금속 게이트 전극 재료막을 합금화하여 제 1 합금을 형성하는 공정과, 상기 제 2 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 재료막을 합금화하여, 상기 제 1 합금과는 다른 제 2 합금을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
상기 제 2 관점에 있어서, 상기 제 1 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 전극 재료막을 합금화하여 제 1 합금을 형성하는 공정은, 상기 금속 게이트 전극 재료 상에 반응 방지막을 퇴적하고, 이어서, 상기 제 1 도전형 영역의 반응 방지막을 에칭 제거하여, 그 후, 제 1 합금 형성 재료막을 퇴적하여 열처리를 실행함으로써 제 1 합금을 형성하는 것이라도 좋고, 또한, 상기 금속 게이트 전극 재료 상에, 제 1 합금 형성 재료막을 금속 게이트 전극 재료와 실질적으로 반응하지 않는 온도로 퇴적하고, 이어서, 상기 제 2 도전 영역의 제 1 합금 형성 재료막을 에칭 제거하여, 그 후, 열처리를 실행함으로써 제 1 합금을 형성하는 것이라도 좋다.
상기 제 2 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 전극막을, 상기 제 1 합금과는 다른 제 2 합금에 합금화하는 공정은, 상기 제 1 합금을 형성한 뒤에, 전면에 반응 방지막을 퇴적하고, 이어서, 상기 제 2 도전형 영역의 반응 방 지막을 에칭 제거하여, 그 후, 제 2 합금 형성 재료막을 퇴적하여, 열처리를 실행함으로써 제 2 합금을 형성하는 것이라도 좋고, 또한, 상기 제 1 합금을 형성한 뒤에, 제 2 합금 형성 재료막을 금속 게이트 전극 재료와 실질적으로 반응하지 않는 온도로 퇴적하고, 이어서, 상기 제 1도전 영역의 제 2 합금 형성 재료막을 에칭 제거하여, 그 후, 열처리를 실행함으로써 제 2 합금을 형성하는 것이라도 좋다.
또한, 상기 제 2 관점에 있어서, 상기 제 2 합금이 게르마나이드(germanide) 또는 카바이드인 것이 바람직하고, 또한, 상기 제 1 합금은 실리사이드인 것이 바람직하다.
상기 제 1 및 제 2 관점에 있어서, 상기 제 1 도전형 영역은, n 형 MISFET 영역인 것이 바람직하다. 또한, 상기 게이트 절연막으로서는, Hf(하프늄), Zr(지르코늄), Y(이트륨), Ln(란타노이드) 중에서 선택된 어느 하나를 포함하는 산화물을 퇴적한 것이 바람직하다. 또한, 상기 금속 게이트 전극 재료로서는, 주기율표에서 VIII 족의 전이 금속, 또는 실리콘 금지대의 중앙보다 하전자대측에 가까운 곳에 페르미 레벨을 갖는 금속 재료를 적합하게 이용할 수 있다. 또한, 상기 게이트 전극 형성 예정 영역은, 각 도전형 영역 상에 반도체 소자 구조를 각각 형성할 때에 더미 게이트 전극으로서 형성되어, 소스 영역 및 드레인 영역을 형성한 뒤, 상기 더미 게이트 전극 및 그 아래의 절연막을 제거함으로써 상기 게이트 전극홈이 되도록 할 수 있다.
본 발명의 제 3 관점에서는, 반도체 기판의 주면에 형성된 n 형 MISFET 영역 및 p 형 MISFET 영역을 포함하는 CMISFET의 반도체 장치로서, 상기 p 형 MISFET 영 역의 게이트 전극이 게르마나이드 또는 카바이드 부분을 포함하여, 상기 n 형 MISFET 영역의 게이트 전극이 실리사이드 부분을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.
상기 제 3 관점에서, 상기 p 형 MISFET 영역의 게이트 전극 및 상기 n 형 MISFET 영역의 게이트 전극은, 주기율표로 VIII 족의 전이 금속을 포함하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시형태에 대하여 설명한다.
<제 1 실시형태>
우선, 본 발명의 제 1 실시형태에 대하여 설명한다.
도 1∼도 11은, 본 발명의 제 1실시형태에 따른 방법을 설명하기 위한 공정단면도이다.
우선, 도 1에 도시하는 바와 같이 실리콘을 주체로 하는 반도체 기판(101) 중에 소자 분리 영역(102) 및 n 형 MISFET 영역이 되는 p 형 웰(103) 및 p 형 MISFET 영역이 되는 n 형 웰(104), 실리콘 산화막(105)을 형성한다.
이어서, 도 2에 도시하는 바와 같이 통상 알려져 있는 다결정 실리콘 게이트 트랜지스터를 형성하는 기술을 이용하여, 다결정 실리콘 등으로 이루어지는 더미 게이트 전극(106), 실리콘 질화막 등의 절연막으로 이루어지는 게이트측벽(107), n 형 MISFET의 익스텐션(108), n 형 MISFET의 소스/드레인(109), p 형 MISFET의 익스텐션(110), p 형 MISFET의 소스/드레인(111) 및 콘택트 에칭의 스토퍼가 되는 실리콘 질화막(112), 층간절연막(113)을 형성한다. 이와 같이 게이트 전극의 형성에 앞서, 게이트 전극 이외의 소자 요소를 형성해 둔다.
이어서, 도 3에 도시하는 바와 같이 CMP 법을 이용하여, 층간절연막(113)을 연마하여, 더미 게이트 전극(106) 상면에 퇴적된 실리콘 질화막(112)의 상면을 노출시킨다.
이어서, 도 4에 도시하는 바와 같이 노출한 실리콘 질화막(112) 및 더미 게이트 전극(106)을 RIE 법 등으로 선택적으로 제거하여, 게이트 전극 형성 예정 영역이 되는 홈(114)을 형성한다. 다음에, 도 5에 도시하는 바와 같이 더미 게이트 전극(106)의 아래에 있었던 실리콘 산화막(105)의 노출한 부분을 불화수소액 등으로 에칭 제거한다.
그 후, 도 6에 도시하는 바와 같이 게이트 절연막(115)을 퇴적하고, 또한 그 위에, 금속 게이트 전극 재료막(116)을 퇴적한다. 게이트 절연막(115)으로서는, Hf(하프늄), Zr(지르코늄), Y(이트륨), 및 Ln(란타노이드)로부터 선택되는 1종 또는 2종 이상의 원소가 포함되는 이온성 결정의 고유전체 절연막을 퇴적한 것이 바람직하다. 또한, SiO2막이나 SiON 막이라도 좋다. 금속 게이트 전극 재료막(116)을 구성하는 금속 재료로서는, Pt, Co, Ni, Ir, Ru 등의 주기율표 VIII 족에 속하는 금속이 바람직하다. 또한, 실리콘 금지대의 중앙보다 하전자대측에 가까운 곳에 페르미 레벨을 갖는 도전성의 금속산화물을 이용할 수도 있다.
이어서, 도 7에 도시하는 바와 같이 금속 게이트 전극 재료막(116) 위에 예컨대 실리콘 산화막으로 이루어지는 반응 방지막(117)을 퇴적한다. 반응 방지막(117)으로서는, 그 외에 실리콘 질화막을 이용할 수도 있다.
이어서, 도 8에 도시하는 바와 같이 p 형 MISFET 영역에 포토 레지스트 등의 에칭 마스크(118)를 형성하고, RIE 법에 의해 n 형 MISFET 영역에 퇴적된 반응 방지막(117)을 에칭 제거한다.
계속해서, 도 9에 도시하는 바와 같이 p 형 MISFET 영역의 에칭 마스크(118)를 제거한 뒤, 전면에 합금 형성 재료막으로서 실리콘막(119)을 퇴적한다. 그 후, 열처리를 실행하여, 도 10에 도시하는 바와 같이 n 형 MISFET 영역의 금속 게이트 전극 재료막(116)만 실리콘막(119)과 반응시켜 합금화(실리사이드화)하고, 실리사이드막(120)으로 하여, 그 후, 실리콘막(119) 및 반응 방지막(117)을 RIE 등으로 제거하고, 이어서 W 등의 저항율이 낮은 금속막(121)을 퇴적시킨다.
마지막으로, 도 11에 도시하는 바와 같이 CMP에 의해 홈(114)의 외부에 퇴적한 게이트 절연막(115), 금속 게이트 전극 재료막(116), 실리사이드막(120), 금속막(121)을 제거하여, n 형 MISFET 영역의 홈(114)의 부분을 실리사이드막(120)을 포함하는 제 1 게이트 전극(122)으로 하고, p 형 MISFET 영역의 홈(114)의 부분을 금속 게이트 전극 재료막(116)을 포함하는 제 2 게이트 전극(123)으로 한다.
그 후, 통상의 방법에 따라서, 층간절연막의 형성, 콘택트 구멍의 형성, 및 배선의 형성을 실행하여 CMISFET를 완성시킨다.
본 실시형태에 의하면, 게이트 절연막(115) 상에 직접 형성되어 있는 막을 제거하는 공정이 존재하지 않기 때문에, 게이트 절연막(115)에 대미지를 가하는 일없이, n 형 MISFET의 게이트 전극으로서 실리사이드를 이용하여, p 형 MISFET의 게이트 전극으로서 금속을 이용한 CMISFET를 얻을 수 있다. 또한, 실리사이드와 그것을 구성하는 금속의 재료로서의 일함수의 차는 비교적 크고, 또한, 게이트 전극의 형성을 소스/드레인 등의 다른 소자 요소를 형성한 후에 실행하는 것에 의해 열의 영향을 받기 어려워서, 후술하는 바와 같이 높은 일함수차를 유지할 수 있으므로, 실용적인 일함수차를 갖는 CMISFET를 실현할 수 있다. 특히, 게이트 절연막으로서 Hf 또는 Zr을 포함하는 고유전율 산화막을 이용한 경우, 실리사이드와 같은 Si를 포함하는 금속재료를 n 형 MISFET의 금속 게이트 전극 재료로서 이용하면, 페르미 레벨 피닝 현상(게이트 전극/게이트 절연막 계면의 Metal-Si 결합에 기인하는 역치 시프트)이 일어나, 보다 낮은 역치를 달성할 수 있다. 또한, p 형 MISFET 영역의 게이트 금속 재료는, 반응 방지막인 실리콘 산화막에 의해 마스크되어 있기 때문에, 실리콘 퇴적중인 p 형 MISFET 영역에서의 실리사이드화를 확실히 저지할 수 있다.
상술한 바와 같이 게이트 전극의 형성을 소스/드레인 등의 다른 소자 요소를 형성한 후에 실행하는 수법자체는 종래부터 알려져 있었지만, 이러한 수법에 의해 CMISFET에서의 n 형 MISFET와 p 형 MISFET와의 일함수차의 저하가 억제되는 것은 인식되어 있지 않았다. 이러한 상황에서, 이들 본 발명자는, 종래부터 실행되고 있는 게이트 전극을 먼저 형성한 경우와 게이트 전극을 후에 형성한 경우에서, 일 함수가 높은 쪽의 p 형 MISFET의 금속 게이트 전극의 CV 특성을 조사하여, 일함수를 파악하였다. 그 결과를 도 12에 나타낸다. 여기서는 금속으로서 Ru를 이용하고 있다. 이 도면에서 분명하듯이, 본 실시형태와 같이 게이트 전극을 후에 형성한 경우에는, 먼저 형성하는 것보다도 큰 일함수를 얻을 수 있는 것을 알게 되었다. 이것은, 금속 게이트 전극을 후에 형성하는 것에 의해, 게이트 이외의 소자 요소를 형성할 때에 발생하는 열이 게이트 전극에 전해지는 것이 회피되는 것에 의한 것이다.
본 실시형태에 있어서, n 형 MISFET의 게이트 전극을 구성하는 재료 및 p 형 MISFET의 게이트 전극을 구성하는 재료가 조합으로서는, PtSi와 Pt의 조합, NiSi와 Ni의 조합 등이 예시된다. 그리고, 전자의 조합의 경우에는, n 형 MISFET의 PtSi의 일함수는 4.6eV, p 형 MISFET의 Pt의 일함수는 5.2eV 정도이며, 일함수차는 0.6eV가 된다. 또한, 후자의 조합의 경우에는, n 형 MISFET의 NiSi의 일함수는 4.4eV, p 형 MISFET의 Ni의 일함수는 5.2eV 정도이며, 일함수차는 0.8eV가 된다. 이러한 수치는, 거의 실용화 레벨에 달하고 있는 것이다.
또한, n 형 MISFET의 게이트 전극으로서 실리사이드를 이용했지만, 실리사이드 이외의 다른 합금이더라도 좋다.
<제 2 실시형태>
다음에, 본 발명의 제 2 실시형태에 대하여 설명한다.
도 13∼도 17은, 본 발명의 제 2 실시형태에 따른 방법을 설명하기 위한 공정단면도이다. 이 실시형태에서는, 우선, 제 1 실시형태의 도 1∼6에 나타내는 공 정을 완전히 동일하게 하여 실행한다. 이 경우에, 게이트 절연막(115) 및 금속 게이트 전극 재료막(116)으로서는, 제 1 실시형태와 완전히 동일한 것을 이용할 수 있다. 그 후, 도 13에 도시하는 바와 같이 금속 게이트 전극 재료막(116) 위에 실리콘막(119')을 퇴적한다. 이 경우에는 p 형 MISFET 영역에서 실리사이드가 형성되지 않도록 저온 퇴적 가능한 성막 방법, 예컨대 스퍼터법 등으로 실리콘막(119')을 퇴적한다.
이어서, 도 14에 도시하는 바와 같이 n 형 MISFET 영역에 포토 레지스트 등의 에칭 마스크(124)를 형성하여, RIE 법에 의해 p 형 MISFET 영역에 퇴적된 실리콘막(119')을 에칭 제거한다. 계속해서, 도 15에 도시하는 바와 같이 에칭 마스크(124)를 제거한다.
그 후, 열처리를 실행하여, 도 16에 도시하는 바와 같이 n 형 MISFET 영역의 금속 게이트 전극 재료막(116)만 실리콘막(119‘)과 반응시켜 합금화(실리사이드화)하여, 실리사이드막(120)으로 한 뒤, W 등의 저항율이 낮은 금속막(121)을 퇴적시킨다. 이에 의해 제 1 실시형태의 도 10과 완전히 동일한 상태가 되어, 그 후, 제 1 실시형태의 도 11의 공정과 동일하게, CMP에 의해 홈(114)의 외부에 퇴적한 게이트 절연막(115), 금속 게이트 전극 재료막(116), 실리사이드막(120), 금속막(121)을 제거하여, n 형 MISFET 영역의 홈(114)의 부분을 실리사이드막(120)을 포함하는 제 1 게이트 전극(122)으로 하고, p 형 MISFET 영역의 홈(114)의 부분을 금속 게이트 전극 재료막(116)을 포함하는 제 2 게이트 전극(123)으로 한다(도 17)
그 후, 제 1 실시형태와 동일하게 통상의 방법에 따라서, 층간 절연막의 형 성, 콘택트 구멍의 형성, 및 배선의 형성을 실행하여 CMISFET를 완성시킨다.
본 실시형태에 있어서도, 제 1 실시형태와 동일하게 게이트 절연막(115) 상에 직접 형성되어 있는 막을 제거하는 공정이 존재하지 않기 때문에, 게이트 절연막(115)에 대미지를 가하는 일없이, 또한, 재료적인 면 및 게이트 전극을 후에 형성한다고 하는 제조 공정의 면으로부터 실용적인 일함수차를 갖는 CMISFET를 실현할 수 있다. 그리고, 본 실시형태에서도 Si를 포함하는 금속재료를 n 형 MISFET의 금속 게이트 전극 재료로서 이용하고 있기 때문에, 게이트 절연막에 Hf 또는 Zr를 포함하는 산화물을 이용한 경우, 페르미 레벨 피닝 현상(게이트 전극/게이트 절연막 계면의 Metal-Si 결합에 기인하는 역치 시프트)이 일어나, 보다 낮은 역치를 달성할 수 있다. 또한, 본 실시형태의 경우, 금속 게이트 전극 재료막(116)과 실리콘막(119')과의 사이에 반응 방지막을 개재시키지 않기 때문에, 제 1 실시형태보다도 공정을 간략화할 수 있다. 단지, 실리사이드를 형성하지 않는 p 형 MISFET에서 노출하고 있는 금속 게이트 전극 재료막(116) 상에도 실리콘막(119')을 형성하기 때문에, 실리사이드화하지 않는 저온에서 실리콘막(119')을 퇴적해야 한다.
<제 3 실시형태>
다음에, 본 발명의 제 3 실시형태에 대하여 설명한다.
도 18∼도 23은, 본 발명의 제 3 실시형태에 따른 방법을 설명하기 위한 공정단면도이다. 이 실시형태에서는, 우선, 제 1 실시형태의 도 1∼6에 나타내는 공정을 완전히 동일하게 하여 실행한다. 이 경우에, 게이트 절연막(115) 및 금속 게이트 전극 재료막(116)으로서는, 제 1 실시형태와 완전 동일한 것을 이용할 수 있 다. 그 후, 제 2 실시형태의 도 13∼15에 나타내는 공정을 완전 동일하게 하여 실행한다.
그 후, 열처리를 실행하여, 도 18에 도시하는 바와 같이 n 형 MISFET 영역의 금속 게이트 전극 재료막(116)만 실리콘막(119')과 반응시켜 합금화(실리사이드화)하여, 실리사이드막(120)을 형성한다.
이어서, 도 19에 도시하는 바와 같이 전면에 게르마늄막(125)을 형성하고, 계속해서, 도 20에 도시하는 바와 같이 p 형 MISFET 영역에 포토 레지스트 등의 에칭 마스크(126)를 형성하여, n 형 MISFET 영역에 퇴적된 게르마늄막(125)을 제거한다.
이어서, 도 21에 도시하는 바와 같이 에칭 마스크(126)를 제거한 뒤, 열처리를 실행하고, p 형 MISFET 영역에 잔존하고 있는 금속 게이트 전극 재료막(116)과 게르마늄막(125)을 반응시켜 합금화(게르마나이드화)하여, 게르마나이드막(127)으로 한다.
이어서, 도 22에 도시하는 바와 같이 제 1 및 제 2 실시형태와 동일하게 W 등의 저항율이 낮은 금속막(121)을 퇴적시켜, 그 후, 도 23에 도시하는 바와 같이 CMP에 의해 홈(114)의 외부에 퇴적한 게이트 절연막(115), 실리사이드막(120), ㄱ게르마나이드막(127), 금속막(121)을 제거하여, n 형 MISFET 영역의 홈(114)의 부분을 실리사이드막(120)을 포함하는 제 1 게이트 전극(122)으로 하고, p 형 MISFET 영역의 홈(114)의 부분을 게르마나이드막(127)을 포함하는 제 2 게이트 전극(123')으로 한다.
그 후, 제 1 실시형태와 동일하게 통상의 방법에 따라서, 층간 절연막의 형성, 콘택트 구멍의 형성, 및 배선의 형성을 실행하여 CMISFET를 완성시킨다.
본 실시형태에 있어서도, 제 1 실시형태와 동일하게 게이트 절연막(115) 상에 직접 형성되어 있는 막을 제거하는 공정이 존재하지 않기 때문에, 게이트 절연막(115)에 대미지를 가하는 일없이, 또한, 재료적인 면 및 게이트 전극을 후에 형성한다고 하는 제조 공정의 면으로부터 실용적인 일함수차를 갖는 CMISFET를 실현할 수 있다. 그리고, 본 실시형태에서도 Si를 포함하는 금속재료를 n 형 MISFET의 금속 게이트 전극 재료로서 이용하고 있기 때문에, 게이트 절연막에 Hf 또는 Zr를 포함하는 산화물을 이용한 경우, 페르미 레벨 피닝 현상(게이트 전극/게이트 절연막 계면의 Metal-Si 결합에 기인하는 임계값 시프트)이 일어나, 보다 낮은 역치를 달성할 수 있다. 또한, 본 실시형태에서는, p 형 MISFET의 게이트 전극으로서 게르마나이드를 이용하는 것에 의해서도 실용적인 CMISFET를 실현할 수 있다. 이러한 실리사이드 게이트 전극과 게르마나이드 게이트 전극과의 조합은 종래에는 없던 것이다.
본 실시형태에 있어서, n 형 MISFET의 게이트 전극을 구성하는 재료 및 p 형 MISFET의 게이트 전극을 구성하는 재료의 조합으로서는, NiSi와 NiGe의 조합, PtSi와 PtGe의 조합 등이 예시된다. 그리고, 전자의 조합을 예로 들면, n 형 MISFET의 NiSi의 일함수는 4.4eV, p 형 MISFET의 NiGe의 일함수는 5.0eV 정도로, 일함수차는 0.6eV가 되어, 이러한 수치는, 거의 실용화 레벨에 달해 있는 것이다. 후자의 조합도 거의 동레벨이다.
본 실시형태에서는, 합금화 반응을 생기게 하지 않는 부분의 금속 게이트 전극 재료막(116)과 실리콘막(119')과의 사이 및 실리사이드막(120)과 게르마늄막(125)과의 사이에 반응 방지막을 개재시키지 않기 때문에, 실리콘막(119') 및 게르마늄막(125)의 성막시에, 실리사이드화 및 게르마나이드화 하지 않는 저온으로 이들 막을 퇴적해야 한다. 이들 반응이 염려되는 경우에는, 제 1 실시형태와 동일하게 이들 사이에 실리콘 산화막 등의 반응 방지막을 형성하는 것이 바람직하다.
또한, 본 실시형태에서는 n 형 MISFET의 게이트 전극과 p 형 MISFET의 게이트 전극의 조합으로서 실리사이드와 게르마나이드의 조합을 나타냈지만, 본 발명자들의 검토 결과에 의하면, 게르마나이드 외, 카바이드도 금속보다도 일함수를 크게할 수 있고, 실리사이드와 카바이드의 조합도 큰 일함수차를 확보할 수 있어, 실용적인 CMISFET를 실현할 수 있다. p 형 MISFET의 게이트 전극으로서 카바이드를 형성하는 경우에는, 도 19에 있어서의 게르마늄막(125) 대신에 카본막을 형성하여, 그 후 열처리에 의해 카바이드로 하는 수법을 채용할 수 있다. 이러한 조합의 실제 예로서는, n 형 MISFET의 게이트 전극을 구성하는 재료로서 RuSi, p 형 MISFET의 게이트 전극의 재료로서 RuC의 조합을 들 수 있다.
또한, 본 발명은 상기 제 1∼제 3 실시형태에 한정되는 일없이 여러가지 변형이 가능하다. 예컨대, 상기 실시형태에서는, 실리사이드와 금속과의 조합, 실리사이드와 게르마나이드와의 조합, 실리사이드와 카바이드와의 조합을 나타냈지만, 이것에 한하지 않고 일함수차가 큰 다른 합금과 금속과의 조합, 합금과 합금과의 조합을 채용하는 것도 가능하다.
또한, 게이트 전극을 후에 형성하는 수법으로서, 더미 게이트 전극을 이용하여 다른 소자 요소를 형성한 뒤, 더미 게이트를 제거하여, 그 후에 게이트 전극을 형성한다, 이른바 다마신 게이트법을 이용한 셀프 얼라인 프로세스의 경우에 대하여 설명했지만, 본 발명은 이것에 한하는 것이 아니라, 셀프 얼라인 프로세스이외의 수법으로 게이트 전극을 후에 형성할 경우에도 동일하게 이용할 수 있다.
본 발명은, 고성능의 CMISFET로서 적합하게 이용할 수 있다.
본 발명에 의하면, 주면에 소자 분리 영역과 제 1 도전형의 영역과 제 2 도전형의 영역이 형성된 기판의 전면에 절연막을 형성하고, 해당 절연막을 거친 각 도전형 영역 상에, 게이트 전극 형성 예정 영역을 포함하는 반도체 소자 구조를 각각 형성한 뒤, 각 반도체 소자 구조의 상기 게이트 전극 형성 예정 영역에, 그 아래의 절연막까지 제거한 상태의 게이트 전극홈을 형성하고, 게이트 전극홈의 저면 및 측면에, 게이트 절연막과 금속 게이트 전극 재료막을 퇴적하여, 제 1 도전형 영역의 게이트 절극홈에 형성된 금속 게이트 전극 재료막을 합금화하여 합금을 형성하는 것에 의해, 양도전형 영역에 게이트 전극을 형성하기 때문에, 게이트 절연막에 직접 접촉하고 있는 막을 제거하는 공정이 존재하지 않고, 게이트 절연막에 대미지가 들어가는 것을 유효하게 방지할 수 있다. 또한, 제 1 도전형 영역과 제 2 도전형 영역에, 먼저, 게이트 전극 형성 예정 영역 및 게이트 전극이외의 소스/드레인이나 익스텐션 등의 소자 요소를 만들어 두어, 그 후에 게이트 전극을 형성하기 때문에, 게이트 전극에의 열적 대미지가 작고, 양 게이트 전극의 일함수차의 저하를 힘을 다해 억제할 수 있고, 또한 합금 게이트 전극과 금속 게이트 전극의 조합은 본질적으로 일함수차를 크게하는 것이 가능하기 때문에, 2개의 도전성 영역의 게이트 전극간의 일함수차를 실용적 레벨로 하는 것이 가능해진다.
또한, 본 발명에 의하면, 주면에 소자 분리 영역과 제 1 도전형의 영역과 제 2 도전형의 영역이 형성된 기판의 전면에 절연막을 형성하고, 해당 절연막을 거친 각 도전형 영역 상에, 게이트 전극 형성 예정 영역을 포함하는 반도체 소자 구조를 각각 형성한 뒤, 각 반도체 소자 구조의 상기 게이트 전극 형성 예정 영역에, 그 아래의 절연막까지 제거한 상태의 게이트 전극홈을 형성하고, 게이트 전극홈의 저면 및 측면에, 게이트 절연막과 금속 게이트 전극 재료막을 퇴적하여, 제 1 도전형 영역의 게이트 절극홈에 형성된 금속 게이트 전극 재료막을 합금화하여 제 1 합금을 형성하고, 또한, 제 2 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 재료막을 합금화하여, 상기 제 1 합금과는 다른 제 2 합금을 형성하기 때문에, 동일하게, 게이트 절연막에 직접 접촉하고 있는 막을 제거하는 공정이 존재하지 않고, 게이트 절연막에 대미지가 들어가는 것을 유효하게 방지할 수 있다. 또한, 이 경우에도 제 1 도전형 영역과 제 2 도전형 영역에, 먼저, 게이트 전극 형성 예정 영역 및 소스 전극 및 드레인 전극을 형성하여 게이트 전극이외의 부분을 만들어 두어, 그 후에 게이트 전극을 형성하기 때문에, 게이트 전극에의 열적 대미지가 작고, 양 게이트 전극의 일함수차의 저하를 힘을 다해 억제할 수 있고, 또한 합금 게이트 전극끼리의 조합은 본질적으로 일함수차를 크게하는 것이 가능하기 때문에, 2개의 도전성 영역의 게이트 전극간의 일함수차를 실용적 레벨로 하는 것이 가능해진다.
특히, 한쪽의 도전형 영역의 게이트 전극이 게르마나이드 또는 카바이드이며, 다른 쪽의 도전형 영역의 게이트 전극이 실리사이드의 조합은, 종래 검토되어 있지 않은 신규 게이트 전극 재료로, 게이트 전극의 일함수차가 큰 실용적인 CMISFET를 실현하는 것이 가능해진다.

Claims (18)

  1. 삭제
  2. 주면(主面)에 소자 분리 영역과 제 1 도전형 영역과 제 2 도전형 영역이 형성된 기판의 전면(全面)에 절연막을 형성하고, 해당 절연막을 거친 각 도전형 영역 상에, 게이트 전극 형성 예정 영역을 포함하는 반도체 소자 구조를 각각 형성하는 공정과,
    각 반도체 소자 구조의 상기 게이트 전극 형성 예정 영역에, 그 아래의 절연막까지 제거한 상태인 게이트 전극홈을 형성하는 공정과,
    상기 게이트 전극홈의 저면 및 측면에, 게이트 절연막과 금속 게이트 전극 재료막을 퇴적하는 공정과,
    상기 제 1 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 전극 재료막을 합금화하여 합금을 형성하는 공정을 포함하고,
    상기 제 1 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 전극 재료막을 합금화하여 합금을 형성하는 공정은,
    상기 금속 게이트 전극 재료막의 위에 반응 방지막을 퇴적하고,
    이어서, 상기 제 1 도전형 영역의 반응 방지막을 에칭 제거하고,
    그 후, 합금 형성 재료막을 퇴적하여, 열처리를 실행함으로써 합금화하는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 반응 방지막은 실리콘 산화물인 것을 특징으로 하는
    반도체 장치의 제조 방법.
  4. 주면(主面)에 소자 분리 영역과 제 1 도전형 영역과 제 2 도전형 영역이 형성된 기판의 전면(全面)에 절연막을 형성하고, 해당 절연막을 거친 각 도전형 영역 상에, 게이트 전극 형성 예정 영역을 포함하는 반도체 소자 구조를 각각 형성하는 공정과,
    각 반도체 소자 구조의 상기 게이트 전극 형성 예정 영역에, 그 아래의 절연막까지 제거한 상태인 게이트 전극홈을 형성하는 공정과,
    상기 게이트 전극홈의 저면 및 측면에, 게이트 절연막과 금속 게이트 전극 재료막을 퇴적하는 공정과,
    상기 제 1 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 전극 재료막을 합금화하여 합금을 형성하는 공정을 포함하고,
    상기 제 1 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 전극 재료막을 합금화하여 합금을 형성하는 공정은,
    상기 금속 게이트 전극 재료막의 위에, 합금 형성 재료막을 금속 게이트 전극 재료와 실질적으로 반응하지 않는 온도로 퇴적하고,
    이어서, 상기 제 2 도전 영역의 합금 형성 재료막을 에칭 제거하고,
    그 후, 열처리를 실행함으로써 합금화하는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  5. 주면에 소자 분리 영역과 제 1 도전형 영역과 제 2 도전형 영역이 형성된 기판의 전면에 절연막을 형성하여, 해당 절연막을 거친 각 도전형 영역 상에, 게이트 전극 예정 영역을 포함하는 반도체 소자 구조를 각각 형성하는 공정과,
    각 반도체 소자 구조의 상기 게이트 전극 형성 예정 영역에, 그 아래의 절연막까지 제거한 상태인 게이트 전극홈을 형성하는 공정과,
    상기 게이트 전극홈의 저면 및 측면에, 게이트 절연막과 금속 게이트 전극 재료막을 퇴적하는 공정과,
    상기 제 1 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 전극 재료막을 합금화하여 제 1 합금을 형성하는 공정과,
    상기 제 2 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 재료막을 합금화하여, 상기 제 1 합금과는 다른 제 2 합금을 형성하는 공정을 포함하는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 전극 재료막을 합금화하여 제 1 합금을 형성하는 공정은,
    상기 금속 게이트 전극 재료막의 위에 반응 방지막을 퇴적하고,
    이어서, 상기 제 1 도전형 영역의 반응 방지막을 에칭 제거하고,
    그 후, 제 1 합금 형성 재료막을 퇴적하여, 열처리를 실행함으로써 제 1 합금을 형성하는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 반응 방지막은 실리콘 산화물인 것을 특징으로 하는
    반도체 장치의 제조 방법.
  8. 제 5 항에 있어서,
    상기 제 1 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 전극 재료막을 합금화하여 제 1 합금을 형성하는 공정은,
    상기 금속 게이트 전극 재료막의 위에, 제 1 합금 형성 재료막을 금속 게이트 전극 재료막과 실질적으로 반응하지 않는 온도로 퇴적하고,
    이어서, 상기 제 2 도전 영역의 제 1 합금 형성 재료막을 에칭 제거하고,
    그 후, 열처리를 실행함으로써 제 1 합금을 형성하는 것을 특징으로 하는
    반도체장치의 제조방법.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 2 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 전극재료막을 합금화하여, 상기 제 1 합금과는 다른 제 2 합금을 형성하는 공정은,
    상기 제 1 합금을 형성한 뒤에, 전면에 반응 방지막을 퇴적하고,
    이어서, 상기 제 2 도전형 영역의 반응 방지막을 에칭 제거하고,
    그 후, 제 2 합금 형성 재료막을 퇴적하여, 열처리를 실행함으로써 제 2 합금을 형성하는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  10. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 2 도전형 영역의 게이트 전극홈에 형성된 금속 게이트 전극재료막을 합금화하여, 상기 제 1 합금과는 다른 제 2 합금을 형성하는 공정은,
    상기 제 1 합금을 형성한 뒤에, 제 2 합금 형성 재료막을 금속 게이트 전극 재료막과 실질적으로 반응하지 않는 온도로 퇴적하고,
    이어서, 상기 제 1 도전 영역의 제 2 합금 형성 재료막을 에칭 제거하고,
    그 후, 열처리를 실행함으로써 제 2 합금을 형성하는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  11. 제 5 항에 있어서,
    상기 제 2 합금이 게르마나이드(germanide) 또는 카바이드인 것을 특징으로 하는
    반도체 장치의 제조 방법.
  12. 제 5 항에 있어서,
    상기 제 1 합금은 실리사이드인 것을 특징으로 하는
    반도체 장치의 제조 방법.
  13. 제 2 항 또는 제 4 항에 있어서,
    상기 제 1 도전형 영역은, n 형 MISFET 영역인 것을 특징으로 하는
    반도체 장치의 제조 방법.
  14. 제 2 항 또는 제 4 항에 있어서,
    상기 게이트 절연막은, Hf(하프늄), Zr(지르코늄), Y(이트륨), Ln(란타노이드)중에서 선택된 어느 하나를 포함하는 산화물을 퇴적한 것인 것을 특징으로 하는
    반도체 장치의 제조 방법.
  15. 제 2 항 또는 제 4 항에 있어서,
    상기 금속 게이트 전극 재료는, 주기율표에서 VIII 족의 전이 금속, 또는 실리콘 금지대의 중앙보다 하전자대측에 가까운 곳에 페르미 레벨을 갖는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  16. 제 2 항 또는 제 4 항에 있어서,
    상기 게이트 전극 형성 예정 영역은, 각 도전형 영역 상에 반도체 소자 구조를 각각 형성할 때에 더미 게이트 전극으로서 형성되어, 소스 영역 및 드레인 영역을 형성한 뒤, 상기 더미 게이트 전극 및 그 아래의 절연막을 제거하는 것에 의해 상기 게이트 전극홈이 되는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  17. 반도체 기판의 주면에 형성된 n 형 MISFET 영역 및 p 형 MISFET 영역을 포함하는 CMISFET 형의 반도체 장치에 있어서,
    상기 p 형 MISFET 영역의 게이트 전극이 게르마나이드 또는 카바이드 부분을 포함하고, 상기 n 형 MISFET 영역의 게이트 전극이 실리사이드 부분을 포함하는 것을 특징으로 하는
    반도체 장치.
  18. 제 17 항에 있어서,
    상기 p 형 MISFET 영역의 게이트 전극 및 상기 n 형 MISFET 영역의 게이트 전극은, 주기율표에서 VIII 족의 전이 금속을 포함하는 것을 특징으로 하는
    반도체 장치.
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